KR100354873B1 - Mode register setting controller - Google Patents
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Abstract
본 발명은 반도체 메모리장치에서 사용되는 모드 레지스터 세팅 제어장치에 관한 것으로, 특히 외부입력 명령신호를 전달받아 버퍼링하며 디스에이블시 모드 레지스터 세팅 명령신호의 인가시와는 상보 전위레벨을 갖는 출력신호를 발생시키는 커맨드 버퍼링수단과, 상기 커맨드 버퍼링수단으로부터 내부 명령신호를 전달받아 이를 디코딩하며 상기 커맨드 버퍼링수단의 디스에이블시 전달받은 내부 명령신호를 마스킹하는 커맨드 디코딩수단을 구비하므로써, 커맨드 버퍼의 디스에이블시 모드 레지스터 세팅신호가 불필요하게 활성화되어 새로운 모드 레지스터를 오동작을 일으켜 세팅시키는 것을 방지하여 전체적인 회로동작의 안정화를 도모하도록 한 모드 레지스터 세팅 제어장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mode register setting control device used in a semiconductor memory device. In particular, the present invention relates to a mode register setting control device. In particular, the present invention relates to a mode register setting control device. A command buffering means for receiving an internal command signal from the command buffering means and decoding the same, and a command decoding means for masking the received internal command signal when disabling the command buffering means. The present invention relates to a mode register setting control device which prevents a malfunction of setting a new mode register by unnecessarily enabling the register setting signal to stabilize overall circuit operation.
Description
본 발명은 반도체 메모리장치에서 사용되는 모드 레지스터 세팅 제어장치에 관한 것으로, 보다 상세하게는 커맨드 버퍼의 디스에이블시 모드 레지스터 세팅신호가 불필요하게 활성화되어 새로운 모드 레지스터를 오동작을 일으켜 세팅시키는 것을 방지하므로써 전체 회로동작의 안정화를 도모하도록 한 모드 레지스터 세팅 제어장치에 관한 것이다.The present invention relates to a mode register setting control device used in a semiconductor memory device. More particularly, the present invention relates to a mode register setting control device. The present invention relates to a mode register setting control device for stabilizing circuit operation.
일반적으로, 모드 레지스터 세팅(Mode Register Setting: MRS) 명령신호는 카스 레이턴시(Cas Latency)나 버스트 길이(Burst Length)를 결정하는 명령신호로, 비정상적으로 모드 레지스터가 세팅될 경우 메모리 칩은 동작을 하지않게 되거나 잘못된 데이타를 출력하게 되어 전체적인 회로동작의 안정화를 저하시키게 된다.In general, the mode register setting (MRS) command signal is a command signal for determining cas latency or burst length. When an abnormal mode register is set, the memory chip does not operate. Or incorrect data is outputted, which reduces the stability of the overall circuit operation.
도 1 은 일반적으로 사용되는 모드 레지스터 세팅 제어장치의 블럭 구성도를 도시한 것으로, 내부적으로 모드 레지스터 세팅 명령신호가 인에이블되는 과정을 동 도면을 참조하며 설명하면, 우선 각종 명령신호(예를들어, rasb, casb, web, csb 등)가 커맨드 버퍼(10)를 거쳐 버퍼링되어진 후 커맨드 디코더(20)를 거쳐 선택된 명령신호가 래치(30)를 거쳐 세팅되는 경우와, 상기 커맨드 버퍼(10)를 거쳐 버퍼링된 내부 명령신호가 일차적으로 래치(30)를 거쳐 래치된 후 후단의 커맨드 디코더(20)를 거쳐 선택되어 세팅되는 경우가 있다.FIG. 1 is a block diagram of a mode register setting control device which is generally used. Referring to FIG. 1, a process of enabling a mode register setting command signal internally will be described. , rasb, casb, web, csb, etc.) is buffered via the command buffer 10 and then the command signal selected via the command decoder 20 is set via the latch 30, and the command buffer 10 The internal command signal buffered via the first latch is latched via the latch 30, and then may be selected and set through the command decoder 20 at a later stage.
도 2 는 종래에 사용된 모드 레지스터 세팅 제어장치내 커맨드 버퍼(10)의 회로 구성도를 도시한 것으로, p-type 전류-미러 구조를 갖는 차동 증폭기로 이루어진다.Fig. 2 shows a circuit diagram of a command buffer 10 in a mode register setting control device used in the related art, which is composed of a differential amplifier having a p-type current-mirror structure.
상기 p-type 전류-미러 구조의 차동 증폭기는 이미 공지된 사항이므로, 자세한 구성 설명은 생략하기로 한다.Since the differential amplifier of the p-type current-mirror structure is already known, a detailed configuration description thereof will be omitted.
상기 구성을 갖는 커맨드 버퍼의 활성화 여부를 결정짓는 인에이블 제어신호(ckeb_com)는 셀프 리프레쉬 모드(self refresh mode)나 파워-다운 모드(power-down mode)에서는 커맨드 버퍼내 소모 전류량을 줄이기 위해 '로직하이'의 상태로 인가되는 한편, 상기 커맨드 버퍼를 동작시키는 동작모드에서는 '로직로우'의 상태로 인가되어 진다.The enable control signal ckeb_com that determines whether the command buffer having the above configuration is activated is 'logic' to reduce the amount of current consumption in the command buffer in the self refresh mode or the power-down mode. In the 'high' state, while in the operation mode of operating the command buffer is applied in the state of 'logic low'.
따라서, 커맨드 버퍼(10)를 동작시키지 않을 때에는 상기 인에이블 제어신호(ckeb_com)가 '로직하이'로 인가되면서 출력 데이타신호(Vout)를 '로직하이'로 제어하게 된다.Accordingly, when the command buffer 10 is not operated, the enable control signal ckeb_com is applied as 'logic high' and the output data signal Vout is controlled as 'logic high'.
한편, 상기 인에이블 제어신호(ckeb_com)가 '로직로우'로 인가되어 상기 커맨드 버퍼(10)를 인에이블시키게 되면 입력 데이타신호(Vin)가 '로직하이'인 경우에는 그 출력 데이타신호(Vout)를 '로직로우'로, 또한 상기 입력 데이타신호(Vin)가 '로직로우'인 경우에는 그 출력 데이타신호(Vout)를 '로직하이'로 발생시키게 된다.Meanwhile, when the enable control signal ckeb_com is applied as 'logic low' to enable the command buffer 10, the output data signal Vout when the input data signal Vin is 'logic high'. Is generated as 'logic low', and when the input data signal Vin is 'logic low', the output data signal Vout is generated as 'logic high'.
상기한 바와 같이 동작하는 커맨드 버퍼(10)를 거쳐 버퍼링된 내부 명령신호는 도 3 에 도시된 회로 구성을 갖는 커맨드 디코더(20)를 거쳐 래치되거나, 래치되어진 후 커맨드 디코더를 거쳐 디코딩되어 진다.The internal command signal buffered via the command buffer 10 operating as described above is latched through the command decoder 20 having the circuit configuration shown in FIG. 3, or after being latched, it is decoded via the command decoder.
그런데, 종래기술에 따른 모드 레지스터 세팅 제어장치에서는 도 2 에 도시된 구성을 갖는 커맨드 버퍼(10)의 출력 데이타신호(Vout)가 모드 레지스터 세팅 명령신호가 인가되는 경우와 상기 커맨드 버퍼(10)의 디스에이블을 위해 상기 인에이블 제어신호(ckeb_com)가 '로직하이'로 인가되어지는 경우 모두 '로직하이'로 출력되면서 동작상의 문제가 발생하게 된다.However, in the mode register setting control apparatus according to the related art, when the mode register setting command signal is applied to the output data signal Vout of the command buffer 10 having the configuration shown in FIG. When the enable control signal ckeb_com is applied as 'logic high' for disabling, all of the enable control signals are output as 'logic high' and an operation problem occurs.
상기한 두 경우의 차이점은 상기 래치(30)의 인에이블 제어를 위해 인가되는 클럭신호(clkp2)가 상기한 모드 레지스터 세팅 명령신호의 인가시에는 활성화되어 인가되는 한편, 상기 커맨드 버퍼(10)가 디스에이블되는 경우에는 비활성화되어야 한다는 데 있다.The difference between the two cases is that the clock signal clkp2 applied for the enable control of the latch 30 is activated and applied when the mode register setting command signal is applied, while the command buffer 10 is applied. If disabled, it must be deactivated.
그런데, 이 경우 내부 노이즈 발생에 의해 상기 래치(30)의 인에이블 제어를 위해 인가되는 클럭신호(clkp2)가 잠시라도 활성화되어 인가되어지게 되면, 명령신호를 받아들이지 않기 위해 상기 커맨드 버퍼(10)를 디스에이블시킨 경우에도 새로운 모드 레지스터를 세팅시킬 수 있게 된다.However, in this case, when the clock signal clkp2 applied for enabling control of the latch 30 is activated and applied for a while due to internal noise generation, the command buffer 10 may not be accepted. If disabled, the new mode register can also be set.
이로 인해, 메모리 칩이 오동작을 일으키도록 하는 원인을 제공하게 되는 문제점이 발생한다.This causes a problem of providing a cause for the memory chip to malfunction.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 커맨드 버퍼의 디스에이블시 모드 레지스터 세팅신호가 불필요하게 활성화되어 새로운 모드 레지스터를 오동작을 일으켜 세팅시키는 것을 방지하므로써 전체 회로동작의 안정화를 도모하도록 한 모드 레지스터 세팅 제어장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to stabilize the overall circuit operation by preventing the mode register setting signal from being unnecessarily activated when the command buffer is disabled, thereby causing the new mode register to malfunction. The present invention provides a mode register setting control device.
상기 목적을 달성하기 위하여, 본 발명에 의한 모드 레지스터 세팅 제어장치는 외부입력 명령신호를 전달받아 버퍼링하며 디스에이블시 모드 레지스터 세팅 명령신호의 인가시와는 상보 전위레벨을 갖는 출력신호를 발생시키는 커맨드 버퍼링수단과,In order to achieve the above object, the mode register setting control apparatus according to the present invention receives and buffers an external input command signal and generates an output signal having a complementary potential level when the mode register setting command signal is disabled when disabled. Buffering means,
상기 커맨드 버퍼링수단으로부터 내부 명령신호를 전달받아 이를 디코딩하며 상기 커맨드 버퍼링수단의 디스에이블시 전달받은 내부 명령신호를 마스킹하는 커맨드 디코딩수단를 구비하는 것을 특징으로 한다.And command decoding means for receiving an internal command signal from the command buffering means and decoding the internal command signal, and masking the received internal command signal when the command buffering means is disabled.
이때, 상기 커맨드 버퍼링수단은 n-type 전류-미러 구조를 갖는 차동 증폭기로 구성하는 것을 특징으로 한다.At this time, the command buffering means is characterized in that it comprises a differential amplifier having an n-type current-mirror structure.
또한, 상기 커맨드 버퍼링수단을 종래와 같이 p-type 전류-미러 구조를 갖는 차동 증폭기로 구성하는 경우, 그 출력단에 출력신호와 버퍼 인에이블 제어신호를 조합하여 디스에이블시 모드 레지스터 세팅 명령신호의 인가시와는 상보 전위레벨을 갖는 출력신호를 발생시키는 출력 구동부를 추가로 구비하는 것을 특징으로 한다.Further, when the command buffering means is constituted by a differential amplifier having a p-type current-mirror structure as in the prior art, the mode register setting command signal is applied when the output signal and the buffer enable control signal are combined to the output terminal thereof. Shiwa is characterized by further comprising an output driver for generating an output signal having a complementary potential level.
한편, 상기 커맨드 디코딩수단은 각 출력단으로부터 발생되는 각각의 내부 명령신호와 상기 커맨드 버퍼링수단의 인에이블 제어신호를 조합하여 상기 내부 명령신호들의 마스킹 여부를 제어하는 마스킹 제어부를 추가로 구비하는 것을 특징으로 한다.On the other hand, the command decoding means further comprises a masking control unit for controlling the masking of the internal command signals by combining each of the internal command signal generated from each output terminal and the enable control signal of the command buffering means; do.
도 1 은 일반적으로 사용되는 모드 레지스터 세팅 제어장치의 블럭 구성도1 is a block diagram of a mode register setting control device generally used
도 2 는 종래에 사용된 모드 레지스터 세팅 제어장치내 커맨드 버퍼의 회로 구성도Fig. 2 is a circuit diagram of a command buffer in a mode register setting control apparatus used in the related art.
도 3 은 종래에 사용된 모드 레지스터 세팅 제어장치내 커맨드 디코더의 회로 구성도Fig. 3 is a circuit diagram of a command decoder in a mode register setting control apparatus used in the related art.
도 4 는 본 발명에 따른 모드 레지스터 세팅 제어장치에서 사용되는 커맨드 버퍼의 일 실시예를 도시한 회로 구성도4 is a circuit diagram showing an embodiment of a command buffer used in the mode register setting control apparatus according to the present invention;
도 5 는 본 발명에 따른 모드 레지스터 세팅 제어장치에서 사용되는 커맨드 버퍼의 다른 실시예를 도시한 회로 구성도Fig. 5 is a circuit diagram showing another embodiment of the command buffer used in the mode register setting control apparatus according to the present invention.
도 6 은 본 발명에 따른 모드 레지스터 세팅 제어장치에서 사용되는 커맨드 버퍼의 또 다른 실시예를 도시한 회로 구성도6 is a circuit diagram showing another embodiment of the command buffer used in the mode register setting control apparatus according to the present invention.
도 7 은 본 발명에 따른 모드 레지스터 세팅 제어장치에서 사용되는 커맨드 디코더의 일 실시예를 도시한 회로 구성도7 is a circuit diagram showing an embodiment of a command decoder used in the mode register setting control apparatus according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
1, 3: 출력 구동부 5: 마스킹 제어부1, 3: output drive part 5: masking control part
10: 커맨드 버퍼 20: 커맨드 디코더10: command buffer 20: command decoder
30: 래치30: latch
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4 는 본 발명에 따른 모드 레지스터 세팅 제어장치에서 사용되는 커맨드 버퍼의 일 실시예를 도시한 회로 구성도로, 디스에이블시 모드 레지스터 세팅 명령신호의 인가시와는 상보 전위레벨을 갖는 출력신호를 발생시키기 위해 n-type 전류 -미러 구조를 갖는 차동 증폭기로 구성하게 된다.Fig. 4 is a circuit diagram showing an embodiment of a command buffer used in the mode register setting control apparatus according to the present invention, which generates an output signal having a complementary potential level when the mode register setting command signal is disabled when disabled. To achieve this, a differential amplifier with an n-type current-mirror structure is constructed.
상기 n-type 전류-미러 구조의 차동 증폭기는 이미 공지된 사항이므로, 자세한 구성 설명은 생략하기로 한다.Since the differential amplifier of the n-type current-mirror structure is already known, a detailed configuration description thereof will be omitted.
상기 구성에 의해, 인에이블 제어신호(ckeb_com)가 '로직로우'로 인가되어 커맨드 버퍼를 인에이블시키게 되면, 최종 출력 데이타신호(Vout)는 입력 데이타신호(Vin)가 '로직하이'로 인가되는 경우 '로직로우'로 출력되며, 상기 입력 데이타신호(Vin)가 '로직로우'로 인가되는 경우에는 '로직하이'로 출력되면서 커맨드 버퍼(10)의 디스에이블시와는 반대의 위상을 갖게 되면서, 상기 커맨드 버퍼(10)의 디스에이블시에는 모드 레지스터 명령신호를 오동작으로 세팅시키는 것을 방지할 수 있게 되는 것이다.By the above configuration, when the enable control signal ckeb_com is applied as 'logic low' to enable the command buffer, the final output data signal Vout is applied with the input data signal Vin as 'logic high'. When the input data signal Vin is applied as 'logic low', it is output as 'logic high' and has a phase opposite to that when the command buffer 10 is disabled. When the command buffer 10 is disabled, it is possible to prevent the mode register command signal from being set to malfunction.
도 5 와 도 6은 본 발명에 따른 모드 레지스터 세팅 제어장치에서 사용되는 커맨드 버퍼의 다른 실시예를 각각 도시한 회로 구성도로, 도 2 에 도시된 바와 같이 p-type 전류-미러 구조를 갖는 차동 증폭기로 구현하는 경우 그 출력단에 출력신호와 상기 커맨드 버퍼(10)의 인에이블 제어신호(ckeb_com)를 조합하여 상기 커맨드 버퍼(10)의 디스에이블시 모드 레지스터 세팅 명령신호의 인가시와는 상보 전위레벨을 갖는 출력신호를 발생시키는 출력 구동부(1, 3)를 각각 추가로 구비하여 구성된다.5 and 6 are circuit diagrams showing another embodiment of the command buffer used in the mode register setting control apparatus according to the present invention. As shown in FIG. 2, a differential amplifier having a p-type current-mirror structure is shown. In this case, the output signal and the enable control signal ckeb_com of the command buffer 10 are combined at the output terminal thereof, and the complementary potential level is different from when the mode register setting command signal is applied when the command buffer 10 is disabled. It is configured to further include an output driver (1, 3) for generating an output signal having a.
상기 구성에 의해, 커맨드 버퍼(10)의 디스에이블시 최종 출력 데이타신호(Vout)를 '로직로우'로 출력하게 되므로써, 모드 레지스터 명령신호가 세팅상태로 진입하는 것을 차단하게 되는 것이다.By the above configuration, the final output data signal Vout is outputted as 'logic low' when the command buffer 10 is disabled, thereby preventing the mode register command signal from entering the setting state.
도 7 은 본 발명에 따른 모드 레지스터 세팅 제어장치에서 사용되는 커맨드 디코더의 일 실시예를 도시한 회로 구성도로, 도 3 에 도시된 기본 커맨드 디코더의 구성에 각 출력단으로부터 발생되는 각각의 내부 명령신호(rasc, casc, testmc, pcgc, mrsc, rdc, wrtc 등)와 상기 커맨드 버퍼(10)의 인에이블 제어신호(ckeb_com)를 각각 노아조합하여 상기 내부 명령신호들의 마스킹 여부를 제어하는 마스킹 제어부(5)를 추가로 구비하여 구성한다.FIG. 7 is a circuit diagram showing an embodiment of a command decoder used in the mode register setting control apparatus according to the present invention. Each internal command signal generated from each output terminal in the configuration of the basic command decoder shown in FIG. rasc, casc, testmc, pcgc, mrsc, rdc, wrtc, etc.) and the enable control signal ckeb_com of the command buffer 10, respectively. It further comprises a configuration.
상기 구성에 의해, 커맨드 버퍼(10)의 디스에이블시 상기 인에이블 제어신호(ckeb_com)의 조합에 의해 커맨드 버퍼(10)를 거쳐 전달된 내부 명령신호가 상기 커맨드 디코더(20)를 거쳐 마스킹되도록 제어하므로써, 새로운 모드 레지스터 명령신호의 세팅을 차단하게 되는 것이다.By the above configuration, the internal command signal transmitted through the command buffer 10 by the combination of the enable control signal ckeb_com is masked through the command decoder 20 when the command buffer 10 is disabled. This blocks the setting of the new mode register command signal.
이상에서 설명한 바와같이 본 발명에 따른 모드 레지스터 세팅 제어장치에 의하면, 커맨드 버퍼의 디스에이블시 모드 레지스터 세팅신호가 불필요하게 활성화되어 새로운 모드 레지스터를 세팅시키므로써 야기되는 오동작을 방지하게 되므로써, 전체적인 회로동작의 안정화를 도모할 수 있는 매우 뛰어난 효과가 있다.As described above, the mode register setting control apparatus according to the present invention prevents a malfunction caused by setting a new mode register by unnecessarily activating the mode register setting signal when the command buffer is disabled, thereby preventing overall circuit operation. There is a very good effect to stabilize the.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
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