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KR100342280B1 - 표시 장치 및 그 구동 방법 - Google Patents

표시 장치 및 그 구동 방법 Download PDF

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KR100342280B1
KR100342280B1 KR1020007006176A KR20007006176A KR100342280B1 KR 100342280 B1 KR100342280 B1 KR 100342280B1 KR 1020007006176 A KR1020007006176 A KR 1020007006176A KR 20007006176 A KR20007006176 A KR 20007006176A KR 100342280 B1 KR100342280 B1 KR 100342280B1
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

플라즈마 디스플레이 표시 장치에서의 각 라인의 각 서브 필드에 있어서, 해당 라인상의 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부를 판정하여, 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 해당 라인의 스캔 전극에 인가되는 전압과 서스테인 전극에 인가되는 전압 중 적어도 한쪽의 전압을 소정 레벨로 유지함으로써, 혹은 해당 라인의 스캔 전극(12)에 인가되는 유지 펄스 대신에 서스테인 전극(13)에 인가되는 서스테인 펄스와 동일한 위상의 펄스를 주기적으로 인가함으로써, 충방전 전류를 저감시킴과 동시에 전자파의 발생을 저감시킨다.

Description

표시 장치 및 그 구동 방법{DISPLAY AND ITS DRIVING METHOD}
PDP(플라즈마 디스플레이 패널)를 이용한 플라즈마 디스플레이 장치는 박형화 및 대화면화가 가능하다고 하는 이점을 갖는다. 이 플라즈마 디스플레이 장치는 가스 방전시의 발광을 이용함으로써 화상을 표시하고 있다.
도 17은 AC형 PDP에 있어서의 방전 셀의 구동 방법을 설명하기 위한 도면이다. 도 17에 도시한 바와 같이 AC형 PDP의 방전 셀에 있어서는 대향하는 전극(301, 302)의 표면이 각각 유전체층(303, 304)으로 덮여져 있다.
도 17(a)에 도시한 바와 같이, 전극(301, 302) 사이에 방전 개시 전압보다 낮은 전압을 인가한 경우에는 방전이 일어나지 않는다. 도 17(b)에 도시한 바와 같이 전극(301, 302) 사이에 방전 개시 전압보다 높은 펄스 형상의 전압(기록 펄스)을 인가하면 방전이 발생한다. 방전이 발생하면, 네거티브 전하는 전극(301)의 방향으로 진행하여 유전체층(303)의 벽면에 축적되고, 포지티브 전하는 전극(302)의 방향으로 진행하여 유전체층(304)의 벽면에 축적된다. 유전체층(303, 304)의 벽면에 축적된 전하를 벽전하라고 부른다. 또한, 이 벽전하에 의해 유기(誘起)된 전압을 벽전압이라고 부른다.
도 17(c)에 도시한 바와 같이 유전체층(301)의 벽면에는 네거티브의 벽전하가 축적되고, 유전체층(302)의 벽면에는 포지티브의 벽전하가 축적된다. 이 경우, 벽전압의 극성은 외부 인가 전압의 극성과 반대 방향으로 되기 때문에, 방전이 진행됨에 따라서 방전 공간 내에 있어서의 실효 전압이 저하하여, 방전은 자동적으로 정지되게 된다.
도 17(d)에 도시한 바와 같이 외부 인가 전압의 극성을 반전시키면, 벽전압의 극성이 외부 인가 전압의 극성과 동일한 방향으로 되기 때문에, 방전 공간 내에 있어서의 실효 전압이 높아지게 된다. 이 때의 실효 전압이 방전 개시 전압을 초과하면, 반대 극성의 방전이 발생한다. 이에 따라, 포지티브 전하가 전극(301)의 방향으로 진행하여, 이미 유전체층(303)에 축적되어 있는 네거티브 벽전하를 중화시키고, 네거티브 전하가 전극(302)의 방향으로 진행하여, 이미 유전체층(304)에 축적되어 있는 포지티브의 벽전하를 중화시킨다.
그리고, 도 17(e)에 도시한 바와 같이 유전체층(303, 304)의 벽면에 각각 포지티브 및 네거티브의 벽전하가 축적된다. 이 경우, 벽전압의 극성이 외부 인가 전압의 극성과 반대 방향으로 되기 때문에, 방전이 진행됨에 따라 방전 공간 내에 있어서의 실효 전압이 저하하여 방전이 정지된다.
또한, 도 17(f)에 도시한 바와 같이 외부 인가 전압의 극성을 반전시키면,반대 극성의 방전이 발생하여, 네거티브 전하는 전극(301)의 방향으로 진행하고, 포지티브 전하는 전극(302)의 방향으로 진행하여 도 17(c)의 상태로 되돌아간다.
이와 같이, 방전 개시 전압보다 높은 기록 펄스를 인가함으로써 일단 방전이 개시된 후에는, 벽전하의 동작에 따라 방전 개시 전압보다 낮은 외부 인가 전압(유지 펄스)의 극성을 반전시킴으로써 방전을 지속시킬 수 있다. 기록 펄스를 인가함으로써 방전을 개시하는 것을 어드레스 방전이라고 부르고, 교대로 반전시키는 유지 펄스를 인가함으로써 방전을 지속시키는 것을 유지 방전이라고 부른다.
도 17(g)에 도시하는 바와 같이 전극(301, 302) 사이에 벽전압과 반대 극성의 소거 펄스를 인가함으로써 유전체층(303, 304)의 벽면에 축적된 벽전하를 소멸시켜 방전을 종료시킬 수 있다. 이 소거 펄스의 펄스 폭은, 잔류 벽전하를 상쇄시킬 수 있고, 또한 새로이 반대 극성의 벽전하를 축적할 수 없도록 좁게 설정된다. 일단 벽전하가 소멸되면, 도 17(h)에 도시한 바와 같이 다음 유지 펄스를 인가하더라도 방전은 발생하지 않는다.
도 18은 종래의 플라즈마 디스플레이 장치의 주요부로서 PDP(플라즈마 디스플레이 패널)의 구성을 나타내는 모식도이다.
도 18에 도시한 바와 같이 PDP(1)는, 복수의 어드레스 전극(11), 복수의 스캔 전극(주사 전극)(12) 및 복수의 서스테인 전극(유지 전극)(13)을 포함한다. 복수의 어드레스 전극(11)은 화면의 수직 방향으로 배열되고, 복수의 스캔 전극(12) 및 복수의 서스테인 전극(13)은 화면의 수평 방향으로 배열되어 있다. 복수의 서스테인 전극(13)은 공통으로 접속되어 있다.
어드레스 전극(11), 스캔 전극(12) 및 서스테인 전극(13)의 각 교점에 방전 셀이 형성되어 있다. 각 방전 셀이 화면상의 화소를 구성한다.
어드레스 드라이버(2)는 화상 데이터에 따라 복수의 어드레스 전극(11)을 구동한다. 스캔 드라이버(3)는 복수의 스캔 전극(12)을 순서대로 구동한다. 서스테인 드라이버(4)는 복수의 서스테인 전극(13)을 공통으로 구동한다.
도 19는 AC형 PDP에 있어서의 3 전극면 방전 셀의 모식적 단면도이다.
도 19에 도시한 방전 셀(100)에 있어서는, 표면 유리 기판(101)상에 쌍(pair)을 이루는 스캔 전극(12) 및 서스테인 전극(13)이 수평 방향으로 형성되고, 그들 스캔 전극(12) 및 서스테인 전극(13)은 투명 유전체층(102) 및 보호층(103)으로 덮어져 있다. 한편, 표면 유리 기판(101)에 대향하는 이면(裏面) 유리 기판(104)상에는 어드레스 전극(11)이 수직 방향으로 형성되고, 어드레스 전극(11)상에는 투명 유전체층(105)이 형성되어 있다. 투명 유전체층(105)상에는 형광체(106)가 도포되어 있다.
이 방전 셀(100)에 있어서는, 어드레스 전극(11)과 스캔 전극(12) 사이에 기록 펄스를 인가함으로써 어드레스 전극(11)과 스캔 전극(12) 사이에서 어드레스 방전이 발생한 후, 스캔 전극(12)과 서스테인 전극(13) 사이에 교대로 반전시키는 주기적인 유지 펄스를 인가함으로써 스캔 전극(12)과 서스테인 전극(13) 사이에서 유지 방전이 이루어진다.
AC형 PDP에 있어서의 계조 표시 구동 방식으로는 ADS(Address and Display period Separated;어드레스·표시기간 분리) 방식이 이용되고 있다. 도 20은 ADS방식을 설명하기 위한 도면이다. 도 20의 세로축은 제 1 라인에서 제 m 라인까지의 스캔 전극의 주사 방향(수직 주사 방향)을 나타내고, 가로축은 시간을 나타낸다.
ADS 방식에서는 1 필드(1/60초=16.67㎳)를 복수의 서브필드로 시간적 분할한다. 예를 들어, 8 비트로 256 계조 표시를 실행하는 경우에는, 1 필드를 8개의 서브필드로 분할한다. 또한, 각 서브필드는 점등 셀 선택을 위한 어드레스 방전이 행해지는 어드레스 기간과, 표시를 위한 유지 방전이 행해지는 유지 기간으로 분리된다.
도 20에 있어서, 예컨대 1 필드가 4개의 서브필드 SF1, SF2, SF3, SF4로 시간적으로 분할되어 있다. 서브필드 SF1은 어드레스 기간 AD1과 유지 기간 SUS1로 분리되고, 서브필드 SF2는 어드레스 기간 AD2와 유지 기간 SUS2로 분리되며, 서브필드 SF3은 어드레스 기간 AD3과 유지 기간 SUS3으로 분리되고, 서브필드 SF4는 어드레스 기간 AD4와 유지 기간 SUS4로 분리되어 있다.
ADS방식에서는, 각 서브필드에서 제 1 라인에서 제 m 라인까지 PDP의 전면에 어드레스 방전에 의한 주사가 실행되고, 전면(全面)의 어드레스 방전 종료 시에 유지 방전이 행해진다. 즉, 유지 기간은 어드레스 기간을 제외한 기간으로 설정된다. 따라서, 1 필드 중에 차지하는 유지 기간의 비율은 30% 정도로 작아져서, 고휘도화에 한계가 있다.
그래서, PDP의 고휘도화를 도모하기 위해 어드레스·서스테인 동시 구동 방식(신학기보:TECHNICAL REPORT OF IEICE. EID96-71, ED96-149, SDM96-175(1997-01), PP.19-24)이 제안되어 있다. 도 21은 어드레스·서스테인 동시 구동 방식을 설명하기 위한 도면이다. 도 21의 세로축은 제 1 라인에서 제 m 라인까지의 스캔 전극의 주사 방향(수직 주사 방향)을 나타내며, 가로축은 시간을 나타낸다.
어드레스·서스테인 동시 구동 방식에서는, 각 라인마다 어드레스 방전에 이어서 유지 방전이 개시된다. 도 21의 예에서는, 1 필드가 4개의 서브필드 SF1, SF2, SF3, SF4로 시간적으로 분할되고, 각 서브필드 SF1∼SF4가 각각 어드레스 기간 AD1∼AD4와 유지 기간 SUS1∼SUS4를 포함한다.
각 서브필드 SF1∼SF4에 있어서, 각 라인마다 어드레스 기간 AD1∼AD4에 이어서 유지 기간 SUS1∼SUS4가 설정되어 있다. 그 때문에, 1 필드 거의 전체가 유지 기간으로 되어, 고휘도화가 가능하게 된다.
도 22는 종래의 어드레스·서스테인 동시 구동 방식에 의한 각 전극의 구동 전압을 나타내는 타이밍차트이다. 도 22에는 서스테인 전극(13), 제 n 라인∼제 (n+3) 라인의 스캔 전극(12) 및 어드레스 전극(11)의 구동 전압이 표시되어 있다. 여기서 n은 임의의 정수이다.
도 22에 있어서, 서스테인 전극(13)에는 일정 주기로 서스테인 펄스 Psu가 인가된다. 어드레스 기간에는 스캔 전극(12)에 기록 펄스 Pw가 인가된다. 이 기록 펄스 Pw에 동기하여 어드레스 전극(11)에 기록 펄스 Pwa가 인가된다. 어드레스 전극(11)에 인가되는 기록 펄스 Pwa의 온/오프는 표시할 화상의 각 화소에 따라 제어된다. 기록 펄스 Pw와 기록 펄스 Pwa가 동시에 인가되면, 스캔 전극(12)과 어드레스 전극(11)의 교점의 방전 셀에서 어드레스 방전이 발생하여 그 방전 셀이 점등한다.
어드레스 기간후의 유지 기간에는, 스캔 전극(12)에 일정 주기로 유지 펄스 Psc가 인가된다. 스캔 전극(12)에 인가되는 유지 펄스 Psc의 위상은 서스테인 전극(13)에 인가되는 서스테인 펄스 Psu의 위상에 대해 180° 어긋나 있다. 이 경우, 어드레스 방전에 의해 점등된 방전 셀에서만 유지 방전이 발생한다.
각 서브필드의 종료 시에는, 스캔 전극(12)에 소거 펄스 Pe가 인가된다. 이에 따라, 각 방전 셀의 벽전하가 소멸되고, 유지 방전이 종료된다. 소거 펄스 Pe의 인가 후부터 다음 서브필드의 개시 전까지의 기간 동안 스캔 전극(12)에 일정 주기로 휴지 펄스 Pr가 인가된다. 소거 펄스 Pe의 인가에서부터 다음 서브필드 개시까지의 기간을 휴지기간이라고 부른다.
상기한 종래의 어드레스·서스테인 동시 구동 방식에서는, 도 22에 도시한 바와 같이 서스테인 전극(13)에 항상 일정한 주기로 서스테인 펄스 Psu가 인가되고, 스캔 전극(12)에 항상 일정한 주기로 유지 펄스 Psc 또는 휴지 펄스 Pr이 인가되기 때문에, 서스테인 전극(13) 및 스캔 전극(12)에서의 충방전 전류에 의해 소비 전력이 증대된다.
본 발명의 목적은, 소비 전력이 저감된 표시 장치 및 그 구동 방법을 제공하는 것이다.
본 발명은 방전을 제어함으로써 화상을 표시하는 표시 장치 및 그 구동 방법에 관한 것이다.
도 1은 본 발명의 실시예 1에 따른 플라즈마 디스플레이 장치의 구성을 나타내는 블럭도,
도 2는 도 1의 플라즈마 디스플레이 장치의 주요부로서 PDP의 구성을 나타내는 블럭도,
도 3은 PDP의 각 전극에 인가되는 구동 전압을 나타내는 타이밍차트,
도 4는 도 1 및 도 2의 스캔 드라이버 및 방전 제어 타이밍 발생 회로의 구성을 나타내는 블럭도,
도 5는 도 4의 스캔 드라이버 및 방전 제어 타이밍 발생 회로의 동작의 일례를 나타내는 신호 파형도,
도 6은 1개의 라인에 대응하는 스캔 전극 및 서스테인 전극의 구동 전압을 나타내는 파형도,
도 7은 본 발명의 실시예 2에 따른 플라즈마 디스플레이 장치의 주요부로서 PDP의 구성을 나타내는 블럭도,
도 8은 도 7의 서스테인 드라이버 및 방전 제어 타이밍 발생 회로의 구성을 나타내는 블럭도,
도 9는 도 8의 서스테인 드라이버 및 방전 제어 타이밍 발생 회로의 동작 일례를 나타내는 신호 파형도,
도 10은 1개의 라인에 대응하는 스캔 전극 및 서스테인 전극의 구동 전압을 나타내는 파형도,
도 11은 본 발명의 실시예 3에 따른 플라즈마 디스플레이 장치의 스캔 드라이버, 서스테인 드라이버 및 방전 제어 타이밍 발생 회로의 구성을 나타내는 블럭도,
도 12는 도 11의 스캔 드라이버, 서스테인 드라이버 및 방전 제어 타이밍 발생 회로의 동작의 일례를 나타내는 신호 파형도,
도 13은 1개의 라인에 대응하는 스캔 전극 및 서스테인 전극의 구동 전압을 나타내는 파형도,
도 14는 본 발명의 실시예 4에 따른 플라즈마 디스플레이 장치의 스캔 드라이버 및 방전 제어 타이밍 발생 회로의 구성을 나타내는 블럭도,
도 15는 도 14의 스캔 드라이버 및 방전 제어 타이밍 발생 회로의 동작의 일례를 나타내는 신호 파형도,
도 16은 1개의 라인에 대응하는 스캔 전극 및 서스테인 전극의 구동 전압을 나타내는 파형도,
도 17은 AC형 PDP에 있어서의 방전 셀의 구동 방법을 설명하기 위한 도면,
도 18은 종래의 플라즈마 디스플레이 장치의 주요부로서 PDP의 구성을 나타내는 모식도,
도 19는 AC형 PDP에 있어서의 3 전극면 방전 셀의 모식적 단면도,
도 20은 ADS 방식을 설명하기 위한 도면,
도 21은 어드레스 서스테인 동시 구동 방식을 설명하기 위한 도면,
도 22는 종래의 어드레스·서스테인 동시 구동 방식에 따른 각 전극의 구동 전압을 나타내는 타이밍차트.
본 발명의 일 국면에 따른 표시 장치는, 제 1 방향으로 배열된 복수의 제 1 전극과, 복수의 제 1 전극과 각각 쌍을 이루도록 제 1 방향으로 배열된 복수의 제 2 전극과, 제 1 방향과 교차하는 제 2 방향으로 배열된 복수의 제 3 전극과, 복수의 제 1 전극, 복수의 제 2 전극 및 복수의 제 3 전극의 교점에 마련된 복수의 방전 셀과, 각 제 1 전극에 제 1 펄스 전압을 주기적으로 인가하는 제 1 전압 인가 회로와, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 제 1 펄스 전압과 다른 위상을 갖는 제 2 펄스 전압을 주기적으로 인가하는 제 2 전압 인가 회로와, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간에 있어서 해당 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽의 전압을 소정 레벨로 유지하는 전압 유지 회로를 구비한다.
그 표시 장치에 있어서는, 각 방전 셀이 3 전극 구조를 갖는다. 각 제 1 전극에 제 1 펄스 전압이 주기적으로 인가됨과 동시에, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 제 2 펄스 전압이 주기적으로 인가된다. 이에 따라, 제 1 전극과 제 2 전극 사이에서 유지 방전이 이루어진다.
각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에는, 해당 발광 기간에 있어서 해당 제 2 전극 및 대응하는 제 1 전극중 적어도 한쪽의 전압이 소정의 레벨로 유지된다. 이에 따라, 제 1 및 제 2 전극 중 적어도 한쪽의 충방전 전류가 저감됨과 동시에, 전자파의 발생이 경감된다. 그 결과, 표시 장치의 소비 전력이 저감되고, 또한 전자파 장해의 발생이 억제된다.
그 표시 장치는, 각 제 2 전극마다 설정되는 발광 기간전의 어드레스 기간에 화상 데이터에 따라 발광시켜야 하는 방전 셀을 선택하기 위한 제 3 펄스 전압을 해당하는 제 3 전극에 인가하는 제 3 전압 인가 회로를 더 구비하여도 좋고, 전압 유지 회로는, 화상 데이터에 근거하여 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부를 판정하는 판정 회로를 포함하여도 좋다.
이 경우, 발광 기간전의 어드레스 기간에, 발광시켜야 할 방전 셀에 대응하는 제 3 전극에 제 3 펄스 전압이 인가됨과 동시에 해당하는 제 2 전극에 제 2 펄스 전압이 인가된다. 이에 따라, 어드레스 기간에 제 3 펄스 전압이 인가된 제 3 전극과 제 2 펄스 전압이 인가된 제 2 전극의 교점의 방전 셀에서 방전이 발생하여, 어드레스 기간후의 발광 기간에 있어서 유지 방전이 이루어진다. 또한, 화상 데이터에 근거하여, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부가 판정된다. 이에 따라, 해당 제 2 전극에 접속되는 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는다고 판정된 경우에, 해당 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽의 전압이 소정 레벨로 유지된다.
그 표시 장치는, 각 필드를 복수의 서브필드로 시간적으로 분할함과 동시에 각 서브필드 내에 발광 기간을 설정하는 분할 회로를 더 구비하여도 좋고, 전압 유지 회로는 각 제 2 전극마다 분할 회로에 의해 설정되는 각 서브필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간에 있어서 해당 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽의 전압을 소정 레벨로 유지하더라도 무방하다.
이 경우, 각 필드의 발광 기간이 복수의 서브필드로 시간적으로 분할되기 때문에, 계조 표시가 가능하게 된다. 또한, 각 서브필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽의 전압이 소정 레벨로 유지된다. 이에 따라, 제 1 및 제 2 전극 중 한쪽의 충방전 전류가 저감됨과 동시에, 전자파의 발생이 경감된다. 그 결과, 표시 장치의 소비 전력이 저감되고, 또한 전자파 장해의 발생이 억제된다.
전압 유지 회로는, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 해당 발광 기간에 있어서 해당 제 2 전극의 전압을 소정의 레벨로 유지하더라도 좋다. 이 경우, 제 2 전극에서의 충방전 전류가 저감됨과 동시에, 전자파의 발생이 경감된다.
전압 유지 회로는, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 해당 발광 기간에 있어서 대응하는 제 1 전극의 전압을 소정의 레벨로 유지하여도 좋다. 이 경우, 제 1 전극에서의 충방전 전류가 저감됨과 동시에, 전자파의 발생이 경감된다.
전압 유지 회로는, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 해당 발광 기간에 있어서 해당 제 2 전극 및 대응하는 제 1 전극의 전압을 각각 소정의 레벨로 유지하더라도 좋다.
이 경우, 제 1 및 제 2 전극에서의 충방전 전류가 저감됨과 동시에 전자파의 발생이 경감된다. 그 결과, 표시 장치의 소비 전력이 더욱 저감되고, 또한 전자파 장해의 발생이 더욱 억제된다.
전압 유지 회로는, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 해당 발광 기간에 있어서 해당 제 2 전극 및 대응하는 제 1 전극의 전압을 동일한 레벨로 유지하더라도 좋다. 이 경우, 제 1 및 제 2 전극에서의 충방전 전류가 충분히 저감됨과 동시에 전자파의 발생이 충분히 경감된다.
소정의 레벨은 접지 전위이더라도 좋다. 복수의 방전 셀 각각은 플라즈마 디스플레이 패널을 구성하는 3 전극면 방전 셀이더라도 무방하다. 이 경우, 플라즈마 디스플레이 패널에 있어서의 소비 전력이 저감되고 전자파 장해의 발생이 억제된다.
본 발명의 다른 국면에 따른 표시 장치는, 제 1 방향으로 배열된 복수의 제 1 전극과, 복수의 제 1 전극과 각각 쌍을 이루도록 제 1 방향으로 배열된 제 2 전극과, 제 1 방향과 교차하는 제 2 방향으로 배열된 복수의 제 3 전극과, 복수의 제 1 전극, 복수의 제 2 전극 및 복수의 제 3 전극의 교점에 마련된 복수의 방전 셀과, 각 제 1 전극에 제 1 펄스 전압을 주기적으로 인가하는 제 1 전압 인가 회로와, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 제 1 펄스 전압과 다른 위상을 갖는 제 2 펄스 전압을 주기적으로 인가하는 제 2 전압 인가 회로와, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간에 있어서 해당 제 2 전극에 제 2 펄스 전압 대신에 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압을 주기적으로 인가하는 펄스 인가 회로를 구비한다.
본 발명에 관한 표시 장치에 있어서는 각 방전 셀이 3 전극 구조를 갖는다. 각 제 1 전극에 제 1 펄스 전압이 주기적으로 인가됨과 동시에, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 제 2 펄스 전압이 주기적으로 인가된다. 이에 따라, 제 1 전극과 제 2 전극 사이에서 유지 방전이 이루어진다.
각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에는, 해당 발광 기간에 있어서 해당 제 2 전극에 제 2 펄스 전압 대신에 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압이 주기적으로 인가된다. 이에 따라, 제 1 전극과 제 2 전극 사이의 전위차가 일정하게 유지되고, 제 1 및 제 2 전극에서의 충방전 전류가 저감된다. 그 결과, 표시 장치의 소비 전력이 저감된다.
그 표시 장치는, 각 제 2 전극마다 설정되는 발광 기간전의 어드레스 기간에 화상 데이터에 따라 발광시켜야 하는 방전 셀을 선택하기 위한 제 3 펄스 전압을 해당하는 제 3 전극에 인가하는 제 3 전압 인가 회로를 더 구비하더라도 좋고, 펄스 인가 회로는, 화상 데이터에 근거하여 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부를 판정하는 판정 회로를 포함하더라도 무방하다.
이 경우, 발광 기간전의 어드레스 기간에, 발광시켜야 하는 방전 셀에 대응하는 제 3 전극에 제 3 펄스 전압이 인가됨과 동시에 해당하는 제 2 전극에 제 2 펄스 전압이 인가된다. 이에 따라, 어드레스 기간에 제 3 펄스 전압이 인가된 제 3 전극과 제 2 펄스 전압이 인가된 제 2 전극과의 교점의 방전 셀에서 방전이 발생하여, 어드레스 기간후의 발광 기간에 있어서 유지 방전이 행해진다. 또한, 화상 데이터에 근거하여, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부가 판정된다. 이에 따라, 해당 제 2 전극에 접속되는 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는다고 판정된 경우에, 해당 제 2 전극에 제 2 펄스 전압 대신에 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압이 주기적으로 인가된다.
그 표시 장치는, 각 필드를 복수의 서브필드로 시간적으로 분할함과 동시에 각 서브필드 내에 발광 기간을 설정하는 분할 회로를 더 구비하더라도 무방하며, 펄스 인가 회로는, 각 제 2 전극마다 분할 회로에 의해 설정되는 각 서브필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간에 있어서 해당 제 2 전극에 제 2 펄스 전압 대신 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압을 주기적으로 인가하더라도 좋다.
이 경우, 각 필드의 발광 기간이 복수의 서브필드로 시간적으로 분할되기 때문에, 계조 표시가 가능해진다. 또한, 각 서브필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 제 2 전극에 제 2 펄스 전압 대신 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압이 주기적으로 인가된다. 이에 따라, 제 1 전극과 제 2 전극 사이의 전위차가 일정하게 유지되고, 제 1 및 제 2 전극에서의 충방전 전류가 저감된다. 그 결과, 표시 장치의 소비 전력이 저감된다.
복수의 방전 셀 각각은 플라즈마 디스플레이 패널을 구성하는 3 전극면 방전 셀이더라도 좋다. 이 경우, 플라즈마 디스플레이 패널에 있어서의 소비 전력이 저감되고 전자파 장해의 발생이 억제된다.
본 발명의 또 다른 국면에 따른 표시 장치의 구동 방법은, 제 1 방향으로 배열된 복수의 제 1 전극과, 복수의 제 1 전극과 각각 쌍을 이루도록 제 1 방향으로 배열된 복수의 제 2 전극과, 제 1 방향과 교차하는 제 2 방향으로 배열된 복수의 제 3 전극과, 복수의 제 1 전극, 복수의 제 2 전극 및 복수의 제 3 전극의 교점에 마련된 복수의 방전 셀을 구비한 표시 장치의 구동 방법으로서, 각 제 1 전극에 제 1 펄스 전압을 주기적으로 인가하는 단계와, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 제 1 펄스 전압과 다른 위상을 갖는 제 2 펄스 전압을 주기적으로 인가하는 단계와, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간에 있어서 해당 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽의 전압을 소정 레벨로 유지하는 단계를 갖는다.
그 표시 장치의 구동 방법에 있어서는, 각 제 1 전극에 제 1 펄스 전압이 주기적으로 인가됨과 동시에, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 제 2 펄스 전압이 주기적으로 인가된다. 이에 따라, 제 1 전극과 제 2 전극 사이에서 유지 방전이 행해진다.
각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에는, 해당 발광 기간에 있어서 해당 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽의 전압이 소정 레벨로 유지된다. 이에 따라, 제 1 및 제 2 전극중 적어도 한쪽에서의 충방전 전류가 저감됨과 동시에, 전자파의 발생이 경감된다. 그 결과, 표시 장치의 소비 전력이 저감되고, 전자파 장해의 발생이 억제된다.
그 표시 장치의 구동 방법은, 각 제 2 전극마다 설정되는 발광 기간전의 어드레스 기간에 화상 데이터에 따라 발광시켜야 하는 방전 셀을 선택하기 위한 제 3 펄스 전압을 해당하는 제 3 전극에 인가하는 단계를 더 구비하더라도 좋고, 소정의 레벨로 유지하는 단계는, 화상 데이터에 근거하여 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부를 판정하는 것을 포함하더라도 무방하다.
이 경우, 발광 기간전의 어드레스 기간에, 발광시켜야 하는 방전 셀에 대응하는 제 3 전극에 제 3 펄스 전압이 인가됨과 동시에 해당하는 제 2 전극에 제 2 펄스 전압이 인가된다. 이에 따라, 어드레스 기간에 제 3 펄스 전압이 인가된 제 3 전극과 제 2 펄스 전압이 인가된 제 2 전극과의 교점의 방전 셀에서 방전이 발생하여, 어드레스 기간후의 발광 기간에 유지 방전이 행해진다. 또한, 화상 데이터에 근거하여, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하는지 여부가 판정된다. 이에 따라, 해당 제 2 전극에 접속되는 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는다고 판정된 경우에, 해당 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽의 전압이 소정 레벨로 유지된다.
그 표시 장치의 구동 방법은, 각 필드를 복수의 서브필드로 시간적으로 분할함과 동시에 각 서브필드 내에 발광 기간을 설정하는 단계를 더 구비하더라도 좋고, 소정 레벨로 유지하는 단계는, 각 제 2 전극마다 설정되는 각 서브필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간에 있어서 해당 제 1 전극 및 대응하는 제 2 전극 중 적어도 한쪽의 전압을 소정의 레벨로 유지하는 것을 포함하더라도 좋다.
이 경우, 각 필드의 발광 기간이 복수의 서브필드로 시간적으로 분할되기 때문에, 계조 표시가 가능해진다. 또한, 각 서브필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽의 전압이 소정의 레벨로 유지된다. 이에 따라, 제 1 및 제 2 전극 중 한쪽에서의 충방전 전류가 저감됨과 동시에 전자파의 발생이 경감된다. 그 결과, 표시 장치의 소비 전력이 저감되고, 또한 전자파 장해의 발생이 억제된다.
소정의 레벨로 유지하는 단계는, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간에 있어서 해당 제 2 전극 및 대응하는 제 1 전극의 전압을 각각 소정의 레벨로 유지하는 단계를 더 포함하여도 무방하다.
이 경우, 제 1 및 제 2 전극에서의 충방전 전류가 저감됨과 동시에, 전자파의 발생이 경감된다. 그 결과, 표시 장치의 소비 전력이 더욱 저감되며, 전자파장해의 발생이 더욱 억제된다.
본 발명의 또 다른 국면에 따른 표시 장치의 구동 방법은, 제 1 방향으로 배열된 복수의 제 1 전극과, 복수의 제 1 전극과 각각 쌍을 이루도록 제 1 방향으로 배열된 제 2 전극과, 제 1 방향과 교차하는 제 2 방향으로 배열된 복수의 제 3 전극과, 복수의 제 1 전극, 복수의 제 2 전극 및 복수의 제 3 전극의 교점에 마련된 복수의 방전 셀을 구비한 표시 장치의 구동 방법으로서, 각 제 1 전극에 제 1 펄스 전압을 주기적으로 인가하는 단계와, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 제 1 펄스 전압과 다른 위상을 갖는 제 2 펄스 전압을 주기적으로 인가하는 단계와, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간에 있어서 해당 제 2 전극에 제 2 펄스 전압 대신에 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압을 주기적으로 인가하는 단계를 갖는다.
그 표시 장치의 구동 방법에 있어서는, 각 제 1 전극에 제 1 펄스 전압이 주기적으로 인가됨과 동시에, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 제 2 펄스 전압이 주기적으로 인가된다. 이에 따라, 제 1 전극과 제 2 전극 사이에서 유지 방전이 행해진다.
각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에는, 해당 발광 기간에 있어서 해당 제 2 전극에 제 2 펄스 전압 대신에제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압이 주기적으로 인가된다. 이에 따라, 제 1 전극과 제 2 전극 사이의 전위차가 일정하게 유지되고, 제 1 및 제 2 전극에서의 충방전 전류가 저감된다. 그 결과, 표시 장치의 소비 전력이 저감된다.
그 표시 장치의 구동 방법은, 각 제 2 전극마다 설정되는 발광 기간전의 어드레스 기간에 화상 데이터에 따라 발광시켜야 하는 방전 셀을 선택하기 위한 제 3 펄스 전압을 해당하는 제 3 전극에 인가하는 단계를 더 구비하더라도 좋고, 주기적으로 인가하는 단계는, 화상 데이터에 근거하여 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부를 판정하는 것을 포함하더라도 좋다.
이 경우, 발광 기간전의 어드레스 기간 동안, 발광시켜야 하는 방전 셀에 대응하는 제 3 전극에 제 3 펄스 전압이 인가됨과 동시에 해당하는 제 2 전극에 제 2 펄스 전압이 인가된다. 이에 따라, 어드레스 기간에 제 3 펄스 전압이 인가된 제 3 전극과 제 2 펄스 전압이 인가된 제 2 전극과의 교점의 방전 셀에서 방전이 발생하여, 어드레스 기간후의 발광 기간에 있어서 유지 방전이 이루어진다. 또한, 화상 데이터에 근거하여, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부가 판정된다. 이에 따라, 해당 제 2 전극에 접속되는 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는다고 판정된 경우에, 해당 제 2 전극에 제 2 펄스 전압 대신에 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압이 주기적으로 인가된다.
그 표시 장치의 구동 방법은, 각 필드를 복수의 서브필드로 시간적으로 분할함과 동시에 각 서브필드 내에 발광 기간을 설정하는 단계를 더 구비하더라도 좋고, 주기적으로 인가하는 단계는, 각 제 2 전극마다 설정되는 각 서브필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간에 있어서 해당 제 2 전극에 제 2 펄스 전압 대신에 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압을 주기적으로 인가하는 것을 포함하더라도 좋다.
이 경우, 각 필드의 발광 기간이 복수의 서브필드에 시간적으로 분할되기 때문에, 계조 표시가 가능해진다. 또한, 각 서브필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 제 2 전극에 제 2 펄스 전압 대신에 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압이 주기적으로 인가된다. 이에 따라, 제 1 전극과 제 2 전극간의 전위차가 일정하게 유지되고, 제 1 및 제 2 전극에서의 충방전 전류가 저감된다. 그 결과, 표시 장치의 소비 전력이 저감된다.
이하, 본 발명에 관한 표시 장치의 일례로서 플라즈마 디스플레이 장치에 대하여 설명한다.
도 1은 본 발명의 실시예 1에 따른 플라즈마 디스플레이 장치의 구성을 나타내는 블럭도이다. 본 실시예의 플라즈마 디스플레이 장치에서는, 도 22에 도시한 어드레스·서스테인 동시 구동 방식이 이용된다.
도 1의 플라즈마 디스플레이 장치는, PDP(플라즈마 디스플레이 패널)(1), 어드레스 드라이버(2), 스캔 드라이버(3A), 서스테인 드라이버(4), 방전 제어 타이밍 발생 회로(5), A/D 컨버터(아날로그/디지털 변환기)(6), 주사수 변환부(7) 및 서브필드 변환부(8)를 포함한다.
A/D 컨버터(6)에는 영상 신호 VD가 입력된다. 또는, 방전 제어 타이밍 발생 회로(5), A/D 컨버터(6), 주사수 변환부(7) 및 서브필드 변환부(8)에는 수평 동기 신호 H 및 수직 동기 신호 V가 인가된다.
A/D 컨버터(6)는 영상 신호 VD를 디지털의 화상 데이터로 변환하여 그 화상 데이터를 주사수 변환부(7)로 인가한다. 주사수 변환부(7)는 화상 데이터를 PDP(1)의 화소수에 따른 라인수의 화상 데이터로 변환하여 각 라인마다의 화상 데이터를 서브필드 변환부(8)로 인가된다. 각 라인마다의 화상 데이터는, 각 라인의 복수의 화소에 각각 대응하는 복수의 화소 데이터로 이루어진다. 서브필드 변환부(8)는, 각 라인마다의 화상 데이터의 각 화소 데이터를 복수의 서브필드에 대응하는 복수의 비트로 분할하여, 각 서브필드마다 각 화소 데이터의 각 비트를 어드레스 드라이버(2)에 직렬로 출력한다.
방전 제어 타이밍 발생 회로(5)는, 수평 동기 신호 H 및 수직 동기 신호 V를 기준으로 하여 방전 제어 타이밍 신호 PSC, SU 및 유지 기간 펄스 신호 PH를 발생하고, 방전 제어 타이밍 신호 PSC 및 유지 기간 펄스 신호 PH를 스캔 드라이버(3A)에 인가하고, 방전 제어 타이밍 신호 SU를 서스테인 드라이버(4)에 인가한다.
도 2는 도 1의 플라즈마 디스플레이 장치의 주로 PDP의 구성을 나타내는 블럭도이다.
도 2에 도시하는 바와 같이 PDP(1)는, 복수의 어드레스 전극(데이터 전극)(11), 복수의 스캔 전극(주사 전극)(12) 및 복수의 서스테인 전극(유지 전극)(13)을 포함한다. 복수의 어드레스 전극(11)은 화면의 수직 방향으로 배열되고, 복수의 스캔 전극(12) 및 복수의 서스테인 전극(13)은 화면의 수평 방향으로 배열되어 있다. 복수의 서스테인 전극(13)은 공통으로 접속되어 있다.
어드레스 전극(11), 스캔 전극(12) 및 서스테인 전극(13)의 각 교점에 방전 셀이 형성되고, 각 방전 셀이 화면상의 화소를 구성한다.
어드레스 드라이버(2)는 전원 회로(21)에 접속되어 있다. 이 어드레스 드라이버(2)는, 도 1의 서브필드 변환부(8)로부터 각 서브필드마다 직렬로 인가되는 데이터를 병렬 데이터로 변환하고, 그 병렬 데이터에 근거하여 복수의 어드레스 전극(11)을 구동한다.
스캔 드라이버(3A)는 후술하는 구성을 갖고, 서스테인 드라이버(4)는 출력 회로를 포함한다. 이들 스캔 드라이버(3A) 및 서스테인 드라이버(4)는 공통의 전원 회로(22)에 접속되어 있다.
스캔 드라이버(3A)에는, 도 1의 서브필드 변환부(8)로부터 각 라인의 각 서브필드마다 복수의 어드레스 전극(11)에 대응하는 데이터 A1∼Am이 인가된다. 여기서, 스캔 전극(12)의 라인수를 m으로 한다. 예를 들어, 데이터 A1은 제 1 라인의 복수의 방전 셀이 서브필드에 있어서 발광할 것인지 여부를 나타내고, 데이터 Am은 제 m 라인의 복수의 방전 셀이 서브필드에 있어서 발광할 것인지 여부를 나타낸다.
이 스캔 드라이버(3A)는, 방전 제어 타이밍 신호 PSC, 유지 기간 펄스 신호 PH 및 데이터 A1∼Am에 근거하여 복수의 스캔 전극(12)을 순서대로 구동한다. 서스테인 드라이버(4)는 방전 제어 타이밍 신호 SU에 응답하여 복수의 서스테인 전극(13)을 구동한다.
도 3은 PDP의 각 전극에 인가되는 구동 전압을 나타내는 타이밍차트이다. 도 3에 있어서는 어드레스 전극(11), 서스테인 전극(13) 및 제 n 라인∼제 (n+2) 라인의 스캔 전극(12)의 구동 전압이 표시되어 있다. 여기서, n은 임의의 정수이다.
도 3에 도시하는 바와 같이 서스테인 전극(13)에는, 일정 주기로 서스테인 펄스 Psu가 인가된다. 어드레스 기간에는 스캔 전극(12)에 기록 펄스 Pw가 인가된다. 이 기록 펄스 Pw에 동기하여 어드레스 전극(11)에 기록 펄스 Pwa가 인가된다. 어드레스 전극(11)에 인가되는 기록 펄스 Pwa의 온/오프는 표시할 화상의 각 화소에 따라 제어된다. 기록 펄스 Pw와 기록 펄스 Pwa가 동시에 인가되면, 스캔 전극(12)과 어드레스 전극(11)의 교점의 방전 셀에서 어드레스 방전이 발생하여, 그 방전 셀이 점등한다.
어드레스 기간후의 유지 기간에는, 스캔 전극(12)에 일정 주기로 유지 펄스 Psc가 인가된다. 스캔 전극(12)에 인가되는 유지 펄스 Psc의 위상은 서스테인 전극(13)에 인가되는 서스테인 펄스 Psu의 위상에 대하여 180° 어긋나 있다. 이 경우, 어드레스 방전으로 점등된 방전 셀에서만 유지 방전이 발생한다.
각 서브필드의 종료 시에는, 스캔 전극(12)에 소거 펄스 Pe가 인가된다. 이에 따라, 각 방전 셀의 벽전하가 소멸 또는 유지 방전이 발생하지 않을 정도로 저감하여, 유지 방전이 종료한다. 소거 펄스 Pe의 인가후의 휴지기간에는 스캔 전극(12)에 일정 주기로 휴지 펄스 Pr이 인가된다. 이 휴지 펄스 Pr은 서스테인 펄스 Psu와 동일 위상으로 되어 있다.
도 4는 도 1 및 도 2의 스캔 드라이버 및 방전 제어 타이밍 발생 회로의 구성을 나타내는 블럭도이다. 또한, 도 5는 도 4의 스캔 드라이버 및 방전 제어 타이밍 발생 회로의 동작의 일례를 나타내는 신호 파형도이다. 또한, 도 6은 1개의 라인에 대응하는 스캔 전극 및 서스테인 전극의 구동 전압을 나타내는 파형도이다.
도 4에 있어서, 스캔 드라이버(3A)는 2개의 시프트 레지스터(310, 320), 복수의 스캔 전극(12)에 대응하는 복수의 유지 펄스 정지 회로(330), 및 출력 회로(340)를 포함한다. 시프트 레지스터(310, 320)의 각각은 복수의 스캔 전극(12)에 대응하는 복수의 출력 단자를 갖는다. 또한, 각 유지 펄스 정지 회로(330)는, 판정 회로(331) 및 AND 게이트(332)를 포함한다. 출력 회로(340)는 복수의 스캔 전극(12)에 각각 접속되는 복수의 출력 드라이버(341)를 포함한다.
방전 제어 타이밍 발생 회로(5)는, 스캔 펄스 발생 회로(501) 및 서스테인 펄스 발생 회로(502)를 포함한다. 스캔 펄스 발생 회로(501)는 기록 펄스 Pw, 유지 펄스 Psc, 소거 펄스 Pe 및 휴지 펄스 Pr을 갖는 방전 제어 타이밍 신호 PSC를스캔 드라이버(3A)의 시프트 레지스터(310)에 인가함과 동시에, 유지 기간을 나타내는 유지 기간 펄스 신호 PH를 시프트 레지스터(320)에 인가한다. 서스테인 펄스 발생 회로(502)는 서스테인 펄스 Psu를 갖는 방전 제어 타이밍 신호 SU를 도 1 및 도 2의 서스테인 드라이버(4)에 인가한다.
스캔 드라이버(3A)의 시프트 레지스터(310)는, 방전 제어 타이밍 신호 PSC를 시프트하면서 복수의 유지 펄스 정지 회로(330)의 AND 게이트(332)의 한쪽 입력 단자에 순서대로 인가한다. 또한, 시프트 레지스터(320)는, 유지 기간 펄스 신호 PH를 시프트하면서 복수의 유지 펄스 정지 회로(330)의 판정 회로(331)에 순서대로 인가한다.
복수의 유지 펄스 정지 회로(330)의 판정 회로(331)에는, 도 1의 서브필드 변환부(8)로부터 각각 대응하는 라인의 각 서브필드마다의 데이터 A1∼Am이 인가된다. 각 데이터는 대응하는 라인의 복수의 방전 셀이 해당 서브필드에 있어서 발광하는지 여부를 나타내고 있다.
판정 회로(331)는, 대응하는 라인의 유지 기간 펄스 신호 PH 및 대응하는 라인의 서브필드마다의 데이터에 근거하여, 해당 서브필드에 있어서 해당 라인의 모든 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부를 판정하고, 판정 결과를 나타내는 판정 신호 HST의 반전 신호를 AND 게이트(332)의 다른 쪽 입력 단자에 인가한다.
AND 게이트(332)는, 방전 제어 타이밍 신호 PSC 및 판정 신호 HST에 근거하여 방전 제어 타이밍 신호 SC를 출력 회로(340)가 대응하는 출력 드라이버(341)에인가한다. 이에 따라, 출력 드라이버(341)에 접속되는 스캔 전극(12)이 구동된다.
본 실시예에서는, 서스테인 드라이버(4) 및 방전 제어 타이밍 발생 회로(5)가 제 1 전압 인가 회로에 상당하고, 스캔 드라이버(3A) 및 방전 제어 타이밍 발생 회로(5)가 제 2 전압 인가 회로에 상당하며, 스캔 드라이버(3A)가 전압 유지 회로에 상당하고, 판정 회로(331)가 판정 회로에 상당한다. 또한, 어드레스 드라이버(2)가 제 3 전압 인가 회로에 상당하고, 방전 제어 타이밍 발생 회로(5) 및 서브필드 변환부(8)가 분할 회로에 상당한다. 또한, 서스테인 전극(13)이 제 1 전극에 상당하고, 스캔 전극(12)이 제 2 전극에 상당하며, 어드레스 전극(11)이 제 3 전극에 상당한다.
도 5에는 1개 라인에 대응하는 방전 제어 타이밍 신호 PSC, SC, SU, 유지 기간 펄스 신호 PH 및 판정 신호 HST가 표시된다. 도 5에 있어서, 방전 제어 타이밍 신호 PSC, SC, SU에 있어서의 격자 형상 패턴 및 사선 패턴은 서로 위상이 180° 어긋난 펄스를 의미한다.
통상, 유지 기간에서는, 방전 제어 타이밍 신호 PSC, SC의 위상과 방전 제어 타이밍 신호 SU의 위상이 서로 180° 어긋나 있다. 한편, 휴지기간에는, 방전 제어 타이밍 신호 PSC, SC의 위상과 방전 제어 타이밍 신호 SU의 위상이 일치하고 있다.
유지 기간 펄스 신호 PH는, 각 서브필드 SF1∼SF4의 유지 기간에 하이 레벨로 되고, 휴지기간에 로우 레벨로 된다. 판정 신호 HST는, 각 라인의 각 서브필드마다 해당 라인의 모든 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에 하이레벨로 되고, 그 이외의 경우에는 로우 레벨로 된다.
도 5의 예에서는, 서브필드 SF3에 있어서 판정 신호 HST가 하이 레벨로 되어 있다. 이에 따라, 방전 제어 타이밍 신호 SC에는 펄스가 하지 않는다.
도 6에 도시한 바와 같이 서스테인 전극(13)에는 일정 주기의 서스테인 펄스 Psu가 인가되어 있다. 한편, 서브필드 SF3의 유지 기간에 있어서, 스캔 전극(12)의 전압은 0V로 고정되어 있다.
이와 같이, 각 라인의 서브필드마다 해당 라인의 모든 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부가 판정되어, 모든 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에는, 해당 라인의 해당 서브 필드의 유지 기간에 있어서 대응하는 스캔 전극(12)의 전압이 소정의 레벨(본 예에서는 0V)로 유지된다. 이에 따라, 스캔 전극(12)에서의 충방전 전류가 저감됨과 동시에 전자파의 발생이 경감된다. 그 결과, 플라즈마 디스플레이 장치의 소비 전력이 저감되고, 또한 전자파 장해의 발생이 억제된다.
도 7은 본 발명의 실시예 2에 따른 플라즈마 디스플레이 장치의 주요부로서 PDP의 구성을 나타내는 블럭도이다.
도 7의 PDP(1a)가 도 2의 PDP(1)와 다른 점은, 복수의 서스테인 전극(13)이 라인마다 서로 분리되어 있다는 점이다. 복수의 스캔 전극(12)에는 스캔 드라이버(3)가 접속되어 있다. 또한, 복수의 서스테인 전극(13)에는 서스테인 드라이버(4A)가 접속되어 있다.
스캔 드라이버(3)에는 방전 제어 타이밍 발생 회로(5)(도 1 참조)로부터 방전 제어 타이밍 신호 SC가 인가된다. 서스테인 드라이버(4A)에는 방전 제어 타이밍 발생 회로(5)로부터 서스테인 펄스 Psu 및 유지 기간 펄스 신호 PH가 인가됨과 동시에, 서브필드 변환부(8)로부터 각 라인의 각 서브필드마다 복수의 어드레스 전극(11)에 대응하는 데이터 A1∼Am이 인가된다.
스캔 드라이버(3)는 출력 회로(3a) 및 시프트 레지스터(3b)를 포함한다. 스캔 드라이버(3)의 시프트 레지스터(3b)는 방전 제어 타이밍 신호 SC를 수직 주사 방향으로 시프트하면서 출력 회로(3a)에 인가한다. 출력 회로(3a)는, 시프트 레지스터(3b)로부터 인가되는 방전 제어 타이밍 신호 SC에 응답하여 복수의 스캔 전극(12)을 순서대로 구동한다.
서스테인 드라이버(4A)는, 후술하는 구성을 가지며, 서스테인 펄스 Psu, 유지 기간 펄스 신호 PH 및 데이터 A1∼Am에 근거하여 복수의 서스테인 전극(13)을 순서대로 구동한다.
도 8은 도 7의 서스테인 드라이버(4A) 및 방전 제어 타이밍 발생 회로(5)의 구성을 나타내는 블럭도이다. 또한, 도 9는 도 8의 서스테인 드라이버(4A) 및 방전 제어 타이밍 발생 회로(5)의 동작의 일례를 나타내는 신호 파형도이다. 또한, 도 10은 1개의 라인에 대응하는 스캔 전극(12) 및 서스테인 전극(13)의 구동 전압을 나타내는 파형도이다.
도 8에 있어서, 서스테인 드라이버(4A)는, 2개의 시프트 레지스터(410, 420), 복수의 서스테인 전극(13)에 대응하는 복수의 서스테인 펄스 정지 회로(430) 및 출력 회로(440)를 포함한다. 각각의 시프트 레지스터(410, 420)는 복수의 서스테인 전극(13)에 대응하는 복수의 출력 단자를 갖는다. 또한, 각 서스테인 펄스 정지 회로(430)는 판정 회로(431) 및 AND 게이트(432)를 포함한다. 출력 회로(440)는 복수의 서스테인 전극(13)에 각각 접속되는 복수의 출력 드라이버(441)를 포함한다.
방전 제어 타이밍 발생 회로(5)는 스캔 펄스 발생 회로(501) 및 서스테인 펄스 발생 회로(502)를 포함한다. 스캔 펄스 발생 회로(501)는 기록 펄스 Pw, 유지 펄스 Psc, 소거 펄스 Pe 및 휴지 펄스 Pr을 갖는 방전 제어 타이밍 신호 PSC를 방전 제어 타이밍 신호 SC로서 도 7의 스캔 드라이버(3)의 시프트 레지스터(3b)에 인가함과 동시에, 유지 기간을 나타내는 유지 기간 펄스 신호 PH를 서스테인 드라이버(4A)의 시프트 레지스터(420)에 인가한다. 서스테인 펄스 발생 회로(502)는 서스테인 펄스 Psu를 시프트 레지스터(410)에 인가한다.
시프트 레지스터(410)는 서스테인 펄스 Psu를 시프트하면서 복수의 서스테인 펄스 정지 회로(430)의 AND 게이트(432)의 한쪽 입력 단자에 순서대로 인가한다. 또한, 시프트 레지스터(420)는 유지 기간 펄스 신호 PH를 시프트하면서 복수의 서스테인 펄스 정지 회로(430)의 판정 회로(431)에 순서대로 인가한다.
복수의 서스테인 펄스 정지 회로(430)의 판정 회로(431)에는, 도 1의 서브필드 변환부(8)로부터 각각 대응하는 라인의 각 서브필드마다의 데이터 A1∼Am이 인가된다. 각 데이터는 대응하는 라인의 복수의 방전 셀이 해당 서브필드에 있어서 발광하는지 여부를 나타내고 있다.
반전 회로(43)는, 대응하는 라인의 유지 기간 펄스 신호 PH 및 대응하는 라인의 서브필드마다의 데이터에 근거하여 해당 서브필드에 있어서 해당 라인의 모든 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부를 판정하여, 판정 결과를 나타내는 판정 신호 HST의 반전 신호를 AND 게이트(432)의 다른 쪽 입력 단자에 인가한다.
AND 게이트(432)는 서스테인 펄스 Psu 및 판정 신호 HST에 근거하여 방전 제어 타이밍 신호 SU를 출력 회로(440)가 대응하는 출력 드라이버(441)에 인가한다. 이에 따라, 출력 드라이버(441)에 접속되는 서스테인 전극(13)이 구동된다.
본 실시예에서는, 서스테인 드라이버(4A)가 전압 유지 회로에 상당하고, 판정 회로(431)가 판정 회로에 상당한다.
도 9에는, 1개 라인에 대응하는 방전 제어 타이밍 신호 PSC, SU, 유지 기간 펄스 신호 PH, 판정 신호 HST 및 서스테인 펄스 Psu가 표시된다. 도 9에 있어서, 방전 제어 타이밍 신호 PSC, SU 및 서스테인 펄스Psu에 있어서의 격자 형상의 패턴 및 사선 패턴은 서로 위상이 180° 어긋난 펄스를 의미한다.
유지 기간 펄스 신호 PH는, 각 서브필드 SF1∼SF4의 유지 기간에 하이 레벨로 되고, 휴지기간에 로우 레벨로 된다. 판정 신호 HST는, 각 라인의 각 서브필드마다 해당 라인의 모든 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에 하이 레벨로 되고, 그 이외의 경우에 로우 레벨로 된다.
통상, 유지 기간에는, 방전 제어 타이밍 신호 PSC의 위상과 서스테인 펄스 Psu 및 방전 제어 타이밍 신호 SU의 위상이 서로 180° 어긋나 있다. 한편, 휴지기간에는, 방전 제어 타이밍 신호 PSC의 위상과 서스테인 펄스 Psu 및 방전 제어타이밍 신호 SU의 위상이 일치하고 있다.
도 9의 예에서는, 서브필드 SF3에 있어서 판정 신호 HST가 하이 레벨로 되어 있다. 이에 따라, 방전 제어 타이밍 신호 SU에는 펄스가 발생하지 않는다.
도 10에 도시한 바와 같이 서브필드 SF3의 유지 기간에 있어서는, 스캔 전극(12)에 일정 주기의 유지 펄스 Psc가 인가되어 있다. 한편, 서브필드 SF3의 유지 기간에 있어서 서스테인 전극(13)의 전압은 0V로 고정되어 있다.
이와 같이, 각 라인의 서브필드마다 해당 라인의 모든 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부가 판정되어, 모든 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에는, 해당 라인의 해당 서브필드의 유지 기간에 있어서 대응하는 서스테인 전극(13)의 전압이 소정의 레벨(본 예에서는 0V)로 유지된다. 이에 다라, 서스테인 전극(13)에서의 충방전 전류가 저감됨과 동시에, 전자파의 발생이 경감된다. 그 결과, 플라즈마 디스플레이 장치의 소비 전력이 저감되고, 또한 전자파 장해의 발생이 억제된다.
도 11은 본 발명의 실시예 3에 따른 플라즈마 디스플레이 장치의 스캔 드라이버, 서스테인 드라이버 및 방전 제어 타이밍 발생 회로의 구성을 나타내는 블럭도이다. 또한, 도 12는 도 11의 스캔 드라이버, 서스테인 드라이버 및 방전 제어 타이밍 발생 회로의 동작의 일례를 나타내는 신호 파형도이다. 또한, 도 13은 1개의 라인에 대응하는 스캔 전극 및 서스테인 전극의 구동 전압을 나타내는 파형도이다.
도 11에 있어서, 스캔 펄스 발생 회로(501) 및 스캔 드라이버(3A)의 구성 및동작은 도 4의 스캔 드라이버(3A)의 구성과 마찬가지이다. 서스테인 드라이버(4B)는 시프트 레지스터(410), 복수의 서스테인 전극(13)에 대응하는 복수의 서스테인 펄스 정지 회로(460) 및 출력 회로(440)를 포함한다.
시프트 레지스터(410)는, 복수의 서스테인 전극(13)에 대응하는 복수의 출력 단자를 갖는다. 또한, 각 서스테인 펄스 정지 회로(460)는 AND 게이트(461)를 포함한다. 출력 회로(440)는 복수의 서스테인 전극(13)에 각각 접속되는 복수의 출력 드라이버(441)를 포함한다.
서스테인 펄스 발생 회로(502)는 서스테인 펄스 Psu를 서스테인 드라이버(4B)의 시프트 레지스터(410)에 인가한다. 시프트 레지스터(410)는 서스테인 펄스 Psu를 시프트하면서 복수의 서스테인 펄스 정지 회로(460)의 AND 게이트(461)의 한쪽 입력 단자에 순서대로 인가한다. AND 게이트(461)의 다른 쪽 입력 단자에는, 대응하는 유지 펄스 정지 회로(330)의 판정 회로(331)로부터 판정 신호 HST의 반전 신호가 인가된다.
AND 게이트(461)는, 서스테인 펄스 Psu 및 판정 신호 HST에 근거하여 방전 제어 타이밍 신호 SU를 출력 회로(440)가 대응하는 출력 드라이버(441)에 인가한다. 이에 따라, 출력 드라이버(441)에 접속되는 서스테인 전극(13)이 구동된다.
본 실시예에서는 스캔 드라이버(3A) 및 서스테인 드라이버(4B)가 전압 유지 회로에 상당하고, 판정 회로(331)가 판정 회로에 상당한다.
도 12에는, 1개의 라인에 대응하는 방전 제어 타이밍 신호 PSC, SC, SU, 유지 기간 펄스 신호 PH, 판정 신호 HST 및 서스테인 펄스 Psu가 표시된다. 도 12에있어서, 방전 제어 타이밍 신호 PSC, SC, SU 및 서스테인 펄스 Psu에 있어서의 격자 형상 패턴 및 사선 패턴은 서로 위상이 180° 어긋난 펄스를 의미한다.
통상, 유지 기간에는, 방전 제어 타이밍 신호 PSC, SC의 위상과 서스테인 펄스 Psu 및 방전 제어 타이밍 신호 SU의 위상이 서로 180° 어긋나 있다. 한편, 휴지기간에서는, 방전 제어 타이밍 신호 PSC, SC의 위상과 서스테인 펄스 Psu 및 방전 제어 타이밍 신호 SU의 위상이 일치하고 있다.
유지 기간 펄스 신호 PH는, 각 서브필드 SF1∼SF4의 유지 기간에 하이 레벨로 되고, 휴지기간에 로우 레벨로 된다. 판정 신호 HST는, 각 라인의 각 서브필드마다 해당 라인의 모든 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에 하이 레벨로 되어, 그 이외의 경우에 로우 레벨로 된다.
도 12의 예에서는 서브필드 SF3에 있어서 판정 신호 HST가 하이 레벨로 되어 있다. 이에 따라, 방전 제어 타이밍 신호 SC, SU에는 펄스가 발생하지 않는다.
도 13에 도시한 바와 같이 서브필드 SF3의 유지 기간에 있어서는 스캔 전극(12) 및 서스테인 전극(13)의 전압은 0V로 고정되어 있다.
이와 같이, 각 라인의 서브필드마다 해당 라인의 모든 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부가 판정되어, 모든 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에는, 해당 라인의 해당 서브필드의 유지 기간에 있어서 대응하는 스캔 전극(12) 및 대응하는 서스테인 전극(13)의 전압이 소정의 레벨(본 예에서는 0V)로 유지된다. 이에 따라, 스캔 전극(12) 및 서스테인 전극(13)에서의 충방전 전류가 저감됨과 동시에, 전자파의 발생이 경감된다. 그 결과, 플라즈마 디스플레이 장치의 소비 전력이 더욱 저감되고, 또한 전자파 장해의 발생이 더욱 억제된다.
도 14는 본 발명의 실시예 4에 따른 플라즈마 디스플레이 장치의 스캔 드라이버 및 방전 제어 타이밍 발생 회로의 구성을 나타내는 블럭도이다. 또한, 도 15는 도 14의 스캔 드라이버 및 방전 제어 타이밍 발생 회로의 동작의 일례를 나타내는 신호 파형도이다. 또한, 도 16은 1개의 라인에 대응하는 스캔 전극 및 서스테인 전극의 구동 전압을 나타내는 파형도이다.
본 실시예의 플라즈마 디스플레이 장치에서는 도 2에 도시한 PDP(1)가 이용된다.
도 14에 있어서, 스캔 드라이버(3B)는, 2개의 시프트 레지스터(310, 320), 복수의 스캔 전극(12)에 대응하는 복수의 위상 반전 회로(350) 및 출력 회로(340)를 포함한다. 시프트 레지스터(310, 320)의 각각은 복수의 스캔 전극(12)에 대응하는 복수의 출력 단자를 갖는다. 또한, 위상 반전 회로(350)는 판정 회로(351), OR 게이트(352, 353) 및 AND 게이트(354)를 포함한다. 출력 회로(340)는 복수의 스캔 전극(12)에 각각 접속되는 복수의 출력 드라이버(341)를 포함한다.
스캔 펄스 발생 회로(501)는, 기록 펄스 Pw, 유지 펄스 Psc, 소거 펄스 Pe 및 휴지 펄스 Pr을 갖는 방전 제어 타이밍 신호 PSC를 스캔 드라이버(3B)의 시프트 레지스터(310)에 인가함과 동시에, 유지 기간을 나타내는 유지 기간 펄스 신호 PH를 시프트 레지스터(320)에 인가한다. 서스테인 펄스 발생 회로(502)는 서스테인 펄스 Psu를 갖는 방전 제어 타이밍 신호 SU를 도 1 및 도 2의 서스테인드라이버(4)에 인가한다.
스캔 드라이버(3B)의 시프트 레지스터(310)는, 방전 제어 타이밍 신호 PSC를 시프트하면서 복수의 위상 반전 회로(350)의 OR 게이트(352)의 한쪽 입력 단자에 순서대로 인가한다. 또한, 시프트 레지스터(320)는 유지 기간 펄스 신호 PH를 시프트하면서 복수의 위상 반전 회로(350)의 판정 회로(351)에 순서대로 인가한다.
복수의 위상 반전 회로(350)의 판정 회로(351)에는, 도 1의 서브필드 변환부(8)로부터 각각 대응하는 라인의 각 서브필드마다의 데이터 A1∼Am이 인가된다. 각 데이터는 대응하는 복수의 방전 셀이 대응하는 서브필드에 있어서 발광하는지 여부를 나타내고 있다.
판정 회로(351)는, 대응하는 라인의 유지 기간 펄스 신호 PH 및 대응하는 라인의 서브필드마다의 데이터에 근거하여, 해당 서브필드에 있어서 해당 라인의 모든 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부를 판정하여, 판정 결과를 나타내는 판정 신호 HST를 OR 게이트(352)의 다른 쪽 입력 단자에 인가함과 동시에, 판정 신호 HST의 반전 신호를 OR 게이트(353)의 한쪽 입력 단자에 인가한다. OR 게이트(353)의 다른 쪽 입력 단자에는 서스테인 펄스 발생 회로(502)로부터 방전 제어 타이밍 신호 SU가 인가된다.
OR 게이트(352)는 방전 제어 타이밍 신호 PSC 및 판정 신호 HST에 근거하여 방전 제어 타이밍 신호 QSC를 출력한다. OR 게이트(353)는 판정 신호 HST 및 방전 제어 타이밍 신호 SU에 근거하여 방전 제어 타이밍 신호 QSU를 출력한다. AND 게이트(354)는 방전 제어 타이밍 신호 QSC 및 방전 제어 타이밍 신호 QSU에 근거하여방전 제어 타이밍 신호 SC를 출력 회로(340)가 대응하는 출력 드라이버(341)에 인가한다. 이에 따라, 출력 드라이버(341)에 접속되는 스캔 전극(12)이 구동된다.
본 실시예에서는 스캔 드라이버(3B)가 펄스 인가 회로에 상당하고, 판정 회로(351)가 판정 회로에 상당한다.
도 15에는 1개 라인에 대응하는 방전 제어 타이밍 신호 PSC, SU, QSC, QSU, SC, 유지 기간 펄스 신호 PH 및 판정 신호 HST가 표시된다. 도 15에 있어서 방전 제어 타이밍 신호 PSC, SU, QSC, QSU, SC에 있어서의 격자 형상의 패턴 및 사선 패턴은 서로 위상이 180° 어긋난 펄스를 의미한다.
통상, 유지 기간에는 방전 제어 타이밍 신호 PSC, SC의 위상과 방전 제어 타이밍 신호 SU의 위상이 서로 180° 어긋나 있다. 한편, 휴지기간에는 방전 제어 타이밍 신호 PSC, SC의 위상과 방전 제어 타이밍 신호 SU의 위상이 일치하고 있다.
유지 기간 펄스 신호 PH는 각 서브필드 SF1∼SF4의 유지 기간에 하이 레벨로 되고, 휴지기간에 로우 레벨로 된다. 판정 신호 HST는, 각 라인의 각 서브필드마다 해당 라인의 모든 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에 하이 레벨로 되고, 그 이외의 경우에 로우 레벨로 된다.
도 15의 예에서는, 서브필드 SF3에 있어서 판정 신호 HST가 하이 레벨로 되어 있다. 이에 따라, 방전 제어 타이밍 신호 QSC가 하이 레벨로 되어, 방전 제어 타이밍 신호 QSU의 위상이 방전 제어 타이밍 신호 SU의 위상과 같아지게 된다. 그 결과, 방전 제어 타이밍 신호 SC의 위상이 방전 제어 타이밍 신호 SU의 위상과 같아지게 된다.
도 16에 도시한 바와 같이 서브필드 SF3의 유지 기간에 있어서는, 스캔 전극(12)에 인가되는 펄스 Ps의 위상이 서스테인 전극(13)에 인가되는 서스테인 펄스 Psu의 위상과 동등하게 되어 있다.
이와 같이, 각 라인의 서브필드마다 해당 라인의 모든 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부가 판정되어, 모든 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에는, 해당 라인의 서브필드의 유지 기간에 있어서 대응하는 스캔 전극(12)에 인가되는 펄스 Ps의 위상이 서스테인 전극(13)에 인가되는 서스테인 펄스 Psu의 위상과 같아지게 된다. 이에 따라, 스캔 전극(12)과 서스테인 전극(13) 사이의 전위차가 일정하게 유지되고, 스캔 전극(12) 및 서스테인 전극(13)에서의 충방전 전류가 저감된다. 따라서, 플라즈마 디스플레이 장치의 소비 전력이 저감된다.
실시예 4의 플라즈마 디스플레이 장치에서는, 서스테인 전극(13)에 항상 서스테인 펄스 Psu가 일정 주기로 인가되기 때문에, 도 2에 도시한 서스테인 전극(13)이 공통으로 접속된 PDP(1)를 이용할 수 있다.
본 발명에 관한 표시 장치 및 그 구동 방법에 따르면, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 방법에서의 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간에 있어서 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽 전압이 소정의 레벨로 유지되기 때문에, 제 1 및 제 2 전극 중 적어도 한쪽에서의 충방전 전류가 저감됨과 동시에, 전자파의 발생이 경감된다. 그 결과, 표시 장치의 소비 전력이 저감되고, 또한 전자파 장해의 발생이 억제된다.
또한, 제 2 전극마다 설정되는 각 필드의 발광 기간에 있어서 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간에 있어서 해당 제 2 전극에 제 2 펄스 전압 대신 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압이 주기적으로 인가되기 때문에, 제 1 전극과 제 2 전극 사이의 전위차가 일정하게 유지되고, 제 1 및 제 2 전극에서의 충방전 전류가 저감된다. 그 결과, 표시 장치의 소비 전력이 저감된다.

Claims (20)

  1. 제 1 방향으로 배열된 복수의 제 1 전극과,
    상기 복수의 제 1 전극과 각각 쌍을 이루도록 상기 제 1 방향으로 배열된 복수의 제 2 전극과,
    상기 제 1 방향과 교차하는 제 2 방향으로 배열된 복수의 제 3 전극과,
    상기 복수의 제 1 전극, 상기 복수의 제 2 전극 및 상기 복수의 제 3 전극의 교점에 마련된 복수의 방전 셀과,
    각 제 1 전극에 제 1 펄스 전압을 주기적으로 인가하는 제 1 전압 인가 회로와,
    각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안 해당 제 2 전극에 상기 제 1 펄스 전압과 다른 위상을 갖는 제 2 펄스 전압을 주기적으로 인가하는 제 2 전압 인가 회로와,
    각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간 동안 해당 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽의 전압을 소정의 레벨로 유지하는 전압 유지 회로를 포함한 표시 장치.
  2. 제 1 항에 있어서,
    각 제 2 전극마다 설정되는 발광 기간 전의 어드레스 기간 동안, 화상 데이터에 따라 발광시켜야 하는 방전 셀을 선택하기 위한 제 3 펄스 전압을 해당하는 제 3 전극에 인가하는 제 3 전압 인가 회로를 더 포함하되,
    상기 전압 유지 회로는, 상기 화상 데이터에 근거하여 각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안, 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부를 판정하는 판정 회로를 포함하는 표시 장치.
  3. 제 1 항에 있어서,
    각 필드를 복수의 서브필드로 시간적으로 분할함과 동시에 각 서브필드 내에 발광 기간을 설정하는 분할 회로를 더 포함하되,
    상기 전압 유지 회로는, 각 제 2 전극마다 상기 분할 회로에 의해 설정되는 각 서브필드의 발광 기간 동안, 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간 동안 해당 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽의 전압을 소정 레벨로 유지하는 표시 장치.
  4. 제 1 항에 있어서,
    상기 전압 유지 회로는, 각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안, 상기 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 해당 발광 기간 동안 해당 제 2 전극의 전압을 상기 소정의 레벨로 유지하는 표시 장치.
  5. 제 1 항에 있어서,
    상기 전압 유지 회로는, 각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안, 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 해당 발광 기간 동안 상기 대응하는 제 1 전극의 전압을 상기 소정의 레벨로 유지하는 표시 장치.
  6. 제 1 항에 있어서,
    상기 전압 유지 회로는, 각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안, 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 해당 발광 기간 동안 해당 제 2 전극 및 대응하는 제 1 전극의 전압을 각각 소정의 레벨로 유지하는 표시 장치.
  7. 제 1 항에 있어서,
    상기 전압 유지 회로는, 각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안, 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 상기 해당 발광 기간 동안 해당 제 2 전극 및 상기 대응하는 제 1 전극의 전압을 동일한 레벨로 유지하는 표시 장치.
  8. 제 1 항에 있어서,
    상기 소정의 레벨은 접지 전위인 표시 장치.
  9. 제 1 항에 있어서,
    상기 복수의 방전 셀 각각은 플라즈마 디스플레이 패널을 구성하는 3 전극면 방전 셀인 표시 장치.
  10. 제 1 방향으로 배열된 복수의 제 1 전극과,
    상기 복수의 제 1 전극과 각각 쌍을 이루도록 상기 제 1 방향으로 배열된 복수의 제 2 전극과,
    상기 제 1 방향과 교차하는 제 2 방향으로 배열된 복수의 제 3 전극과,
    상기 복수의 제 1 전극, 상기 복수의 제 2 전극 및 상기 복수의 제 3 전극의 교점에 마련된 복수의 방전 셀과,
    각 제 1 전극에 제 1 펄스 전압을 주기적으로 인가하는 제 1 전압 인가 회로와,
    각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안 해당 제 2 전극에 상기 제 1 펄스 전압과 다른 위상을 갖는 제 2 펄스 전압을 주기적으로 인가하는 제 2 전압 인가 회로와,
    각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안, 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 해당 발광 기간 동안에 해당 제 2 전극에 상기 제 2 펄스 전압 대신 상기 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압을 주기적으로 인가하는 펄스 인가 회로를 포함한 표시 장치.
  11. 제 10 항에 있어서,
    각 제 2 전극마다 설정되는 발광 기간전의 어드레스 기간에 화상 데이터에 따라 발광시켜야 하는 방전 셀을 선택하기 위한 제 3 펄스 전압을 해당하는 제 3 전극에 인가하는 제 3 전압 인가 회로를 더 포함하되,
    상기 펄스 인가 회로는, 상기 화상 데이터에 근거하여 각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안, 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부를 판정하는 판정 회로를 포함하는 표시 장치.
  12. 제 10 항에 있어서,
    각 필드를 복수의 서브필드로 시간적으로 분할함과 동시에 각 서브필드 내에 발광 기간을 설정하는 분할 회로를 더 포함하되,
    상기 펄스 인가 회로는, 각 제 2 전극마다 상기 분할 회로에 의해 설정되는 각 서브필드의 발광 기간에 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간 동안 해당 제 2 전극에 상기 제 2 펄스 전압 대신 상기 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압을 주기적으로 인가하는 표시 장치.
  13. 제 10 항에 있어서,
    상기 복수의 방전 셀의 각각은, 플라즈마 디스플레이 패널을 구성하는 3 전극면 방전 셀인 표시 장치.
  14. 제 1 방향으로 배열된 복수의 제 1 전극과, 상기 복수의 제 1 전극과 각각 쌍을 이루도록 상기 제 1 방향으로 배열된 복수의 제 2 전극과, 상기 제 1 방향과 교차하는 제 2 방향으로 배열된 복수의 제 3 전극과, 상기 복수의 제 1 전극, 상기 복수의 제 2 전극 및 상기 복수의 제 3 전극의 교점에 마련된 복수의 방전 셀을 포함한 표시 장치의 구동 방법에 있어서,
    각 제 1 전극에 제 1 펄스 전압을 주기적으로 인가하는 단계와,
    각 제 2 전극마다 설정되는 각 필드의 발광 기간에 해당 제 2 전극에 상기 제 1 펄스 전압과 다른 위상을 갖는 제 2 펄스 전압을 주기적으로 인가하는 단계와,
    각 제 2 전극마다 설정되는 각 필드의 발광 기간에 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 해당 발광 기간에 해당 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽의 전압을 소정 레벨로 유지하는 단계를 포함한 표시 장치의 구동 방법.
  15. 제 14 항에 있어서,
    각 제 2 전극마다 설정되는 발광 기간전의 어드레스 기간에 화상 데이터에 따라 발광시켜야 하는 방전 셀을 선택하기 위한 제 3 펄스 전압을 해당하는 제 3 전극에 인가하는 단계를 더 포함하고,
    소정의 레벨로 유지하는 상기 단계는, 상기 화상 데이터에 근거하여 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부를 판정하는 것을 포함하는 표시 장치의 구동 방법.
  16. 제 14 항에 있어서,
    각 필드를 복수의 서브필드로 시간적으로 분할함과 동시에 각 서브필드 내에 발광 기간을 설정하는 단계를 더 포함하고,
    소정의 레벨로 유지하는 상기 단계는, 각 제 2 전극마다 설정되는 각 서브필드의 발광 기간에 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간에 해당 제 2 전극 및 대응하는 제 1 전극 중 적어도 한쪽의 전압을 소정 레벨로 유지하는 것을 포함하는 표시 장치의 구동 방법.
  17. 제 14 항에 있어서,
    소정의 레벨로 유지하는 상기 단계는, 각 제 2 전극마다 설정되는 각 필드의 발광 기간에 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 해당 발광 기간에 해당 제 2 전극 및대응하는 제 1 전극의 전압을 각각 소정의 레벨로 유지하는 표시 장치의 구동 방법.
  18. 제 1 방향으로 배열된 복수의 제 1 전극과, 상기 복수의 제 1 전극과 각각 쌍을 이루도록 상기 제 1 방향으로 배열된 복수의 제 2 전극과, 상기 제 1 방향과 교차하는 제 2 방향으로 배열된 복수의 제 3 전극과, 상기 복수의 제 1 전극, 상기 복수의 제 2 전극 및 상기 복수의 제 3 전극의 교점에 마련된 복수의 방전 셀을 포함한 표시 장치의 구동 방법에 있어서,
    각 제 1 전극에 제 1 펄스 전압을 주기적으로 인가하는 단계와,
    각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안 해당 제 2 전극에 상기 제 1 펄스 전압과 다른 위상을 갖는 제 2 펄스 전압을 주기적으로 인가하는 단계와,
    각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안에 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우, 해당 발광 기간 동안 해당 제 2 전극에 상기 제 2 펄스 전압 대신 상기 제 1 펄스 전압과 동일한 위상을 갖는 펄스 전압을 주기적으로 인가하는 단계를 포함한 표시 장치의 구동 방법.
  19. 제 18 항에 있어서,
    각 제 2 전극마다 설정되는 발광 기간전의 어드레스 기간에 화상 데이터에 따라 발광시켜야 하는 방전 셀을 선택하기 위한 제 3 펄스 전압을 해당하는 제 3 전극에 인가하는 단계를 더 포함하고,
    주기적으로 인가하는 상기 단계는, 상기 화상 데이터에 근거하여 각 제 2 전극마다 설정되는 각 필드의 발광 기간 동안 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는지 여부를 판정하는 것을 포함하는 표시 장치의 구동 방법.
  20. 제 18 항에 있어서,
    각 필드를 복수의 서브필드로 시간적으로 분할함과 동시에 각 서브필드 내에 발광 기간을 설정하는 단계를 더 포함하고,
    주기적으로 인가하는 상기 단계는, 각 제 2 전극마다 설정되는 각 서브필드의 발광 기간 동안 해당 제 2 전극에 접속되는 복수의 방전 셀 중 모든 방전 셀 또는 소정수 이상의 방전 셀이 발광하지 않는 경우에, 해당 발광 기간 동안 해당 제 2 전극에 상기 제 2 펄스 전압 대신 상기 제 1 펄스 전압과 동일한 위상을 갖는 펄스전압을 주기적으로 인가하는 것을 포함하는 표시 장치의 구동 방법.
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