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KR100349350B1 - 반도체장치의 소자격리방법 - Google Patents

반도체장치의 소자격리방법 Download PDF

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KR100349350B1
KR100349350B1 KR1020000055405A KR20000055405A KR100349350B1 KR 100349350 B1 KR100349350 B1 KR 100349350B1 KR 1020000055405 A KR1020000055405 A KR 1020000055405A KR 20000055405 A KR20000055405 A KR 20000055405A KR 100349350 B1 KR100349350 B1 KR 100349350B1
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KR
South Korea
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trench
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forming
photoresist
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김동훈
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, STI(shallow trench isolation)공정시 소자활성영역을 정의하는 패드질화막의 패턴을 중앙부위가 오목하고 가장자리가 볼록한 요철형태로 형성하여 필드절연막 표면의 단차를 감소시켜 이후 필드절연막 평탄화를 위한 화학기계적연마시 소자활성영역 모서리부의 과도식각을 방지하고 균일한 표면을 갖는 필드절연막을 형성하도록 한 화학기계적연마를 이용한 반도체장치의 필드절연막 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 소자격리방법은 반도체 기판상에 소자활성영역을 덮으며 중앙부위보다 가장자리부가 두꺼운 형태의 하드마스크를 형성하는 제 1 단계와, 상기 하드마스크로 보호되지 않는 노출된 상기 기판을 소정 깊이로 제거하여 소자격리영역을 정의하는 트렌치를 형성하는 제 2 단계와, 상기 트렌치를 충분히 매립하는 두께의 절연물질층을 상기 하드마스크를 포함하는 상기 기판상에 형성하는 제 3 단계와, 상기 하드마스크의 중앙부위가 노출되도록 상기 절연물질층에 화학기계적연마를 실시하여 상기 트렌치에만 상기 절연물질층을 잔류시키는 제 4 단계와, 상기 하드마스크를 제거하는 제 5 단계를 포함하여 이루어진다.

Description

반도체장치의 소자격리방법{Method for isolating semiconductor devices}
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, STI(shallow trench isolation)공정시 소자활성영역을 정의하는 패드질화막의 패턴을 중앙부위가 오목하고 가장자리가 볼록한 요철형태로 형성하여 필드절연막 표면의 단차를 감소시켜 이후 필드절연막 평탄화를 위한 화학기계적연마시 소자활성영역 모서리부의 과도식각을 방지하고 균일한 표면을 갖는 필드절연막을 형성하도록 한 화학기계적연마를 이용한 반도체장치의 필드절연막 형성방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술은 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘 등의 절연물질을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
반도체장치의 소자격리방법에 적용되는 STI 방법은 소자격리영역을 정의하는 트렌치에 매립되는 절연물질과 활성영역의 단차를 일정하게 유지하여야 한다. 이를 위하여 CMP를 사용하고, 이러한 CMP시 활성영역의 기판을 보호하기 위하여 질화막을 보호막으로 사용한다.
그러나, 소자활성영역이 소자격리영역보다 상대적으로 큰 경우 필드절연막 형성용 절연물질층의 소자격리영역과 소자활성영역에서의 단차가 심화되어 화학기계적연마를 이용하는 평탄화공정시 균일한 평탄화결과를 갖기 곤란하다.
반도체장치 제조공정에서 소자활성영역과 소자격리영역을 정의하는 STI공정에서는 화학기계적연마를 적용하므로 증착된 절연물질층의 표면 단차에 기인한 열악한 평탄도를 개선하기 위하여 특정한 추가층을 형성하고 이를 소정의 형태로 패터닝하기 위한 사진식각공정의 추가실시 등으로 전체적인 공정단계수가 증가하게 된다.
또 다른 방법으로, 소자격리막 형성용 갭-필링(gap-filling) 물질의 증착과 에치백을 반복적으로 실시하는 기술이 있지만, 이러한 기술은 소자활성여역과 소자격리영역간의 단차를 심화시키고, 소자활성영역 모서리부의 과도연마(overpolishing) 발생 및 공정단계의 증가로 제조원가가 상승하게 된다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도이다.
도 1a를 참조하면,s 실리콘으로 이루어진 반도체기판(10) 상에 열산화 방법으로 버퍼산화막(11)을 형성하고, 이 버퍼산화막(11) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(12)을 형성한다. 이때, 버퍼산화막(11)은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성하고, 패드질화막(12)은 실리콘기판 식각방지용으로 형성한다.
그리고, 패드질화막(12)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(12) 표면을 노출시키는 포토레지스트패턴(13)을 형성한다.
도 1b를 참조하면, 포토레지스트패턴(13)으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(10)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막(110)을 개재한 잔류한 패드질화막(120)은 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.
그리고, 포토레지스트패턴에 의하여 보호되지 않는 노출된 반도체기판의 소자격리영역을 소정 깊이로 식각하여 트렌치(T1)를 형성한다. 상기에서 트렌치(T1)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 따라서, 트렌치(T1)가 형성되지 않은 기판(100)의 상부가 소자활성영역이 된다.
그 다음, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 다음, 이물질을 제거하기 위하여 반도체기판(100)에 전세공정을 실시한다.
그리고, 트렌치 매립용 절연물질을 증착하기 전에 트렌치(T1) 형성시 손상받은 기판(100)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치(T1) 표면에 산화막(도시안함)을 형성할 수 있다.
도 1c를 참조하면, 트렌치를 포함하는 노출된 패드질화막(120) 상에 소자격리막이 되는 절연물질층(14)을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 패드질화막(120)의 두께는 약 1000Å이고, 절연물질층(14)은 HDP 산화막(high density plasma oxide)을 증착하여 형성하고, 증착 특성상 HDP 산화막이 증착되는 트렌치의 상부 모서리부위에 증착되는 HDP 산화막의 밀도는 타 부위보다 낮다.
그리고, 절연물질층(14) 상부 표면의 소자격리영역과 소자활성영역에서의 단차(d2)는 CMP등의 후속 평탄화공정 불량을 유발한다.
도 1d를 참조하면, 소자격리막이 될 절연물질층의 밀도(density)를 높히기 위하여 기판(100)에 어닐링을 실시한다.
그리고, 절연물질층에 평탄화공정을 실시하여 절연물질층을 트렌치에만 잔류시키고 동시에 패드질화막(120)의 표면을 노출시킨다. 이때, 평탄화공정은 화학기계적연마(chemical mechanical polishing, CMP)로 진행하며, 이러한 CMP는 패드질화막(120)의 일부 두께도 제거되면서 전체적인 기판의 평탄화를 확보한다. 따라서, CMP된 패드질화막(120)의 두께는 약 700Å 정도가 된다. 만약, CMP가 과도연마되면 소자활성영역에 해당하는 기판(100)부위(E)가 손상될 수 있다.
이후 도시되지는 않았지만, 잔류한 패드질화막을 제거하여 버퍼산화막의 표면을 노출시킨다. 이때, 패드질화막의 제거는 뜨거운(hot) H3PO4를 사용하여 제거하고, 이러한 식각시 트렌치에 잔류한 절연물질층(140)의 일부도 소정 두께로 제거되어 노출된 버퍼산화막(110)의 표면과 잔류한 절연물질층(140)의 표면의 단차가 일부 감소한다.
그리고, 버퍼산화막을 불산(HF) 용액을 사용한 습식식각으로 제거하여 소자활성영역의 표면을 노출시킨다. 이때, 산화막으로 이루어진 평탄화된 절연물질층의 상부 모서리 부위의 밀도가 타 부위보다 낮으므로 평탄화된 절연물질층(140)에 의하여 정의되는 소자격리영역과 소자활성영역의 경계 부위의 절연물질층 일부가 제거되어 홈(groove, M)을 형성한다.
그리고, 활성영역의 문턱전압을 조절하기 위한 이온주입 버퍼막으로 사용하기 위하여 노출된 기판(100)의 활성영역에 산화막(도시안함)을 열산화공정으로 성장시켜 형성한다.
그리고, 기판의 전면에 적절한 도전형의 불순물 이온으로 문턱전압 조절용 이온주입을 실시하여 활성영역의 문턱전압을 조절한다.
그 다음 참조하면, 게이트 등을 포함하는 반도체소자를 형성하기 위하여 이온주입 버퍼막으로 사용된 산화막을 습식식각으로 제거한다.
따라서, 평탄화되어 잔류한 절연물질층으로 이루어진 소자격리막 완성되어 소자격리영역과 활성영역이 격리된다.
이후, 도시되지는 않았지만 도핑된 폴리실리콘 등의 도전층을 기판상에 형성한 후 패터닝하여 게이트 등의 소자를 제조한다.
그러나, 상술한 종래의 반도체장치의 소자격리방법은 소자활성영역이 소자격리영역보다 상대적으로 큰 경우 필드절연막 형성용 절연물질층의 소자격리영역과 소자활성영역에서의 단차가 심화되어 화학기계적연마를 이용하는 평탄화공정시 균일한 평탄화결과를 갖기 곤란하고, 패드질화막의 두께가 균일하므로 패드질화막에 대한 과도연마시 소자활성영역의 기판 모서리 부위가 손상될 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 STI(shallow trench isolation)공정시 소자활성영역을 정의하는 패드질화막의 패턴을 중앙부위가 오목하고 가장자리가 볼록한 요철형태로 형성하여 필드절연막 표면의 단차를 감소시켜 이후 필드절연막 평탄화를 위한 화학기계적연마시 소자활성영역 모서리부의 과도식각을 방지하고 균일한 표면을 갖는 필드절연막을 형성하도록 한 화학기계적연마를 이용한 반도체장치의 필드절연막 형성방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체 기판상에 소자활성영역을 덮으며 중앙부위보다 가장자리부가 두꺼운 형태의 하드마스크를 형성하는 제 1 단계와, 상기 하드마스크로 보호되지 않는 노출된 상기 기판을 소정 깊이로 제거하여 소자격리영역을 정의하는 트렌치를 형성하는 제 2 단계와, 상기 트렌치를 충분히 매립하는 두께의 절연물질층을 상기 하드마스크를 포함하는 상기 기판상에 형성하는 제 3 단계와, 상기 하드마스크의 중앙부위가 노출되도록 상기 절연물질층에 화학기계적연마를 실시하여 상기 트렌치에만 상기 절연물질층을 잔류시키는 제 4 단계와, 상기 하드마스크를 제거하는 제 5 단계를 포함하여 이루어진다.
바람직하게는, 상기 제 1 단계는, 상기 기판상에 버퍼층과 패드층을 차례로 형성하는 단계와, 상기 패드층상에 상기 소자활성영역만을 덮되 중앙부위보다 가장자리부가 두꺼운 형태의 포토레지스트패턴을 형성하는 단계와, 상기 포토레지스트패턴으로 보호되지 않는 부위의 상기 패드층을 이방성식각으로 제거하며 상기 버퍼층을 노출시키는 단계와, 상기 포토레지스트패턴을 제거하는 단계를 더 포함하여 이루어지고, 상기 포토레지스트패턴을 형성하는 단계는, 상기 패드층상에 포토레지스트를 도포하는 단계와, 상기 소자격리영역은 완전히 투광시키고 상기 소자활성영역의 가장자리부위는 차광시키며 상기 소자활성영역의 중앙부위는 불완전 투광시키는 노광마스크를 이용하여 상기 포토레지스트를 노광시키는 단계와, 노광된 상기 포토레지스트를 현상시키는 단계를 더 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
본 발명은 소자격리막에 의하여 소자활성영역을 정의하는 STI공정시 CMP(chemical mechanical polishing)을 이용하여 갭-필링(gap filling) 절연물질층을 연마하여 패드질화막의 표면을 노출시켜 평탄화시킬 경우, 싸이즈가 큰 소자활성영역의 상부를 덮고 있는 패드질화막의 단면패턴을 중앙부위가 오목하고 가장자리부가 볼록한 요철 형태로 형성하여 실리콘기판 식각방지(etch blocking)용 하드마스크인 패드질화막에 인위적으로 단차를 형성하므로서, 증착되는 절연물질층의 상부 표면 단차를감소시켜 트렌치에 잔류하게되는 소자격리막의 표면 균일도를 향상시키고 동시에 트렌치에 의하여 정의되는 소자활성영역의 모서리부위를 과도연마로부터 보호한다.
이러한, 요철형 패드질화막 패턴은, 기판상에 버퍼산화막을 개재한 질화막을 소정 두께로 형성하고, 질화막상에 포토레지스트를 도포한 후, 소자활성영역에만 포토레지스트를 잔류시키되 소자활성영역의 가장자리는 빛을 완전히 차단시키고 소자활성영역의 중앙부위는 일부 두께만 노광되도록 하는 노광마스크를 이용한 노광 및 현상으로 중앙부위보다 가장자리부의 두께가 큰 포토레지스트패턴을 형성한 다음, 비등방성식각으로 패드질화막을 식각하여 상기한 패드질화막 패턴을 형성한다. 즉, 노광마스크를 선택적으로 빛을 통과시킬 수 있도록 투과율을 상이하게 갖도록 형성하여 포토레지스트패턴의 단면 프로파일을 요철형으로 만들고, 다시 이를 이용하여 패드질화막을 식각하여 역시 요철형 단면 프로파일을 갖는 패드질화막 패턴을 제작하는 것이다.
따라서, 본 발명에서는 소자활성영역과 소자격리영역간의 갭-필링용 절연물질의 상부 표면 단차를 감소시킬 수 있으므로 CMP후 잔류한 절연물질로 이루어진 소자격리막의 균일한 평탄도를 구현할 수 있고, CMP시 소자활성영역 모서리부의 패드질화막 패턴이 타 부위보다 두껍게 형성되어 있으므로 그 하부에 위치한 소자활성영역 기판의 과도연마가 방지된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 실리콘으로 이루어진 반도체기판(20) 상에 열산화 방법으로 버퍼산화막(21)을 형성하고, 이 버퍼산화막(21) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(22)을 형성한다. 이때, 버퍼산화막(21)은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성하며, 열산화방법과 화학기상증착방법을 함께 사용하여 형성할 수 있다. 또한, 패드질화막(22)은 이후 소자격리막이되는 절연물질층에 대한 CMP시 식각방지(etch blocking)용으로 사용된다.
그리고, 패드질화막(22)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크(24)를 사용하는 노광을 실시하여 도포된 포토레지스트의 소정부분을 선택적으로 노광시킨다. 이때, 노광마스크(24)는 석영 등의 투명물질로 이루어져 광을 완전히 투과시키는 제 1 마스크(240)와, 소자활성영역을 정의하되 제 1 마스크(240)의 소정 부위에 부착되어 광을 일부만 투과시키도록 투과율이 조절된 제 2 마스크(241)와 상기 제 2 마스크(241)의 가장자리를 덮도록 형성된 완전차광용 제 3 마스크(242)로 이루어진다. 즉, 노광시 제 1 마스크(240)는 완전노광영역(W)을 정의하며, 제 3 마스크(242)는 차광영역(N)을 정의하고, 제 2 마스크(241)는 불완전 투광영역(H)을 정의하게 된다.
따라서, 이러한 노광마스크(24)를 이용하여 포토레지스트(23)를 노광시킨 결과, 완전 노광된 제 1 포토레지스트(232, 231)와 노광되지 않은 제 2 포토레지스트(230)로 구분된다.
즉, 완전 노광된 제 1 포토레지스트(231,232)는 이후 현상과정에서 제거되지만 노광되지 않은 제 2 포토레지스트는 그대로 패드질화막(22)상에 잔류하여 소자활성영역 부위를 정의하게 된다.
그러나, 노광마스크(24)의 소자활성영역 중앙부위의 투과율이 낮으므로 소자활성영역역에 잔류하는 포토레지스트는 노광되지 않은 제 2 포토레지스트(230)가 하부에 위치하고 그 위에 노광된 제 1 포토레지스트(231)가 위치하게 된다.
도 2b를 참조하면, 노광된 포토레지스트에 현상공정을 실시하여 노광된 제 1 포토레지스트를 제거하고 노광되지 않은 제 2 포토레지스트(230)만 패드질화막(22) 상에 잔류시킨다.
따라서, 잔류한 제 2 포토레지스트(230)의 단면 프로파일은 중앙부위는 오목하고 가장자리부는 볼록한 형태의 요철형태를 갖는다.
도 2c를 참조하면, 제 2 포토레지스트를 식각마스크로 이용하는 건식식각 등의 비등방성식각을 노출된 패드질화막에 실시하여 제 2 포토레지스트(233)로 보호되지 않는 부위의 질화막을 제거하여 잔류한 패드질화막으로 이루어진 패드질화막 패턴(220)을 형성한다. 이때, 버퍼산화막(21)을 식각정지층으로 이용한다.
식각결과, 제 2 포토레지스트의 주앙부위가 가장자리보다 얇으므로 식각시 제 2 포토레지스트의 일부도 제거되어 소자활성영역을 덮고 있는 패드질화막의 일부도 식각되어 패드질화막 패턴(20)의 단면 프로파일도 요철형태가 되고 제 2 포토레지스트(233)의 중앙부분은 완전히 제거된다.
도 2d를 참조하면, 잔류한 제 2 포토레지스트를 제거하여 소자활성영역을 정의하는 패드질화막 패턴(220)의 상부 표면을 완전히 노출시킨다. 이때, 제 2 포토레지스트는 식각마스크의 일부로 이용하고 트렌치 형성 후 제거할 수 있다.
그리고, 패드질화막 패턴(220)에 의하여 보호되지 않는 노출된 반도체기판의 소자격리영역을 소정 깊이로 식각하여 소자격리영역이 되는 트렌치를 형성한다. 상기에서 트렌치를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 버퍼산화막과 기판을 이방성 식각하여 형성한다. 따라서, 트렌치가 형성되지 않고 패드질화막 패턴(220) 하부에 해당하는 기판(200) 부위가 소자활성영역이 된다.
그리고, 트렌치 매립용 절연물질을 증착하기 전에 트렌치(T2) 형성시 손상받은 기판(200)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치 표면에 산화막(도시안함)을 형성할 수 있다.
도 2e를 참조하면, 트렌치를 포함하는 노출된 패드질화막(220) 상에 소자격리막이 되는 절연물질층(25)을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 절연물질층(25)은 HDP 산화막(high density plasma oxide) 등을 증착하여 형성한다.
이때, 절연물질층(25)의 상부 표면은 소자활성영역과 소자격리영역에서 서로 다른 단차를 갖게 된다. 즉, 소자격리영역에서는 'd2'의 단차를 갖지만, 소자활성영역에서는 'd1'의 단차를 갖게 되는데, 이는 패드질화막 패턴(220)의 요철형태에 기인한다. 따라서, 소자활성영역의 패드질화막 패턴(220) 상부의 요부 상부에 위치한 절연물질층(25)의 요부(B)는 CMP시 소자격리영역과의 단차에 기인하는 평탄도 저하를 방지하는 역할을 하게 된다.
도면부호 'P'는 이후 CMP 진행시 연마되어 제거될 두께를 나타낸다.
그리고, 소자격리막이 될 절연물질층(25)의 밀도(density)를 높히기 위하여 기판(200)에 어닐링 등으로 덴시피케이션을 실시할 수 있다.
도 2f를 참조하면, 절연물질층에 평탄화공정을 실시하여 절연물질층을 트렌치에만 잔류시키고 동시에 패드질화막 패턴(211)의 표면을 노출시킨다. 이때, 평탄화공정은 화학기계적연마(chemical mechanical polishing, CMP)로 진행하며, 이러한 CMP는 패드질화막 패턴의 일부 두께도 제거되면서 전체적인 기판의 평탄화를 확보한다. 이때, CMP가 과도연마되어도 소자활성영역의 모서리에 해당하는 기판(200)부위(E)에 패드질화막 패턴이 두껍게 형성되어 있으므로 과도연마로부터 보호되어 소자의 신뢰성을 개선한다.
이후 도시되지는 않았지만, 잔류한 패드질화막 패턴을 제거하여 버퍼산화막의 표면을 노출시킨다. 이때, 패드질화막 패턴의 제거는 뜨거운(hot) H3PO4를 사용하여 제거한다.
그리고, 버퍼산화막을 불산(HF) 용액을 사용한 습식식각으로 제거하여 소자활성영역의 표면을 노출시킨다.
그리고, 활성영역의 문턱전압을 조절하기 위한 이온주입 버퍼막으로 사용하기 위하여 노출된 기판(200)의 활성영역에 산화막(도시안함)을 열산화공정으로 성장시켜 형성한 후, 기판의 전면에 적절한 도전형의 불순물 이온으로 문턱전압 조절용 이온주입을 실시하여 활성영역의 문턱전압을 조절한다.
그 다음 참조하면, 게이트 등을 포함하는 반도체소자를 형성하기 위하여 이온주입 버퍼막으로 사용된 산화막을 습식식각으로 제거한다.
따라서, 평탄화되어 잔류한 절연물질층으로 이루어진 소자격리막 완성되어 소자격리영역과 활성영역이 격리된다.
이후, 도시되지는 않았지만 도핑된 폴리실리콘 등의 도전층을 기판상에 형성한 후 패터닝하여 게이트 등의 소자를 제조한다.
따라서, 본 발명은 소자활성영역과 소자격리영역간의 갭-필링용 절연물질의 상부 표면 단차를 감소시킬 수 있으므로 CMP후 잔류한 절연물질로 이루어진 소자격리막의 균일한 평탄도를 구현할 수 있고, CMP시 소자활성영역 모서리부의 패드질화막 패턴이 타 부위보다 두껍게 형성되어 있으므로 그 하부에 위치한 소자활성영역 기판의 과도연마가 방지하는 장점이 있다.

Claims (5)

  1. 반도체 기판상에 소자활성영역을 덮으며 중앙부위보다 가장자리부가 두꺼운 형태의 하드마스크를 형성하는 제 1 단계와,
    상기 하드마스크로 보호되지 않는 노출된 상기 기판을 소정 깊이로 제거하여 소자격리영역을 정의하는 트렌치를 형성하는 제 2 단계와,
    상기 트렌치를 충분히 매립하는 두께의 절연물질층을 상기 하드마스크를 포함하는 상기 기판상에 형성하는 제 3 단계와,
    상기 하드마스크의 중앙부위가 노출되도록 상기 절연물질층에 화학기계적연마를 실시하여 상기 트렌치에만 상기 절연물질층을 잔류시키는 제 4 단계와,
    상기 하드마스크를 제거하는 제 5 단계로 이루어진 반도체장치의 소자격리방법.
  2. 청구항 1에 있어서,
    상기 제 1 단계는,
    상기 기판상에 버퍼층과 패드층을 차례로 형성하는 단계와,
    상기 패드층상에 상기 소자활성영역만을 덮되 중앙부위보다 가장자리부가 두꺼운 형태의 포토레지스트패턴을 형성하는 단계와,
    상기 포토레지스트패턴으로 보호되지 않는 부위의 상기 패드층을 이방성식각으로 제거하며 상기 버퍼층을 노출시키는 단계와,
    상기 포토레지스트패턴을 제거하는 단계를 더 포함하여 이루어진 것이 반도체장치의 소자격리방법.
  3. 청구항 2에 있어서,
    상기 버퍼층은 산화막으로 형성하고 상기 패드층은 질화막으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
  4. 청구항 2에 있어서,
    상기 포토레지스트패턴을 형성하는 단계는,
    상기 패드층상에 포토레지스트를 도포하는 단계와,
    상기 소자격리영역은 완전히 투광시키고 상기 소자활성영역의 가장자리부위는 차광시키며 상기 소자활성영역의 중앙부위는 불완전 투광시키는 노광마스크를 이용하여 상기 포토레지스트를 노광시키는 단계와,
    노광된 상기 포토레지스트를 현상시키는 단계로 이루어진 것이 특징인 반도체장치의 소자격리방법.
  5. 청구항 1에 있어서,
    상기 소자활성영역이 상기 소자격리영역보다 크도록 형성하는 것이 특징인 반도체장치의 소자격리방법.
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