KR100325466B1 - 칩 사이즈 패키지 및 그의 제조방법 - Google Patents
칩 사이즈 패키지 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100325466B1 KR100325466B1 KR1019990009510A KR19990009510A KR100325466B1 KR 100325466 B1 KR100325466 B1 KR 100325466B1 KR 1019990009510 A KR1019990009510 A KR 1019990009510A KR 19990009510 A KR19990009510 A KR 19990009510A KR 100325466 B1 KR100325466 B1 KR 100325466B1
- Authority
- KR
- South Korea
- Prior art keywords
- gold
- nickel
- copper
- tin
- insulating film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 17
- 229910052751 metal Inorganic materials 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 84
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 42
- 239000010931 gold Substances 0.000 claims description 42
- 229910052759 nickel Inorganic materials 0.000 claims description 42
- 229910052737 gold Inorganic materials 0.000 claims description 41
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 36
- 229910052802 copper Inorganic materials 0.000 claims description 36
- 239000010949 copper Substances 0.000 claims description 36
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 23
- 239000011135 tin Substances 0.000 claims description 23
- 229910052718 tin Inorganic materials 0.000 claims description 23
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 12
- 229910017052 cobalt Inorganic materials 0.000 claims description 12
- 239000010941 cobalt Substances 0.000 claims description 12
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 12
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 239000000956 alloy Substances 0.000 claims description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 6
- 229910052804 chromium Inorganic materials 0.000 claims description 5
- 239000011651 chromium Substances 0.000 claims description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 3
- 239000011133 lead Substances 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000007747 plating Methods 0.000 claims 3
- 229910000679 solder Inorganic materials 0.000 abstract description 16
- 239000000463 material Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 칩 사이즈 패키지 및 그의 제조 방법을 개시한다. 개시된 본 발명은, 웨이퍼에 복수개의 반도체 칩이 패드가 상부를 향하게 구성된다. 제 1 절연막이 각 반도체 칩의 패드만이 노출되도록 웨이퍼 전체 표면에 형성되고, 제 1 절연막의 표면에는 돌출부가 형성된다. 돌출부와 패드를 전기적으로 연결하는 금속 패턴이 제 1 절연막상에 소정의 패턴대로 증착된다. 돌출부상에 증착된 금속 패턴이 노출되도록 제 2 절연막이 전체 구조 상부에 형성되어서, 제 2 절연막에서 노출된 금속 패턴 부분이 직접 기판에 실장되어서, 솔더 볼 사용으로 인한 각종 문제점이 근원적으로 해소된다.
Description
본 발명은 칩 사이즈 패키지 및 그의 제조 방법에 관한 것이다.
반도체 패키지는 소형화, 고속화, 고기능화라는 전자 기기의 요구에 대응하기 위해, 새로운 형태가 계속해서 개발되어 종류가 다양해 지고 있다. 거기에 전자기기의 용도에 대응하여 반도체 패키지의 적절한 사용이 중요하게 되었다. 메모리 반도체 제품에 있어서는 패키지의 소형, 박형화가 중요한 과제이며, 메모리로서는 대용량의 반도체 칩을 고밀도로 패키징하고 싶다는 요구가 강하다. 이러한 관점에서 1.0 mm 두께를 갖는 TSOP(thin small outlead package)와 같은 패키지가 개발되었다.
그러나, 기존의 패키지는 그 크기가 너무 크기 때문에, 최근에는 경박단소의 추세에 따라 반도체 칩 정도의 크기를 갖는 칩 사이즈 패키지가 개발되었다.
칩 사이즈 패키지는 패키지의 크기를 칩의 크기로 설정할 수 있다는 장점이 있기 때문에, 경박단소화되는 패키지 경향에 따라 연구가 계속되고 있는 추세이다. 이러한 칩 사이즈 패키지는 휘어지지 않는 강체의 기판을 이용하거나, 또는 패턴 테이프를 이용하는 방식 등이 있다.
상기 방식들 중에서 기판을 이용한 방식은, 기판 제작이 매우 난해하기 때문에, 패턴 테이프를 이용하는 방식이 최근에 주로 제시되고 있다. 패턴 테이프는 패터닝된 금속 라인을 갖는 테이프로서, 이러한 패턴 테이프를 이용한 종래의 칩 사이즈 패키지의 구조가 도 1에 도시되어 있고, 이를 제조 방법 순서대로 설명하면 다음과 같다.
먼저, 복수개의 반도체 칩(1)이 구성된 웨이퍼 표면에 제 1 절연층(2)을 코팅한다. 이어서, 반도체 칩(1)의 패드(1a) 상부에 있는 제 1 절연층(2) 부분을 식각하여 패드(1a)를 노출시킨다. 노출된 패드(1a)에 일단이 연결되는 금속 패턴(3)을 제 2 절연층(2) 표면에 소정의 패턴으로 형성한 후, 전체 표면상에 제 2절연층(4)을 형성한다. 그런 다음, 금속 패턴(3)의 타단, 즉 기판에 실장될 솔더 볼이 마운트되는 볼 랜드가 노출되도록 해당 제 2 절연층(4) 부분을 식각한 후, 솔더 볼(5)을 노출된 볼 랜드에 마운트한다. 마지막으로, 웨이퍼를 절단하여 개개의 칩으로 분리하므로써, 패키지를 완성한다.
그런데, 종래의 칩 사이즈 패캐지에는 기판과의 전기적 연결을 위해 솔더 볼이 사용되는데, 솔더 볼을 기판에 실장할 때, 솔더 볼과 패키지의 금속 볼 랜드 또는 기판의 금속 볼 랜드간의 계면에서 크랙이 발생하여 저항이 증가되고 심할 경우에는 오픈 현상이 발생되는 문제점이 있었다.
또한, 패키지가 완성되면, 전기적 특성 테스트인 번-인(burn-in) 테스트 등과 같은 패키지의 특성 및 신뢰성과 관련된 테스트를 하게 되는데, 종래에는 개별 패키지 상태에서만 테스트 실시가 가능하였다. 그 이유는, 웨이퍼 상태에서 테스트할 경우에는 솔더 볼이 데미지를 받거나 하는 등의 문제가 있어서, 웨이퍼 상태에서는 테스트 실시가 불가능하다는 문제점도 있었다.
그리고, 솔더 볼은 리플로우(reflow) 공정에 의해 형성되는데, 리플로우 공정상 볼 랜드와 솔더 볼간의 접착력이 약하다는 문제가 계속 존재하였고, 특히 각 솔더 볼의 높이가 일정하지 않아서 실장 신뢰성에 문제가 있었다.
따라서, 본 발명은 종래의 칩 사이즈 패키지 및 그의 제조 방법이 안고 있는 제반 문제점들을 해소하기 위해 안출된 것으로서, 솔더 볼 사용을 배제하므로써, 계면에서의 크랙 발생을 원천적으로 방지하고, 웨이퍼 상태에서 각종 테스트를 실시할 수가 있으며, 또한 기판과의 접착력이 강화되고 일정한 높이에서 기판과 실장될 수 있는 칩 사이즈 패키지 및 그의 제조 방법을 제공하는데 목적이 있다.
도 1은 종래의 칩 사이즈 패키지를 나타낸 단면도
도 2는 본 발명에 따른 칩 사이즈 패키지를 나타낸 단면도
도 3 내지 도 7은 본 발명에 따른 칩 사이즈 패키지를 제조 공정 순서대로 나타낸 단면도
- 도면의 주요 부분에 대한 부호의 설명 -
10 ; 반도체 칩 11 ; 패드
20 ; 제 1 절연막 21 ; 비아홀
22 ; 돌출부 30 ; 금속 패턴
32 ; 금속 패턴 랜드 40 ; 제 2 절연막
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 칩 사이즈 패키지의 구조는 복수개의 반도체 칩 및 반도체칩 패드가 형성된 웨이퍼; 웨이퍼 상에 표면이 편평한 평탄면을 갖는 다수개의 돌출부를 가지며, 반도체칩 패드를 노출시키도록 형성된 제 1 절연막; 제 1절연막 상에 돌출부와 노출된 반도체칩 패드를 전기적으로 연결시키며, 기판의 볼랜드에 실장되는 금속패턴; 및 제 1절연막 상에 돌출부 상의 금속패턴만이 노출되도록 형성된 제 2 절연막을 포함한 것을 특징으로 하며, 상기 구조를 갖는 본 발명의 칩 사이즈 패키지의 제조방법은 복수개의 반도체 칩 및 반도체칩 패드가 형성된 웨이퍼를 준비하는 단계; 웨이퍼 상에 표면이 편평한 평탄면을 갖는 다수개의 돌출부를 가지며, 반도체칩 패드를 노출시키도록 제 1 절연막을 형성하는 단계; 제 1절연막 상에 돌출부와 노출된 반도체칩 패드를 전기적으로 연결시키며, 기판의 볼랜드에 실장되도록 금속패턴을 형성하는 단계; 및 제 1절연막 상에 돌출부 상의 금속패턴만이 노출되도록 제 2 절연막을 형성하는 단계를 포함한 것을 특징으로 한다.상기와 같은 구조로 이루어진 칩 사이즈 패키지를 제조하는 방법은 다음과 같다.
패드가 상부를 향하게 배치된 복수개의 반도체 칩을 갖는 웨이퍼 표면에 제 1 절연막을 코팅한다. 제 1 절연막을 식각하여 기판에 실장되는 부분인 돌출부를 형성하고, 패드 상부에 있는 제 1 절연막 부분을 식각하여 패드를 노출시킨다. 돌출부와 패드를 전기적으로 연결하는 금속 패턴을 제 1 절연막 표면에 증착한다. 기판에 실장되는 돌출부상에 증착된 금속 패턴 부분만이 노출되도록 전체 구조상에 제 2 절연막을 코팅한다. 웨이퍼를 절단하여 개개의 칩으로 분리한다.
상기된 본 발명의 구성에 의하면, 제 1 절연막에 제 2 절연막에서 노출되는돌출부가 형성되고, 금속 패턴이 돌출부상에 증착되어 솔더 볼에 의하지 않고 직접 기판에 실장되므로써, 솔더 볼 사용으로 인한 각종 문제점이 해소된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
도 2는 본 발명에 따른 칩 사이즈 패키지를 나타낸 단면도이고, 도 3 내지 도 7은 본 발명에 따른 칩 사이즈 패키지를 제조 공정 순서대로 나타낸 단면도이다.
먼저, 본 발명에 따른 칩 사이즈 패키지의 구조를 설명하면 다음과 같다. 도 2에 도시된 바와 같이, 웨이퍼에는 복수개의 반도체 칩(10)이 구성되는데, 반도체 칩(10)의 패드(11)는 상부를 향하게 배치된다.
돌출부(22)와 개구부(21)를 갖는 제 1 절연막(20)이 반도체 칩(10)의 표면에 코팅된다. 특히, 개구부(21)는 패드(11) 상부에 배치되어, 패드(11)는 개구부(21)를 통해 외부로 노출된다. 한편, 개구부(21)는 이후에 상술할 제조 공정에서 언급되겠지만, 제 1 절연막(20)을 부분식각하여 형성되는 일종의 비아홀이다. 또한, 기판에 실장되는 부분인 돌출부(22)는 본 실시예에서는 그의 종단면 형상이 사다리꼴로서, 이를 입체적으로 표현하면 상부면이 원형인 원뿔대 형상이 된다. 돌출부(22)는 본 실시예와 같이 원뿔대 형상으로 한정되는 것은 아니다. 다른 예로서, 상부면이 직사각형인 사각뿔대나 상하면 모두가 동일 직경의 원형인 원통형으로 형성할 수도 있는데, 다만 편평한 기판의 볼 랜드에 돌출부(22)의 상부면이 접촉되어야 하므로, 접촉력 강화를 위한 접촉면 확장을 위해 돌출부(22)의 상부면은 기판의 볼 랜드와 마찬가지로 편평한 평탄화면이 되는 것이 바람직하다.
노출된 패드(11)와 돌출부(22) 사이를 전기적으로 연결하는 금속 패턴(30)이 제 1 절연막(20) 표면에 증착된다. 즉, 금속 패턴(30)의 일단(31)은 패드(11)에 연결되고, 중간은 제 1 절연막(20) 부분상에 위치하게 되며, 타단(32)은 돌출부(22)상에 위치하게 된다. 여기서, 돌출부(22)상에 위치한 금속 패턴(30)의 타단(32)이 기판의 볼 랜드에 실장되는 금속 패턴 랜드가 된다.
각 돌출부(22) 사이 부분에 제 2 절연막(40)이 코팅되어서, 돌출부(22)상에 증착된 금속 패턴(30), 즉 금속 패턴 랜드(32)만을 제외한 나머지 전체 부분이 외부와 절연된다. 제 2 절연막(40)에서 노출된 금속 패턴 랜드(32)가 솔더 볼 없이 기판의 볼 랜드에 직접 실장된다.
상기와 같은 구조를 갖는 칩 사이즈 패키지를 제조하는 방법을 도 3 내지 도 7을 참고로 하여 상세히 설명한다.
먼저, 도 3에 도시된 바와 같이, 복수개의 반도체 칩(10)이 구성되고 그의 패드(11)가 상부를 향하게 배치된 웨이퍼 전체 표면에 제 1 절연막(20)을 코팅한다. 제 1 절연막(20)의 재질로는 에폭시 계열이나 폴리이미드 계열의 수지를 사용한다.
이어서, 제 1 절연막(20)을 소정 두께 정도만 부분식각하여, 도 4와 같이 패드(11) 상부가 아닌 위치에 돌출부(22)를 형성한다. 돌출부(22)는 상기된 방법 이외에도 다른 방법으로 형성할 수도 있다. 한 예로, 웨이퍼 표면에 일정 두께로 절연막을 형성하고, 이 절연막을 먼저 경화시킨다. 그런 다음, 경화된 절연막상에 재차 절연막을 형성하고, 상부의 절연막을 하부 절연막이 노출되도록 부분 식각하여돌출부를 형성할 수도 있다.
상기된 방법들중 어느 방법을 사용하던간에, 돌출부(22)는 원뿔대나 사각뿔대 또는 원통형으로 형성한다. 따라서, 돌출부(22)의 상부면은 원형이나 직사각형인 평탄면이 되는데, 평탄화를 위해 돌출부(22)를 화학기계적 연마법으로 연마할 수도 있다. 그런 다음, 패드(11) 상부에 있는 제 1 절연막(20) 부분 전체를 식각하여 완전제거하므로써, 도 5와 같이 비아홀(21)을 형성하고, 이 비아홀(21)을 통해 패드(11)를 외부로 노출시킨다.
이어서, 도 6과 같이 노출된 패드(11)와 돌출부(22)를 전기적으로 연결하는 금속 패턴(30)을 제 1 절연막(20)상에 증착한다. 즉, 일단(31)이 패드(11) 전체 표면을 덮고, 타단(32)은 돌출부(22) 전면을 덮도록 금속 패턴(30)을 증착한다. 따라서, 금속 패턴(30)의 타단, 즉 기판에 직접 실장되는 금속 패턴 랜드(32)의 표면은 돌출부(22)와 같이 평탄면이 된다. 금속 패턴(30)의 재질로는 금, 은, 니켈, 인듐, 주석 중 하나가 사용될 수 있다.
또한, 패드(11)와 금속 패턴(30)의 일단(31)과의 전기적 접속력 강화를 위해서, 패드(11) 표면에 구리/니켈/금, 구리/니켈/금/크롬, 구리/니켈/금/코발트, 구리/니켈/금/주석, 구리/니켈/크롬/금/주석, 또는 구리/니켈/코발트/금/주석 중의 하나의 합금층을 도금하는 것이 바람직하다.
그런 다음, 도 7과 같이 전체 구조 상부에 돌출부(22)보다 높은 두께로 제 2 절연막(40)을 코팅한다. 제 2 절연막(40)의 재질도 제 1 절연막(20)과 마찬가지로 에폭시 계열이나 폴리이미드 계열의 수지이다. 이어서, 돌출부(22)의 절반 정도가노출되도록 제 2 절연막(40)을 소정 두께만큼 식각하면, 금속 패턴 랜드(32)가 제 2 절연막(40)에서 노출된 도 2와 같은 본 발명에 따른 칩 사이즈 패키지가 완성된다. 즉, 노출된 금속 패턴 랜드(32)를 기판의 볼 랜드에 직접 실장하면 된다. 특히, 금속 패턴 랜드(32)는 제 1 절연막(20)의 돌출부(22)상에 증착된 상태이므로, 기판과의 접속 신뢰성이 솔더 볼을 사용하던 종래보다 대폭 강화된다.
여기서, 제 2 절연막(40)에서 노출되는 돌출부(22)의 높이는 실장 신뢰성을 감안하여 150 내지 700 ㎛ 정도인 것이 바람직하다. 또한, 기판의 볼 랜드와의 접속 신뢰성 향상을 위해, 금속 패턴 랜드(32) 표면에 주석, 납, 팔라듐, 니켈, 금 중의 하나 또는 2종 이상의 합금으로 이루어진 금속층이나 구리/니켈/금, 구리/니켈/금/크롬, 구리/니켈/금/코발트, 구리/니켈/금/주석, 구리/니켈/크롬/금/주석, 또는 구리/니켈/코발트/금/주석 중 하나의 합금층을 도금하는 것이 바람직하다.
마지막으로, 웨이퍼를 절단하여 개개의 반도체 칩으로 분리하여, 개별 패키지를 완성한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 절연막에서 금속 패턴이 노출되도록 하고, 이 노출된 금속 패턴 랜드를 볼 랜드 없이 기판의 볼 랜드에 직접 실장하게 되므로써, 볼 랜드 사용으로 인한 각종 문제점이 근원적으로 해결된다. 즉, 볼 랜드의 각 계면에서 발생하는 크랙 현상이 방지되고, 웨이퍼 상태에서 각종 테스트를 실시하는 것이 가능해진다.
특히, 절연막에 증착된 금속 패턴이 직접 기판에 실장되므로, 솔더 볼을 사용할 때보다 접착력이 대폭 강화되고, 아울러 금속 패턴의 높이를 일정하게 유지시킬 수가 있게 되므로, 실장 신뢰성도 대폭 향상된다.
이와 같이, 본 발명은 돌출부를 갖는 절연막을 이용해서 간단한 구조로 솔더 볼 사용을 배제할 수 있는 획기적으로 진보된 발명인 것이다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (13)
- 복수개의 반도체 칩 및 반도체칩 패드가 형성된 웨이퍼;상기 웨이퍼 상에 표면이 편평한 평탄면을 갖는 다수개의 돌출부를 가지며, 상기 반도체칩 패드를 노출시키도록 형성된제 1 절연막;상기 제 1절연막상에상기 돌출부와 상기 노출된 반도체칩 패드를 전기적으로 연결시키며, 기판의 볼랜드에 실장되는금속패턴; 및상기 제 1절연막 상에상기 돌출부상의상기 금속패턴만이 노출되도록형성된제 2 절연막을 포함하는것을 특징으로 하는 칩 사이즈 패키지.
- 제1항에 있어서, 상기 돌출부는 원뿔대, 사각뿔대, 또는 원통형인 것을 특징으로 하는 칩 사이즈 패키지.
- 제 1 항에 있어서, 상기 제 2 절연막에서 노출되는 돌출부 부분의 높이는 150 내지 700 ㎛인 것을 특징으로 하는 칩 사이즈 패키지.
- 제 1 항에 있어서, 상기 금속 패턴의 재질은 금, 은, 니켈, 인듐, 또는 주석 중의 하나인 것을 특징으로 하는 칩 사이즈 패키지.
- 제 1 항에 있어서, 상기 돌출부상에 증착된 금속 패턴의 표면에 주석, 납, 팔라듐, 니켈, 금 중의 하나 또는 2종 이상의 합금으로 이루어진 금속층이나 구리/니켈/금, 구리/니켈/금/크롬, 구리/니켈/금/코발트, 구리/니켈/금/주석, 구리/니켈/크롬/금/주석 또는 구리/니켈/코발트/금/주석 중의 하나의 합금층이 도금된 것을 특징으로 하는 칩 사이즈 패키지.
- 제 1 항에 있어서, 상기반도체칩패드의 표면에 구리/니켈/금, 구리/니켈/금/크롬, 구리/니켈/금/코발트, 구리/니켈/금/주석, 구리/니켈/크롬/금/주석 또는 구리/니켈/코발트/금/주석 중의 하나의 합금층이 도금된 것을 특징으로 하는 칩 사이즈 패키지.
- 복수개의 반도체 칩 및 반도체칩 패드가 형성된 웨이퍼를 준비하는 단계;상기 웨이퍼 상에 표면이 편평한 평탄면을 갖는 다수개의 돌출부를 가지며, 상기 반도체칩 패드를 노출시키도록 제 1 절연막을 형성하는 단계;상기 제 1절연막상에상기 돌출부와 상기 노출된 반도체칩 패드를 전기적으로 연결시키며, 기판의 볼랜드에 실장되도록금속패턴을형성하는 단계; 및상기 제 1절연막 상에 상기 돌출부 상의 상기금속패턴만이 노출되도록 제 2 절연막을 형성하는단계를 포함한것을 특징으로 하는 칩 사이즈 패키지 제조방법.
- 제 8 항에 있어서, 상기 기판의 볼 랜드와 접촉되는 상기 돌출부의 평탄면을 화학기계적 연마법으로 연마하여 평탄하게 형성하는 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
- 제 9 항에 있어서, 상기 돌출부는 원뿔대, 사각뿔대 또는 원통형으로 형성하는 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
- 제 8 항에 있어서, 상기 돌출부를150 내지 700 ㎛ 높이로 형성하는 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
- 제 8 항에 있어서, 상기 금속 패턴은 금, 은, 니켈, 인듐 또는 주석 중의 하나의 금속으로 증착하는 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
- 제 8 항에 있어서, 상기 돌출부상에 증착된 금속 패턴의 표면에 주석, 납, 팔라듐, 니켈, 금 중의 하나 또는 2종 이상의 합금으로 이루어진 금속층이나 구리/니켈/금, 구리/니켈/금/크롬, 구리/니켈/금/코발트, 구리/니켈/금/주석, 구리/니켈/크롬/금/주석 또는 구리/니켈/코발트/금/주석 중의 어느 하나의 합금층을 도금하는 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
- 제 8 항에 있어서, 상기 패드의 표면에 금속 패턴과의 접속 신뢰성 향상을 위해, 구리/니켈/금, 구리/니켈/금/크롬, 구리/니켈/금/코발트, 구리/니켈/금/주석, 구리/니켈/크롬/금/주석 또는 구리/니켈/코발트/금/주석 중의 어느 하나의 합금층을 도금하는 것을 특징으로 하는 칩 사이즈 패키지 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009510A KR100325466B1 (ko) | 1999-03-20 | 1999-03-20 | 칩 사이즈 패키지 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009510A KR100325466B1 (ko) | 1999-03-20 | 1999-03-20 | 칩 사이즈 패키지 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000060861A KR20000060861A (ko) | 2000-10-16 |
| KR100325466B1 true KR100325466B1 (ko) | 2002-02-21 |
Family
ID=19577158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990009510A KR100325466B1 (ko) | 1999-03-20 | 1999-03-20 | 칩 사이즈 패키지 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100325466B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100726499B1 (ko) * | 1999-09-02 | 2007-06-11 | 쥬키 가부시키가이샤 | 전자 새발뜨기 재봉틀 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997795A (ja) * | 1995-09-29 | 1997-04-08 | Sony Corp | バンプ形成方法 |
| JPH1092865A (ja) * | 1996-09-10 | 1998-04-10 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| KR19980020672A (ko) * | 1996-09-11 | 1998-06-25 | 문정환 | 칩 사이즈 반도체 패키지 및 그 제조 방법 |
| JPH10229159A (ja) * | 1997-02-17 | 1998-08-25 | Seiko Epson Corp | 半導体装置 |
| JPH10284634A (ja) * | 1997-04-03 | 1998-10-23 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
-
1999
- 1999-03-20 KR KR1019990009510A patent/KR100325466B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997795A (ja) * | 1995-09-29 | 1997-04-08 | Sony Corp | バンプ形成方法 |
| JPH1092865A (ja) * | 1996-09-10 | 1998-04-10 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| KR19980020672A (ko) * | 1996-09-11 | 1998-06-25 | 문정환 | 칩 사이즈 반도체 패키지 및 그 제조 방법 |
| JPH10229159A (ja) * | 1997-02-17 | 1998-08-25 | Seiko Epson Corp | 半導体装置 |
| JPH10284634A (ja) * | 1997-04-03 | 1998-10-23 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000060861A (ko) | 2000-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5306224B2 (ja) | コンプライアンスを有するマイクロ電子アセンブリ及びそのための方法 | |
| US7719121B2 (en) | Microelectronic packages and methods therefor | |
| US7911805B2 (en) | Multilayer wiring element having pin interface | |
| KR100268608B1 (ko) | 반도체장치의제조방법및반도체장치 | |
| TWI395274B (zh) | 製造電路基材的方法及製造電子部件封裝結構的方法 | |
| US7608929B2 (en) | Electrical connector structure of circuit board and method for fabricating the same | |
| KR20050038500A (ko) | 3차원 범프 하부 금속층을 갖는 플립 칩 본딩용 반도체칩과 그 실장 구조 | |
| JP2002184934A (ja) | 半導体装置及びその製造方法 | |
| CN101383335B (zh) | 半导体封装基板及其制作方法 | |
| TW201123326A (en) | Method of manufacturing substrate for flip chip and substrate for flip chip manufactured using the same | |
| TWI419284B (zh) | 晶片之凸塊結構及凸塊結構之製造方法 | |
| KR20080045017A (ko) | 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법 | |
| KR100345075B1 (ko) | 칩 사이즈 패키지 | |
| EP1022775A1 (en) | Semiconductor device, mounting structure thereof and method of fabrication thereof | |
| KR100431307B1 (ko) | 캐패시터 내장형 칩 사이즈 패키지 및 그의 제조방법 | |
| JP3788343B2 (ja) | 半導体装置とその製造方法 | |
| KR100325466B1 (ko) | 칩 사이즈 패키지 및 그의 제조방법 | |
| JP2002231765A (ja) | 半導体装置 | |
| US20070267730A1 (en) | Wafer level semiconductor chip packages and methods of making the same | |
| JP3929178B2 (ja) | Ｉｃ実装構造 | |
| CN111128949B (zh) | 一种埋入式转接板及其封装结构的制造方法 | |
| KR20010045916A (ko) | 웨이퍼 레벨 패키지 및 그 제조방법 | |
| KR100426391B1 (ko) | 금속 범프의 제조 방법 | |
| CN107680942B (zh) | 线路载板及其制作方法 | |
| JPH06230036A (ja) | プローブ基板，その製造方法，およびその使用方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19990320 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20001221 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20011128 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20020207 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20020208 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20050120 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060118 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20061211 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080102 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090121 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100126 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110126 Start annual number: 10 End annual number: 10 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |