KR100309815B1 - Structure of split gate type flash EEPROM cell and method of operating the same - Google Patents
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Abstract
Description
본 발명은 플래쉬 EEPROM 셀 및 그 구동 방법에 관한 것으로, 특히 ONO 유전체막의 질화막을 데이터 스토리지(data storage)로 이용하므로써 플래쉬 EEPROM의 구조를 단순화할 수 있는 버추얼 그라운드(virtual ground) 스플리트 게이트형 플래쉬 EEPROM 셀 및 그 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash EEPROM cell and a method of driving the same. In particular, a virtual ground split gate type flash EEPROM capable of simplifying the structure of a flash EEPROM by using a nitride film of an ONO dielectric film as data storage. It relates to a cell and a driving method thereof.
종래의 버추얼 그라운드 스플리트 게이트형 플래쉬 EEPROM 셀을 도 1을 이용하여 설명하면 다음과 같다.A conventional virtual ground split gate type flash EEPROM cell is described with reference to FIG. 1 as follows.
반도체 기판(101) 상부의 선택된 영역에 터널 산화막(102), 플로팅 게이트(103)로 사용되는 제 1 폴리실리콘막, 절연막(104), 콘트롤 게이트(105)로 사용되는 제 2 폴리실리콘막 및 제 1 산화막(106)이 순차적으로 형성되어 플로팅 게이트(103)와 콘트롤 게이트(105)가 적층된 스택 게이트가 형성된다. 불순물 이온 주입 공정에 의해 스택 게이트의 일측부에서 소정 간격 이격된 부분의 반도체 기판(101)상에 소오스 영역(107a)이 형성되고, 스택 게이트의 다른 측부와 일부 중첩되도록 드레인 영역(107b)이 형성된 후 전체 구조 상부에 질화막이 형성된다. 질화막의 선택된 영역을 식각하여 스택 게이트의 일측벽 및 제 1 산화막(106) 상부에서 드레인 영역(107b)이 형성된 반도체 기판(101)이 덮히도록 질화막 스페이서(108)가 형성된다. 소오스 영역(107a)와 스택 게이트 사이의 노출된 반도체 기판(101) 상부에 셀렉트 게이트 산화막(109)이 형성되고, 전체 구조 상부에 제3 폴리실리콘막이 증착된 후 패터닝되어 셀렉트 게이트(110)가 형성된다.The first polysilicon film used as the tunnel oxide film 102, the floating gate 103, the insulating film 104, and the second polysilicon film used as the control gate 105 in the selected region on the semiconductor substrate 101. The first oxide film 106 is sequentially formed to form a stack gate in which the floating gate 103 and the control gate 105 are stacked. The source region 107a is formed on the semiconductor substrate 101 at a portion spaced apart from one side of the stack gate by an impurity ion implantation process, and the drain region 107b is formed to partially overlap the other side of the stack gate. After that, a nitride film is formed on the entire structure. The nitride layer spacer 108 is formed to etch the selected region of the nitride layer to cover the semiconductor substrate 101 having the drain region 107b formed on one side wall of the stack gate and the first oxide layer 106. A select gate oxide layer 109 is formed on the exposed semiconductor substrate 101 between the source region 107a and the stack gate, and a third polysilicon layer is deposited on the entire structure and then patterned to form the select gate 110. do.
이러한 방법으로 형성되는 고밀도(high density) 버추얼 그라운드 스플리트 게이트형 플래쉬 EEPROM 셀은 3층의 폴리실리콘막과 2층의 알루미늄막으로 구성하고, 소자를 구동하기 위한 주변 회로는 1층의 폴리사이드층과 2층의 알루미늄층으로 구성된다.The high density virtual ground split gate type flash EEPROM cell formed by this method is composed of three layers of polysilicon film and two layers of aluminum film, and the peripheral circuit for driving the device is one layer of polyside layer. And two layers of aluminum layers.
그런데, 이와 같이 형성된 버추얼 그라운드 스플리트 게이트형 플래쉬 EEPROM 셀은 3층의 폴리실콘막과 2층의 알루미늄막이 필요하게 되어 셀 사이즈가 커지고 원가 부담이 가중되므로 경쟁력이 떨어지는 문제점이 있다.However, the virtual ground split gate type flash EEPROM cell formed as described above requires three layers of polysilicon and two layers of aluminum, thereby increasing the cell size and increasing the cost burden.
따라서, 본 발명은 셀의 구조를 단순화시켜 셀 사이즈를 감소시키므로 원가를 절감할 수 있는 스플리트 게이트형 플래쉬 EEPROM 셀 및 그 구동 방법을 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a split gate type flash EEPROM cell and a method of driving the same, which can reduce the cost by simplifying the structure of the cell and reducing the cell size.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 EEPROM 셀은 반도체 기판 상부의 선택된 영역에 순차적으로 형성된 셀렉트 게이트와, 상기 셀렉트 게이트의 일측부와 소정 간격 이격된 상기 반도체 기판에 형성된 소오스 영역 및 상기 셀렉트 게이트의 다른 측부와 어느 정도 중첩되도록 상기 반도체 기판에 형성된 드레인 영역과, 전체 구조 상부에 형성된 제 1 산화막과, 상기 제 1 산화막 상부에 형성되어 상기 셀렉트 게이트와 상기 소오스 영역 사이에 형성된 부분이 플로팅 게이트로 사용되는 질화막과, 상기 질화막 상부에 형성된 제 2 산화막과, 상기 제 2 산화막을 포함한 전체 구조 상부에 형성된 콘트롤 게이트를 포함하여 이루어진 것을 특징으로 한다.Flash EEPROM cell according to the present invention for achieving the above object is a select gate sequentially formed in a selected region on the semiconductor substrate, the source region and the select formed on the semiconductor substrate spaced at a predetermined distance from one side of the select gate A floating gate includes a drain region formed in the semiconductor substrate, a first oxide film formed over the entire structure, and a portion formed over the first oxide film and formed between the select gate and the source region so as to partially overlap the other side of the gate. And a control gate formed on the entire structure including the nitride film, the second oxide film formed on the nitride film, and the second oxide film.
또한, 본 발명에 따른 플래쉬 EEPROM 셀의 구동 방법은 드레인에 0V, 소오스에 3 내지 5V, 셀렉트 게이트에 2 내지 3V, 콘트롤 게이트에 7 내지 12V를 인가하여 프로그램 동작을 수행하고, 상기 소오스에 4 내지 7V, 상기 드레인에 0V, 상기 콘트롤 게이트에 -12 내지 -7V, 상기 셀렉트 게이트에 0V를 인가하여 소거 동작을 실시하며, 상기 소오스에 0V, 상기 드레인에 1 내지 2V, 상기 셀렉트 게이트에 2 내지 3V, 상기 콘트롤 게이트에 2 내지 3V를 인가하여 독출 동작을 수행하는 것을 특징으로 한다.In addition, in the method of driving a flash EEPROM cell according to the present invention, a program operation is performed by applying 0V to a drain, 3 to 5V to a source, 2 to 3V to a select gate, and 7 to 12V to a control gate, and 4 to 4 at the source. An erase operation is performed by applying 7V, 0V to the drain, -12 to -7V to the control gate, and 0V to the select gate, 0V to the source, 1 to 2V to the drain, and 2 to 3V to the select gate. A read operation may be performed by applying 2 to 3 V to the control gate.
도 1은 종래의 버추얼 그라운드(virtual ground) 스플리트 게이트형 플래쉬 EEPROM 셀의 단면도.1 is a cross-sectional view of a conventional virtual ground split gated flash EEPROM cell.
도 2는 본 발명에 따른 버추얼 그라운드(virtual ground) 스플리트 게이트형 플래쉬 EEPROM 셀의 단면도.2 is a cross-sectional view of a virtual ground split gated flash EEPROM cell in accordance with the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
101, 201 : 반도체 기판 102 : 터널 산화막101, 201: semiconductor substrate 102: tunnel oxide film
103, 206 : 플로팅 게이트 104, 205 : ONO 유전체막103 and 206: floating gate 104 and 205: ONO dielectric film
105, 207 : 콘트롤 게이트 106 : 제 1 산화막105, 207: control gate 106: first oxide film
107a, 204a : 소오스 영역 107b, 204b : 드레인 영역107a and 204a: source region 107b and 204b: drain region
108 : 질화막 스페이서 109, 202 : 셀렉트 게이트 산화막108: nitride film spacers 109, 202: select gate oxide film
110, 203 : 셀렉트 게이트 205a : 하부 산화막110, 203, select gate 205a: lower oxide film
205b : 질화막 205c : 상부 산화막205b: nitride film 205c: upper oxide film
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 버추얼 그라운드 스플리트 게이트형 플래쉬 EEPROM 셀의 단면도이다.2 is a cross-sectional view of a virtual ground split gate type flash EEPROM cell in accordance with the present invention.
반도체 기판(201) 상부의 선택된 영역에 셀렉트 게이트 산화막(202) 및 셀렉트 게이트(203)로 사용되는 제 1 폴리실리콘막이 순차적으로 형성된다. 불순물 이온 주입 공정에 의해 셀렉트 게이트(203)와 소정 간격 이격된 반도체 기판(201)에 소오스(204a)가 형성되고, 셀렉트 게이트(203)의 측부와 어느 정도 중첩되도록 반도체 기판(201)에 드레인 영역(204b)이 형성된다. 즉, 소오스 및 드레인 영역(204a 및 204b)은 셀렉트 게이트(203)의 폭보다 넓은 채널이 형성되도록 그 간격을 조절하여 형성된다. 전체 구조 상부에 하부 산화막(205a), 질화막(205b) 및 상부 산화막(205c)이 적층된 구조의 ONO 유전체막(205)이 형성된다. 셀렉트 게이트(203)와 소오스 영역(204a) 사이에 형성된 질화막(205b)은 플로팅 게이트(206)로 작용된다. 이는 질화막(205b)의 데이터 저장 능력을 이용하여 기존의 폴리실리콘막으로 플로팅 게이트를 형성하는 것을 대체한 것이다. 또한, 셀렉트 게이트(203)의 주변에 형성된 ONO 유전체막(205)은 절연막의 역할을 하며, 데이터 유지(data retention) 및 순환 내구성(cycling endurance) 특성이 만족할 만한 수준이 되도록 두께를 조절하는데, 하부 산화막(205a)은 80∼100Å의 두께로 형성하고, 질화막(205b)은 100∼200Å의 두께로 형성하며, 상부 산화막(205c)은 50∼100Å의 두께로 형성된다. 한편, 플로팅 게이트(206)의 길이에 해당하는 채널 길이를 셀렉트 게이트(203)의 채널 길이보다 작게하여 셀의 면적을 줄일 수 있다. 전체 구조 상부에 제 2 폴리실리콘막이 형성된 후 패터닝되어 콘트롤 게이트(207)가 형성된다. 콘트롤 게이트(207)는 셀렉트 게이트(203)와 교차되도록 형성된다.A first polysilicon film used as the select gate oxide film 202 and the select gate 203 is sequentially formed in a selected region on the semiconductor substrate 201. A source 204a is formed in the semiconductor substrate 201 spaced a predetermined distance from the select gate 203 by an impurity ion implantation process, and the drain region is formed in the semiconductor substrate 201 so as to partially overlap the side of the select gate 203. 204b is formed. In other words, the source and drain regions 204a and 204b are formed by adjusting the gap so that a channel wider than the width of the select gate 203 is formed. An ONO dielectric film 205 having a structure in which a lower oxide film 205a, a nitride film 205b, and an upper oxide film 205c is stacked on the entire structure is formed. The nitride film 205b formed between the select gate 203 and the source region 204a serves as the floating gate 206. This replaces forming a floating gate with a conventional polysilicon film by using the data storage capability of the nitride film 205b. In addition, the ONO dielectric film 205 formed around the select gate 203 serves as an insulating film, and adjusts the thickness so that data retention and cycling endurance characteristics are satisfactory. The oxide film 205a is formed to a thickness of 80 to 100 GPa, the nitride film 205b is formed to a thickness of 100 to 200 GPa, and the upper oxide film 205c is formed to a thickness of 50 to 100 GPa. On the other hand, the area of the cell can be reduced by making the channel length corresponding to the length of the floating gate 206 smaller than the channel length of the select gate 203. The second polysilicon film is formed on the entire structure and then patterned to form a control gate 207. The control gate 207 is formed to intersect the select gate 203.
이러한 구조를 갖는 버추얼 그라운드 스플리트 게이트형 플래쉬 이이피롬 소자의 프로그램(program), 소거(erase) 및 독출(read) 동작을 설명하면 다음과 같다.A program, erase and read operation of a virtual ground split gate type flash Y pyrom device having such a structure will be described as follows.
프로그램 동작은 핫 일렉트론 발생 능력(hot electron generation efficiency)이 좋은 소오스 사이드 핫 캐리어 인젝션(source side hot carrier injection) 방식을 취할 수 있다. 이때의 동작 바이어스는 드레인에 0V, 소오스에3∼5V, 셀렉트 게이트에 2∼3V, 콘트롤 게이트에 7∼12V를 인가한다.The program operation may take the source side hot carrier injection method with good hot electron generation efficiency. The operating bias at this time is 0V for drain, 3 to 5V for source, 2 to 3V for select gate, and 7 to 12V for control gate.
소거 동작은 소오스 접합부 모서리(source junction edge)에서 발생한 밴드투밴드 터널링(band to band tunneling)으로 발생된 핫 홀(hot hole)이 콘트롤 게이트의 강한 네가티브 바이어스(negative bias)에 의해 ONO로 형성된 플로팅 게이트에 유인(attraction)되어 플로팅 게이트의 전자와 절멸(annihilation)되는 방식을 취할 수 있다. 이때의 동작 바이어스는 소오스에 4∼7V, 드레인에 0V, 콘트롤 게이트에 -12∼-7V, 셀렉트 게이트에 0V를 인가한다.The erase operation is a floating gate in which hot holes generated by band-to-band tunneling at the source junction edges are formed in ONO by a strong negative bias of the control gate. Can be attracted to and annihilated with the electrons of the floating gate. The operation bias at this time is applied to 4 to 7V for the source, 0V for the drain, -12 to -7V for the control gate, and 0V for the select gate.
독출 동작은 셀의 플로팅 게이트에 저장되어 있는 전하의 상태에 따라서 달라지는 채널의 저항을 모니터링함으로써 이 셀이 프로그램된 셀인지 소거된 셀인지를 판별할 수 있다. 이때의 동작 바이어스는 소오스에 0V, 드레인에 1∼2V, 셀렉트 게이트에 2∼3V, 콘트롤 게이트에 2∼3V를 인가한다.The read operation can determine whether the cell is a programmed cell or an erased cell by monitoring the resistance of the channel that depends on the state of the charge stored in the floating gate of the cell. The operating bias at this time is 0V to the source, 1 to 2V to the drain, 2 to 3V to the select gate, and 2 to 3V to the control gate.
상술한 바와 같이 본 발명에 의하면 기존의 3층의 폴리실리콘막과 2층의 금속막을 갖는 구조를 2층의 폴리실리콘막과 2층의 금속막을 갖는 구조로 버추얼 그라운드 스플리트 게이트형 플래쉬 EEPROM 셀을 형성할 수 있어 구조를 단순화할 수 있고, 기존의 구조와 같은 성능을 유지하면서 더 작은 셀 사이즈를 실현할 수 있어 원가 절감 효과가 크다.As described above, according to the present invention, a structure having a conventional three-layer polysilicon film and a two-layer metal film is a structure having a two-layer polysilicon film and a two-layer metal film. It can be formed, which simplifies the structure, and can realize a smaller cell size while maintaining the same performance as the existing structure, thereby greatly reducing the cost.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090828 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |