KR100309475B1 - 반도체 메모리 - Google Patents

Abstract

본 발명은 반도체 메모리에 관한 것으로, 종래 반도체 메모리는 셀영역과 주변회로영역에 위치하는 피웰에 서로다른 값의 전압을 인가하기 위해 두 피웰영역의 사이에 딥엔웰을 형성하여 반도체 메모리의 집적도가 저하됨과 아울러 셀영역 피웰에 -1V의 저전압을 인가하여 커패시터와의 전압차가 커져, 전계가 강해짐으로써, 커패시터 노드에서의 누설전류가 발생하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 각영역에 복수의 피웰 및 엔웰을 위치시키고, 그 복수의 피웰중 선택된 피웰 상에 위치하며 셀트랜지스터와 커패시터를 포함하는 메모리셀과; 상기 메모리셀이 위치하지 않은 나머지 피웰상에 위치하는 주변회로중 엔모스 트랜지스터와; 상기 엔웰 상에 위치하는 주변회로중 피모스 트랜지스터를 포함하는 반도체 메모리에 있어서, 상기 복수의 피웰 전체에는 접지전압을 인가함과 아울러 상기 셀트랜지스터의 오프시 게이트전압을 -1V로 하여, 그 셀트랜지스터의 오프시 채널영역이 축적모드에 있도록 하여, 채널영역의 상부표면에서 발생하는 누설전류의 발생을 방지하고, 커패시터의 하부전극과 기판전압의 전압차를 줄여 그 커패시터의 노드에서 발생하는 누설전류의 양을 감소시켜 메모리셀의 리프레시 특성을 향상시키는 효과가 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리에 관한 것으로, 특히 메모리셀의 셀트랜지스터가 오프상태일때 게이트와 기판전압의 조건이 채널영역이 축적모드에서 동작되도록 하여 누설전류를 억제하는데 적당하도록 한 반도체 메모리에 관한 것이다.

도1은 종래 반도체 메모리가 제조된 기판의 개략적인 단면도로서, 이에 도시한 바와 같이 기판(1)의 일부에 메모리셀의 형성을 위해 P형의 불순물 이온으로 도핑된 셀영역 피웰(2)과; 상기 셀영역 피웰(2)의 측면 및 하부에 위치하는 깊은 딥엔웰(DEEP N-WELL,3)과; 상기 딥엔웰(3)에 의해 상기 셀영역 피웰(2)과 분리되며, 반도체 메모리를 구동하는 주변회로가 위치하는 주변회로영역의 엔형의 모스 트랜지스터가 그 상부에 형성되는 주변회로영역 피웰(4)과; 상기 주변회로영역에 피모스 트랜지스터를 형성하기 위해 위치하는 주변회로영역 엔웰(5)을 포함하여 구성된다.

상기와 같이 메모리셀의 셀트랜지스터는 엔모스 트랜지스터로, 그 엔모스 트랜지스터의 제조를 위해 기판은 셀영역 피웰(2)로 형성하고, 그 셀영역 피웰(2)에는 기판전압으로 -1V의 저전압(VBB)이 인가된다. 이와 같이 저전압을 인가하는 이유는 메모리셀 영역은 셀트랜지스터의 문턱누설전류를 억제하기 위해 문턱전압을 크게할 필요가 있어, 그 문턱전압을 크게하기 위함이다.

또한, 반도체 메모리셀을 구동하는 주변회로가 형성될 주변회로영역에서는 피모스 트랜지스터 및 엔모스 트랜지스터가 함께 형성되며, 이에 따라 주변회로영역피웰(4)과 주변회로영역 엔웰(5)이 형성된다. 이때 주변회로영역 피웰(4)에는 전압값이 0V인 접지전압(VSS)이 인가되며, 주변회로영역 엔웰(5)에는 전원전압(VCC)이 인가되어 그 상부에 형성되는 피모스 트랜지스터 또는 엔모스 트랜지스터의 동작이 고속동작에 적당하도록 문턱전압의 값을 낮추는 방향으로 기판전압을 인가하게 된다.

도2는 일반적인 반도체 메모리셀의 단면도로서, 이에 도시한 바와 같이 상기 설명한 셀영역 피웰(2)의 상부 중앙에 위치하며, 그 상부 및 측면에 절연막이 형성된 워드라인인 셀트랜지스터의 게이트(6)와; 상기 게이트(6)의 양측면 기판하부에 형성된 소스(7) 및 드레인(8)과; 상기 소스(7)에 접속된 비트라인(8)과; 상기 드레인에 접속되는 커패시터(9)로 구성된다.

이와 같은 구성에서 메모리셀의 셀트랜지스터가 오프되는 경우, 워드라인인 게이트(6)에는 0V의 전압이 인가되며, 커패시터(9)의 하부전극에는 데이터 H를 기준으로 2V의 전압이 인가되며, 기판전압은 상기 설명한 -1V의 VBB가 인가되며, 상기 커패시터(9)의 상부전극에는 1V의 전압이 인가되어, 하부전극의 접합 누설전류(storage node junction leakage), 커패시터의 누설전류(capacitor leakage), 표면발생전류(surface generation current), 트랜지스터 문턱 누설전류(transistor subthreshold leakage), 분리 누설전류(isolation leakage)가 발생한다.

이는 셀트랜지스터가 오프상태일때 즉, 게이트에 0V, 셀영역 피웰(2)에 -1V가 인가되는 상태에서 채널영역이 공핍모드로 동작하여 그 채널영역에서 상기 표면발생전류에 의해 커패시터(9)의 리프레시 특성이 열화되는 것이다.

또한, 주변회로영역과 셀영역의 기판전압이 달라지므로, 딥엔웰(3)에 의해 종류가 동일한 두 웰을 서로 격리해야 함으로써, 칩면적이 증가하게 된다. 이와 같은 딥엔웰(3)을 사용하지 않으려면, 상기 주변회로영역의 피웰(4)과 셀영역의 피웰(2)에 동일한 기판전압을 인가하여 두 영역을 하나의 영역으로 형성하면 되나, 상기 설명한 셀트랜지스터의 동작특성과 주변회로영역의 트랜지스터의 특성차이에 의해 현재의 방식으로는 딥엔웰(3)의 형성이 불가피하다.

상기 설명한 바와 같이 셀영역 피웰(2)에는 문턱전압을 높이기 위해 -1V의 VBB를 인가하여 커패시터 하부전극과의 전압차가 커져 그 노드에서 누설전류가 발생하여 반도체 메모리의 특성이 열화된다.

상기한 바와 같이 종래 반도체 메모리는 셀영역과 주변회로영역에 위치하는 피웰에 서로다른 값의 전압을 인가하기 위해 두 피웰영역의 사이에 딥엔웰을 형성하여 반도체 메모리의 집적도가 저하됨과 아울러 셀영역 피웰에 -1V의 저전압을 인가하여 커패시터와의 전압차가 커져, 전계가 강해짐으로써, 커패시터 노드에서의 누설전류가 발생하는 문제점이 있었으며, 셀트랜지스터가 오프되는 전압조건이 게이트에 0V, 기판에 -1V가 인가되어, 채널영역이 공핍상태가 되어 그 채널영역에서의 표면발생 누설전류가 발생되어 반도체 메모리의 리프레시 특성이 열화되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 셀트랜지스터의 오프 전압조건을 변경하여 그 셀트랜지스터가 오프되었을 때, 채널영역이 공핍상태가 아닌 축적상태에 있도록 함과 아울러 셀영역 피웰에 인가되는 전압을 접지전압으로 하여 누설전류 및 집적도를 향상시킬 수 있는 반도체 메모리를 제공함에 그 목적이 있다.

도1은 종래 반도체 메모리가 형성되는 기판의 개략적인 단면도.

도2는 일반적인 메모리셀의 단면도.

도3은 본 발명 반도체 메모리가 형성되는 기판의 개략적인 단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:피웰

3:엔웰

상기와 같은 목적은 기판의 각영역에 복수의 피웰 및 엔웰을 위치시키고, 그 복수의 피웰중 선택된 피웰 상에 위치하며 셀트랜지스터와 커패시터를 포함하는 메모리셀과; 상기 메모리셀이 위치하지 않은 나머지 피웰상에 위치하는 주변회로중 엔모스 트랜지스터와; 상기 엔웰 상에 위치하는 주변회로중 피모스 트랜지스터를 포함하는 반도체 메모리에 있어서, 상기 복수의 피웰 전체에는 접지전압을 인가함과 아울러 상기 셀트랜지스터의 오프시 게이트전압을 -1V로 하여, 그 셀트랜지스터의 오프시 채널영역이 축적모드에 있도록 함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명 반도체 메모리가 위치하는 기판의 개략적인 단면도로서, 이에 도시한 바와 같이 기판(1)의 표면으로 부터 소정깊이에 이르도록 매몰되어 형성되며, 그 상부에 메모리셀과 주변회로 중 엔모스 트랜지스터가 형성될 피웰(2)과; 상기 피웰(2)의 측면에 위치하며 상기 주변회로 중 피모스 트랜지스터가 형성될 엔웰(3)로 구성된다.

또한, 상기 피웰(2)에는 기판전압으로 0V인 접지전압(VSS)이 인가되며, 상기 엔웰(3)에는 종래와 동일하게 전원전압(VCC)이 인가된다.

이와 같이 메모리셀영역과 주변회로영역의 소자, 즉 셀트랜지스터와 엔모스트랜지스터가 형성될 피웰(2)에 접지전압(VSS)을 인가하면, 종래와 같이 셀영역 피웰과 주변회로영역 피웰을 분리하기 위한 딥엔웰을 사용하지 않아도되어 그 집적도가 향상되나, 상기 설명한 바와 같이 셀트랜지스터의 문턱전압값이 저하되므로, 이를 보완하기 위해 셀트랜지스터의 오프조건을 기존의 0V에서 -1V에서 오프되도록 한다.

다시말해서, 셀트랜지스터를 오프시키는 전압을 보면 워드라인인 게이트에 인가되는 전압을 -1V로 하고, 셀영역 피웰의 기판전압을 0V로 한다.

이와 같은 전압의 분포에서 셀트랜지스터가 오프되었을 경우 그 채널영역은 공핍모드가 아닌 축적모드로 있으며, 이와 같은 동작으로 채널영역의 상부표면에서의 누설전류는 발생하지 않게 된다.

또한, 셀영역 피웰에 VSS가 인가됨으로써, 커패시터 하부전극과의 전압차가 커패시터에 고전위의 전압축적된 경우 2V로 종래 3V에 비해 그 전계가 줄어 누설전류의 발생이 억제된다.

상기한 바와 같이 본 발명 반도체 메모리는 그 셀트랜지스터의 오프조건을 기판전압 0V에 게이트전압 -1V로, 셀트랜지스터의 오프시 채널영역이 축적모드로 있게 하여, 채널영역의 상부표면에서 발생하는 누설전류의 발생을 방지하고, 커패시터의 하부전극과 기판전압의 전압차를 줄여 그 커패시터의 노드에서 발생하는 누설전류의 양을 감소시켜 메모리셀의 리프레시 특성을 향상시키는 효과와 아울러 상기 셀영역의 피웰과 주변회로영역의 피웰에 인가되는 전압을 동일하게 하여, 두 피웰을 분리하는 딥엔웰을 형성하지 않아도 됨으로써, 집적도를 향상시키는 효과가 있다.

Claims (1)

1. 기판의 각영역에 복수의 피웰 및 엔웰을 위치시키고, 그 복수의 피웰중 선택된 피웰 상에 위치하며 셀트랜지스터와 커패시터를 포함하는 메모리셀과; 상기 메모리셀이 위치하지 않은 나머지 피웰상에 위치하는 주변회로중 엔모스 트랜지스터와; 상기 엔웰 상에 위치하는 주변회로중 피모스 트랜지스터를 포함하는 반도체 메모리에 있어서, 상기 복수의 피웰 전체에는 접지전압을 인가함과 아울러 상기 셀트랜지스터의 오프시 게이트전압을 -1V로 하여, 그 셀트랜지스터의 오프시 채널영역이 축적모드에 있도록 하는 것을 특징으로 하는 반도체 메모리.