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KR100308603B1 - 에러 일관성 검출기를 갖는 위상 동기 루프 - Google Patents

에러 일관성 검출기를 갖는 위상 동기 루프 Download PDF

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KR100308603B1
KR100308603B1 KR1019950704574A KR19950704574A KR100308603B1 KR 100308603 B1 KR100308603 B1 KR 100308603B1 KR 1019950704574 A KR1019950704574 A KR 1019950704574A KR 19950704574 A KR19950704574 A KR 19950704574A KR 100308603 B1 KR100308603 B1 KR 100308603B1
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도날드 존 사우어
윌리암 로다
에드워드 리차드 Iii 캠벨
프란시스 델로바
Original Assignee
락스 죠셉 제이.
알씨에이 라이센싱 코오포레이숀
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Abstract

위상 고정 루프 회로의 위상 검출기는 발진기의 출력 신호와 동기 신호간의 위상 에러를 측정한다. 수평 라인 주기쌍에서 측정된 위상 에러간의 차가 제1의 크기를 초과하면 이는 위상 에러의 비일관성을 나타내는데, 발진기 출력 신호의 위상은 보정되지 않으며 위상 고정 루프 회로는 휴지 동작 모드에서 동작한다.

Description

에러 일관성 검출기를 갖는 위상 동기 루프
본 발명은 클록 신호를 발생하는 장치에 관한 것이다.
텔레비젼 수상기 및 비디오 테이프 레코더 신호 소스용 텍스트 및 화상내 화상의 온 스크린 디스플레이와 같은 특징을 갖는 디지탈 비디오 신호 처리 시스템은 수평 동기 신호에 위상 동기되는 클록 신호(라인 동기되는 클록으로 칭해짐)를 필요로 한다. 대규모 CMOS 비디오 신호 처리 집적 회로에서는 빌딩(building) 블록으로 사용되는 라인 동기된 클록 발생용 위상 동기 루프(PLL) 시스템을 형성하는 것이 바람직하다. 이러한 PLL에서, 예를 들면 2ns 이하의 지터를 갖는 25MHz 내지 40MHz 범위의 클록 주파수를 갖는 것이 바람직하다. 이러한 PLL 에 대해 칩 밖의 구성 소자용으로 하나의 핀만을 사용하는 것이 바람직하다. 또한, NTSC, PAL 및 SECAM 시스템 각각에 있어서 PLL 시스템을 사용하는 것이 바람직하다.
시간축(time-base) 교정없이 저가의 소비자 비디오 테이프 레코더에서 충돌되는 입력 동기 신호로 PLL을 동작시키는 것이 바람직하며, 수평 동기는 클록 신호가 이러한 동기 신호를 추적하도록 주기적으로 위상을 크게 변화시킬 수 있다.또한, PLL이 위상 동기될 때 위상 및 주파수를 신속히 감소시켜서 오버슛(overshoot)과 지터를 최소화하는 것이 바람직하다. 또한, 잡음 버스트 또는 가끔의 미싱 펄스(missing pulse)와 입력 수평 동기 신호의 혼성으로부터 발생하는 에러와 진짜 출력 클록 위상/주파수 에러를 판별할 수 있는 PLL을 구비하는 것이 바람직하다.
본 발명의 특징을 구현한 PLL 시스템은 입력 수평 동기 신호에 출력 클록을 위상 동기하여 그것을 유지하기 위해 R-C 전압 제어식 발진기의 디지탈 및 아날로그 제어를 이용한다. 출력 클록 위상의 크기 및 일관성과 주파수 에러에 따라 시스템은 예컨대 감도를 변화시키는 5 개의 제어 동작 모드중 하나를 자동적으로 선택한다. 이 제어 동작 모드에서 큰 에러는 크고 개략적인 보정 동작을 초래하고 작은 에러는 작은, 즉 미세한 보정 동작을 초래한다.
본 발명은 다른 특징을 실현한 PLL에서 수평 동기 신호와 발진기 출력 신호간의 위상 에러가 측정된다. 위상 에러가 소정의 제1의 크기를 초과할 때 한 쌍의 수평 라인 주기 각각에서 측정된 위상 에러간의 차가 소정의 제2의 크기보다 작으면, 이 위상 에러 차는 개략적인 위상 에러 보정 모드에서 보정된다. 소정의 제2의 크기보다는 작은 위상 에러 차는 위상 에러 일관성을 나타낸다. 반면에, 위상 에러가 한 쌍의 주기에서 일관성이 없으면, 이 위상 에러는 보정되지 않으며 PLL 은 휴지(idle) 동작 모드에서 동작한다. 바람직하게는, 위상 에러가 일관되지 않으면 이 위상 에러의 보정을 디스에이블시킴으로써 동기 신호의 일시적인 잡음은 정상 상태 동작 모드를 방해하지 못하게 된다. 이러한 방법으로 잡음 이뮤니티(immunity)를 증가시킨다.
이와 유사하게, 한 쌍의 수평 라인 주기 각각에서 측정되는 주파수 에러간의 차가 비일관성 주파수 에러를 나타내는 소정의 크기보다 크다면, 이 주파수 에러는 보정되지 않으며 PLL은 휴지 동작 모드에서 동작한다. 바람직하게는 주파수 에러가 일관성이 없으면 주파수 에러의 보정을 디스에이블시킴으로써 잡음 이뮤니티를 증가시킨다.
발진 신호를 발생하는 본 발명의 한 양상을 구현한 장치는 제어 가능한 발진기를 포함한다. 발진 신호 및 동기 신호간의 주파수 및 위상 에러를 나타내는 제1의 신호가 제공된다. 이 제1의 신호는 발진 신호를 보정하는 발진기의 제어 입력에 결합되어 부귀환 루프 방법으로 에러를 보정한다. 동기 신호의 주기쌍에서 측정된 에러가 비교된다. 발진 신호의 보정은 주기쌍에서 측정된 에러간의 차가 제1의 값보다 크면 디스에이블된다.
제1도는 본 발명의 한 양상을 구현하는 위상 동기 루프(PLL)에 대한 블록도.
제2a도 내지 제2c도는 제1도의 PLL의 프로그램 가능한 스위치드 R-C 전압 제어식 발진기의 상세한 구성도.
제3도는 제2a도 내지 제2c도의 발진기의 스위치드 커패시터 장치를 나타내는 도면.
제4도는 제2a도 내지 제2c도의 장치를 설명하는데 유용한 파형도.
제5도는 제1도의 PLL의 동작을 설명하는데 유용한 플로우 챠트.
제6도, 제7a 및 제7b도는 제1도의 PLL의 부분을 더욱 상세히 나타내는 도면.
제8도는 제1도의 디코더의 동작을 설명하는데 유용한 표.
제9a도 내지 제9c도 제1도의 PLL의 동작을 설명하는데 유용한 파형도.
제10도는 제1도의 PLL의 차지(charge) 펌프단의 개략도.
제11도는 제1도의 PLL의 위상 디코더의 상세한 개략도.
제12a도 내지 제12g도는 제11도의 위상 디코더의 동작을 설명하는데 유용한 파형도.
제13a도 내지 제13d도는 제1도의 PLL의 차지 펌프단의 동작을 나타내는데 유용한 파형도.
제1도는 본 발명의 한 양상을 구현하는 위상 동기 루프 회로(PLL)(100)의 블록도이다. 예컨대 텔레비젼 수상기의 비디오 검출기(도시되지 않음)로부터 얻어진 기저 대역 비디오 신호 VIDEO-IN은 예컨대 NTSC 표준 15.734㎐의 수평 편향 주파수 fH에서 주기 H를 갖는 수평 동기 신호 HSRef의 펄스를 발생하는 종래의 동기 분리기(50)에 결합된다.
발진 신호 C1KDiv는 프로그램 가능한 저항기 커패시티(R-C) 형태의 전압 제어식 발진기(RCVCO)(53)에서 생성되는 PLL(100)의 출력 신호 C1K를 주파수 분할함으로써 프로그램 가능한 ÷N 카운터(52)의 출력에서 생성된다. 출력 신호 C1K는 비디오신호 처리를 위해 텔레비젼 수상기의 다양한 단(도시되지 않음)에서 사용될 수 있다. 정상 상태 동작에서 신호 C1K의 주파수는 N × fH와 동일하다. N 값은 신호 C1K의 주파수와 신호 C1KDiv의 주파수간의 비를 나타낸다. 750~2600 범위에서 선택 가능한 H 값은 신호 C1KDiv의 각 주기동안 한 번 카운터(52)를 프리셋팅하기 위해 카운터(52)에 결합되는 일정한 디지탈 워드 신호 Nset에 의해 제공된다.
제2a도 내지 제2c도는 제1도의 RCVCO(53)의 구성도이다. 제1동, 제2a도 내지 제2c도의 유사한 부호 및 기호는 유사한 용어 또는 기능을 나타낸다. 제2b도의 RCVCO(53)는 트랜지스터쌍(MP9, MP10)으로 형성되는 차동 증폭기(531)를 포함한다. 전류 소스 트랜지스터(MP8)는 트랜지스터(MP9, MP10) 각각에 대응하는 소스 전극 전류를 발생한다. 증폭기(531)는 트랜지스터(MP9, MP10)의 가 부하 저항기(R5, R6)를 포함한다. 이와 유사하게, 제2c도의 차동 증폭기(532)는 트랜지스터(MP11, MP12, MP13)와 부하 저항기(R7, R8)에 의해 형성된다. 증폭기(531)의 부하 저항기(R5, R6)에서 발생되는 한 쌍의 신호 X2a, X1a는 공칭적으로 동일한 위상 천이를 하는 한 쌍의 R-C 지연 네트워크(533a, 533b) 각각을 통하여 트랜지스터(MP12, MP13)의 게이트 전극에 결합된다. 네트워크(533a, 533b)에 의해 생성되는 위상 천이는 차후 설명되는 바와 같이 개략적인 주파수 보정 동작 모드에서 제어 가능하다. 위상 천이로 신호 C1K의 발진 주파수가 부분적으로 결정된다.
지연 네트워크(533a)는 저항기(R1A)와 넌스위치드(none-switched) 커패시터(C1A)를 포함한다. 스위치드 커패시터 뱅크 SWA(0)도 커패시터(C1A)에 결합된다. 지연 신호 TA(0)는 커패시터(C1A)와 저항기(R1A)간의 접합 단자 TA(0)에서 발생한다. 신호 TA(0)는 저항기(R2A)를 통하여 커패시터(C2A)에 결합된다. 스위치드 커패시터 뱅크 SWA(1)도 커패시터(C2A)에 결합된다. 지연 신호 TA(1)는 신호 TA(0)에 대해 지연된다. 이와 유사하게, 네트워크(533b)는 저항기(R1B), 커패시터(C1B) 및 신호 TB(0)을 발생하는 뱅크 SWB(0)를 포함한다. 네트워크(533b)는 저항기(R2B), 커패시터(C2B) 및 신호 TB(1)를 발생하는 뱅크 SWB(1)를 포함한다.
증폭기(532)는 부하 저항기(R7, R8)에 각각 형성된 제2c도의 한 쌍의 신호 Y1 및 Y2는 공칭적으로 동일한 위상 천이를 발생하는 R-C 지연 네트워크(534b, 534a) 각각을 통하여 결합된다. 네트워크(534a, 34b)는 네트워크(533a, 533b)와 유사한 방법으로 동작한다. 네트워크(534a)는 저항기(R3A), 커패시터(C3A) 및 지연 신호 TA(2)를 발생하는 뱅크 SWA(2)를 포함한다. 신호 TA(2)는 저항기(R4A)를 통하여 커패시터(C4A) 및 지연 신호 TA(3)를 발생하는 뱅크 SWA(3)에 결합된다. 신호 TA(3)는 저항기(R5A) 및 추가의 지연 신호 TA(4)를 발생하는 커패시터(C5A)를 통하여 더 지연된다. 이와 유사하게, 지연 네트워크(534b)는 저항기(R3A, R4A, R5A)와 각각 유사한 저항기(R3B, R4B, R5B)와 커패시터(C3A, C4A,C5A)와 각각 유사한 커패시터(C3B, C4B,C5B)를 포함한다. 네트워크(534b)는 신호 TA(2), TA(3) 및 TA(4)와 각각 유사한 지연 신호 TB(2), TB(3) 및 TB(4)를 생성한다.
신호 TB(3) 및 TA(3)는 제2도의 아날로그 승산기(535)의 한 쌍의 트랜지스터(MP3, MP2) 각각의 게이트 전극에 결합된다. 이와 유사하게, 신호 TB(3) 및 TA(3)에 대해 각각 지연된 신호 TB(4) 및 TA(4)는 제2a도의 승산기(535)의 한 쌍의 트랜지스터(MP7, MP6)의 게이트 전극에 결합된다.
승상기(535)에서 트랜지스터(MP2, MP3)는 이득이 제어 가능한 차동 증폭기(535a)를 형성한다. 이와 유사하게, 트랜지스터(MP6, MP7)는 이득이 제어 가능한 차동 증폭기(535b)를 형성한다. 증폭기(535a, 535b)의 이득은 차동 증폭기(535c)를 형성하는 한 쌍의 트랜지스터(MP1, MP5)에 의해 생성된 드레인 전류의 변화에 따라 반대 방향으로 변화한다. 트랜지스터(MP1, MP2)의 드레인 전류는 트랜지스터(MP1, MP5)의 게이트 전극간의 전압 차에 따라 반대 방향으로 변화한다.
일정한 DC 기준 전압(VREF)은 트랜지스터(MP1)의 게이트에서 발생된다. 제 1도의 차지 펌프 제어단(54)에 생성되는 제어 출력 신호 VCOCV는 제2a도의 트랜지스터(M95)의 게이트에서 생성되어 차후 설명되는 바와 같이 미세한 에러 보정 동작 모드에서 신호 C1K의 주파수/위상을 제어한다.
트랜지스터(MP2)의 드레인 전극은 트랜지스터(MP6)의 드레인 전극에 결합되어 합 신호 X1을 생성한다. 신호 X1은 병렬 결합된 한 쌍의 부하 저항기(R10, R12)에서 생성되고 제2b도의 증폭기(531)의 트랜지스터(MP10)의 게이트 전극에 결합된다. 이와 유사하게, 제2a도의 트랜지스터(MP3)의 드레인 전극은 트랜지스터(MP7)의 드레인 전극에 결합되어 합 신호 X2를 생성한다. 신호 X2는 한 쌍의 부하 저항기(R11, R13)에서 생성되고 제2b도의 증폭기(531)의 트랜지스터(MP9)의 게이트 전극에 결합된다.
예컨대, 트랜지스터(MP2)를 통하는 신호 이득은 트랜지스터(MP6)를 통하는 이득과 반대로 변화한다. 신호 X1의 위상 천이는 트랜지스터(MP2, MP6) 각각의 드레인 전류로부터 생성되는 신호간의 위상 차를 갖는 한 쌍의 신호의 백터합에 의해 결정된다. 이와 같이, 신호 X1의 위상 천이는 증폭기(535C)에 결합된 아날로그 신호 VCOCV가 단계적인 방식으로 변화할 때 미세한 혹은 단계적인 방식으로 변화한다. 이와 유사하게, 신호 X2의 위상 천이도 신호 VCOCV에 따라 미세하거나 단계적인 방식으로 변화한다. 신호 X1은 공칭적으로 신호 X2에 대해 위상이 반대이다. 신호 X1 또는 X2의 위상 천이 변화로 인하여 차후 설명되는 바와 같이 RCVCO(53) 및 신호 C1K의 발진 주파수가 변화하게 된다.
바람직하게는, 예컨대 신호 C1K의 25~40㎒의 광역 주파수 범위를 달성하고 R-C 지연 네트워크의 허용 오차, 온도 변화 및 노화를 보상한다. R-C 지연 네트워크는 집적 회로 제조 기술을 사용하는 RCVCO(53)에서 형성된다.
RCVCO(53)의 주파수는 개략적인 주파수 보정 동작 모드에서 올라가거나 내려갈 수 있다. 예컨대, 개략적인 주파수 보정 모드는 전력인 공급된 후 바로 발생할 수 있다. 개략적인 주파수 보정 모드를 제공하기 위해 상기된 4 개의 스위치 커패시터 뱅크 SWA(i)가 제공된다. 스위치 커패시터 뱅크를 지정하는 파라미터 "i"는 0 내지 3의 4 개의 값으로 가정한다. 스위치 커패시터 뱅크 SWA(i)는 상기된 신호 TA(i)가 발생되는 4 개의 대응 단자에 결합된다, 이와 같이, 일정한 뱅크 SWA(i)는 신호 TA(i)가 동일한 값 "i"으로 지정되는 대응 단자에 결합된다. 이와 유사하게, 상기된 4 개의 스위치 커패시터 뱅크 SWA(i)는 전술된 신호 TB(i)가 생성되는 대응하는 4 개의 단자에 결합된다. 동일한 방법으로, 파라미터 "i"는 0 내지 3의 값으로 가정한다.
제2b도의 뱅크 SWA(0)와 같은 각 뱅크 SWA(i)는 8개의 병렬 결합된 스위치 커패시터 장치를 포함한다. 소정의 뱅크 SWA(i)의 소정의 스위치 커패시터 장치는 대응 커패시터 CA(4j + i)와 직렬로 결합된 제3도의 트랜지스터 스위치 SA(4j + i)에 의해 형성된다. 제1도, 제2a도~제2c도 및 제3도의 유사 기호 및 부호는 유사한 용어 또는 기능을 나타낸다. 제2b도 내지 제2c도의 소정의 뱅크 SWA(i)에 대해 파라미터 j는 0 내지 7 값중 하나로 선택적으로 가정한다.
제3도의 소정의 트래지스터 스위치 SA(4j + i)는 대응 커패시터 CA(4j + i)와 직렬로 결합되어 "i"의 값은 스위치 SA(4j + I) 및 커패시터 CA(4j + 1)에 대해 동일하며, "j"의 값도 이들에 대해 동일하다. 이와 유사하게, 제2b도 및 제2c도의 각 뱅크 SWB(i)는 예컨대뱅크 SWA와 같이 8 개의 병렬 결합된 트랜지스터 스위치 커패시터 장치를 포함한다. 이러한 8개의 장치 각각은 커패시터 CB(4j + i)와 직렬로 결합된 제3도의 트랜지스터 스위치 SB(4j + i)에 의해 형성된다.
예컨대 뱅크 SWA(0) 및 SWB(0)와 같이 동일한 값 "i" 값으로 지정되는 제2b도 및 제2c도의 각 뱅크 쌍 SWA(i) 및 SWB(i)에서, 8개의 제어 신호 CF(4j + i)는 동일한 값 "i" 및 "j"로 지정되는 대응하는 8개의 트랜지스터 스위치 SA(4j + i) 및 SB(4j + i)쌍을 제어한다. 신호 CF(4j + i)는 차후 설명되는 방법으로 생성된다. 따라서, 총 32 개의 스위치 SA(4j + i) 및 SB(4j + i)쌍은 32 개의 제어 신호 CF(4j + i)에 의해 각각 제어된다. 제3도의 소정의 스위치 SA(4j + i) 및 SB(4j + i)의 쌍과 이들 스위치 쌍을 제어하는 제어 신호 CF(4j + i)에 대한 "i"의 값은 동일하다. 소정의 스위치 SA(4j + i) 및 SB(4j + i)쌍과 이들 쌍을 제어하는 제어 신호 CF(4j + i)에 대한 "j"값도 역시 동일하다.
소정의 제어 신호 CF(4j + i)가 트루(TRUE) 상태라면, 대응 뱅크 SWA(i)의 대응 커패시터 CA(4j + i)) 및 대응 뱅크 SWB(i)의 대응 커패시터 CB(4j + i)는 스위치 SA(4j + i) 및 SB(4j + i)의 쌍을 통하여 상기 단자에 스위치 인(switch in), 즉 결합된다. 이로써, 위상 지연이 증가되고 이에 대응하여 제2c도의 신호 C1K의 발진 주파수가 감소된다. 한편, 제3도의 소정의 제어 신호 CF(4j + i)가 폴스(FALSE) 상태라면, 대응 커패시터 쌍은 스위치 아웃(switch out), 즉 분리되어 제2c도의 신호 C1K의 발진 주파수를 증가시킨다.
제2a도의 전류 미러 기준 회로(537)는 1㎂ 정도의 적은 개시 전류를 제공하는 PMOS 트랜지스터(MP20)를 포함하다. 이 개시 전류는 NB 단자에서의 전압 레벨이 초기에 통상적으로 0.8V 인 트랜지스터(MN10)의 임계치 전압으로 상승시킨다. NR 단자와 NB 단자에서의 전압은 트랜지스터(MP23, MP24, MN13, MN14)로 형성되는 평형 PMOS 전류 미러 증폭기에서 비교된다.
NF 단자로부터의 부귀환은 단자 NR 및 NB에서의 전압을 동일하게 하는 트랜지스터(MN12)의 게이트에 공급된다. 따라서, 저항기(R1)의 전류 흐름은 단자 NB에서의 전압과 비례한다. 일단 전류가 트랜지스터(MN12,MP20)의 저항기(R1)에 흐르기 시작하면, 추가 전류는 NB 단자로 제공되어 그 단자 NB에서의 전압을 대략 1.5V 레벨로 상승시킨다. 따라서, 트랜지스터(MP22)에는 공칭적으로 0.25㎃의 기준 전류가 흐른다.
트랜지스터(MP22)의 드레인에서 생성되는 전류 미러 기준 회로(537)의 출력 전압 CS1은 트랜지스터(MP4), 제2b도의 트랜지스터(MP8) 및 제2c도의 트랜지스터(MP11)의 게이트에 결합된다. 이 결과로, 제2a도의 트랜지스터(MP4)에는 공칭적으로 3㎃의 전류가 흐르고, 트랜지스터(MP8, MP11)에 의해 공급되는 각 증폭기에는 1.5㎃의 전류가 흐른다. 제2a도의 회로(537)는 공급 전압 변화에 대해 발진기의 주파수의 안정성을 유지시킨다. 시뮬레이션은 공급 전압 변화에 대한 감도가 0.9%/V 이고 온도 변화에 대한 감도가 -0.012%/℃ 임을 나타내고 있다.
제2a도 ~제2c도의 RCVCO(53)는 차동적으로 대칭인 방법으로 구성된다. 제1의 정귀환 경로를 형성하는 신호 X2, Y1, TA(0), TA(1), TB(2), TB(3) 및 TB(4)는 제2의 정귀환 신호 경로를 형성하는 신호 X1, Y2, TB(0), TB(1), TA(2), TA(3) 및 TA(4)에 대해 차동적으로 대칭이다. 따라서, 예컨대 신호 Y1 및 Y2 와 같은 한 쌍의 차동적으로 대칭인 신호간의 위상 차는 예컨대 제2a도의 증폭기(535a, 535b)의 이득이 변화하거나 또는 온도가 변화하는 경우에 변화하지 않는다. RCVCO(53)는 정귀환 경로쌍의 전체 위상 천이에 의해 결정되는 주파수에서 발진한다.
제4도는 RCVCO(53)의 모든 스위치드 커패시터가 신호 CF(4j + i)에 의해 분리되어 신호 C1K의 최대 주파수 즉 19.62nS와 같은 최소 주기를 초래하는 경우에 제1도의 신호 Y1 및 Y2의 모의 파형의 일례를 나타내고 있다. 제1도, 제2a도~제2c도, 제3도 및 제4도의 유사한 기호 및 부호는 유사한 용어 및 기능을 나타낸다.
제4도에 도시된 바와 같이, 신호 Y1 및 Y2는 크기가 거의 동일하고 서로 180°도 만큼 위상 차가 난다. 신호 Y1 및 Y2는 차동 대칭 구성으로 인하여 차동적으로 대칭인 신호가 된다. 따라서, 신호 Y1 및 Y2의 순시 값이 동시에 동일할 때 발생하는 CO 점과 같은 신호 Y1 및 Y2의 교차점은 반대 위상에서 발생한다.바람직하게는 교차점 CO는 전술된 차동 대칭 구성으로 인하여 시간적으로 거의 동일하게 위치된다. 대칭 구성으로 인하여, 신호 C1K의 듀티 사이클은 바람직하게는 구성 소자의 변화로 인한 이득 변화 및 온도 변화에 영향을 받지 않는다. 따라서, 바람직하게는 신호 Y1 및 Y2를 수신하는 제2c도의 비교적 간단한 차동 입력대 단일 출력 변환 회로(536)는 트랜지스터(MP15, MP16, MN20, MN21) 및 게이트(U1, U2)에 의해 형성되며, 대략 50% 듀티 사이클로 신호 C1K를 발생한다. 또한, 차동 대칭 구성에 의해 공통 모드 잡음을 거부하도록 개선된다.
RCVCO(53)의 측정된 잡음 대역 폭은 350㎐에서 -30㏈이다. 1 초 내에 RCVCO(53)의 단기 안정성은 대략 ±150㎐, 즉 20ppm이며, 이는 63.5μsec의 수평 사인 주기 H의 1.3ns 지터에 대응한다.
RCVCO(53)의 주파수를 제어하기 위해 제1도의 동기 신호 HSRef는 주파수 검출기에 결합되어 단(55)을 제어한다. 제5도는 제1도의 PLL(100)의 동작을 설명하는데 유용한 플로우 챠트를 나타낸다. 제6도, 제7a도 및 제7b도는 제1도의 단(55)의 대응부를 더욱 상세히 나타내는 블록도이다. 제1도, 제2a도~제2c도, 제3도~제6도, 제7a도 및 제7b도의 유사한 기호 및 부호는 유사한 용어 또는 기능을 나타낸다
제6도에 도시된 단(55)의 부분에서 신호 HSRef는 13 비트 카운터(56)의 입력 단자 클리어/인에이블에 결합된다. 제1도의 RCVCO(53)의 신호 C1K는 제6도의 카운터(56)의 입력 단자 CLOCK에 결합된다. 제9a도 및 제9b도는 제6도의 신호 C1KDiv 및 HSRef의 펄스의 예를 나타내고 있다. 제1도, 제2a도~제2c도, 제3도~재6도, 제7a도 및 제7b도, 제9a도~제9c도의 유사한 기호 및 부호는 유사한 용어 또는 기능을 나타낸다.
제6도의 카운터(56)는 제9b도에서 간격 MEASUREMENT로 칭해지는 소정의 주기 H동안 발생하는 신호 C1K의 펄스를 카운팅한다. 간격 MEASUREMENT 단부에서의 제6도의 카운터(56)는 2진 워드 신호 NCL을 포함한다. 신호 NCL은 클록 펄스의 수, 즉 신호 HSRef의 소정의 주기동안 발생하는 신호 C1K의 주기와 동일한 수치 값을 갖는다. 이와 같이, 신호 NCL은 신호 C1K 및 신호 HSRef 주파수간의 비를 포함한다.
신호 NCL은 신호 NSET와 신호 NCL의 값 사이에 차를 형성함으로써 2진 워드 신호 Nerr를 발생하는 감산기(65)에 결합된다. 신호 NSET는 전술된 바와 같이 신호 C1K와 신호 C1KDiv의 주파수간의 비와 동일한 2진 워드이다. 신호 Nerr은 타이밍 제어 신호 CLKH 가 발생하면 래치(57)에 저장된다. 신호 CLKH는 신호 Nerr이 측정되고 발생되는 동안 신호 HSRef의 주기 H 바로 다음에 발생한다.
저장된 신호 Nerr은 출력 신호 NERR로서 래치(57)의 출력에서 판독된다. 에러 신호 NERR은 제9b도의 신호 HSRef의 소정의 주기 MEASUREMENT 동안 발생하는 신호 C1K의 클록 주기 수와 제9a도의 신호 C1KDiv의 주기동안 발생하는 제6도의 신호 C1K의 클록 주기 수간의 차와 동일한 값을 갖는다. 이러한 차가 제로이면 예컨대 제1도의 PLL(100)이 위상 동기 상태일 때 에러가 없음을 나타낸다. 이와 같이, 신호 NERR은 관련 사이클 또는 주파수 에러를 나타낸다. 신호 NERR이 발생되는 측정 동작은 제5도의 플로우 챠트의 경로(197)에 나타나 있다.
제6도의 신호 NERR을 나타내는 주파수 에러는 2진 워드 신호 ｜Nerr｜을 발생하는 제7a도의 절대값 형성 단(58)의 입력에 결합된다. 신호 ｜Nerr｜은 신호 NERR의 절대값이다. 신호 ｜Nerr｜는 비교기(59)에서 워드 신호 NEST의 크기의 8%와 동일한 일정한 값의 워드 신호 THRESHOLD＿1과 비교된다. 신호 C1KDiv의 소망의 주기 길이는 워드 신호 NSET에 포함되어 있다. 비교기(59)는 신호 C1K의 클록 사이클의 수에 의해 측정되는 신호 C1KDiv의 주기의 길이의 에러가 신호 C1KDiv의 소망의 주기 길이의 8% 이상일 때 워드 신호(59a)를 발생한다.
신호(59a)는 카운터(61)의 카운팅이 인에이블되면 클록 신호 C1KDiv의 각 주기에서 한번 카운트 업되는 6비트 카운터(61)의 리셋 입력 단자 RESET에 결합된다. 카운터(61)는 카운터(61)의 최상위 비트 MSB인 신호(61a)를 발생한다. 신호(59a)가 발생되면 카운터(61)의 카운팅이 인에이블된다.
신호(61a)는 OR 게이트(62)를 통하여 플립플롭(63)의 "J" 입력 단자에 결합된다. 플립플롭(63)의 출력 신호 CFR의 트루 상태는 신호 ｜Nerr｜의 값에 의해 제공되는 신호 C1KDiv의 주기의 길이의 에러가 신호 C1KDiv의 32 바로 이전 주기에서 소망의 주기 길이의 8% 이상일 때 얻어진다.
제9a도의 신호 C1KDiv의 32 주기 H가 경과하지 않는 한, 제1도의 RCVCO(53)는 영향을 받지 않는데, 이는 휴지 동작 모드로 언급되며 제5도의 플로우 챠트의 경로(194)에 나타나있다. 바람직하게는 휴지 모드는 예컨대 수직 귀선 소거 기간(VBI)을 통하여 개략적인 주파수 보정 모드가 발생되지 못하게 하는 방법으로 발생된다. 수직 귀선 소거 구간동안 제1도의 등화 펄스 EP가 발생된다. 펄스 EP는 주기 H의 ½인 주기를 갖는다. 따라서, 제1도의 신호 HSRef의 등화 펄스 EP는 소망의 주기 길이의 8% 이상의 제7도의 에러 신호 ｜Nerr｜의 값을 생성한다. 그러나, 제1도의 등화 펄스 EP의 수가 32 이하이므로, 제7a도의 카운터(61) 및 "OR" 게이트(62)는 수직 귀선 소거 구간동안 신호 CFR가 트루 상태가 되지 못하게 한다. 따라서, 개략적인 주파수 보정 모드의 동작은 방지된다. 휴지 모드의 동작의 결과로 RCVCO(53)의 위상은 수직 귀선소거 또는 리트레이스 기간 동안 방해받지 않는다.
에러 신호 ｜Nerr｜가 소망의 주기 길이의 8% 이상인 신호 C1KDiv의 주기 수가 32를 초과하는 것으로 가정한다. 이러한 상황은 수직 귀선 소거 구간의 동작에 의하지 않은 큰 주파수 에러를 나타낸다. 따라서, 제7a도의 플립플롭(63)의 신호 CFR은 트루 상태에서 발생된다. 신호 CFR이 발생되면, 이는 제1도의 PLL(100)이 개략적인 주파수 보정 동작 모드에서 동작하게 한다. 개략적인 주파수 에러 보정 모드에서 동작하는 동안 개략적인 주파수 에러는 스위칭 단계 RCVCO(53)에서 연속적으로 감소된다. 신호 CFR을 발생하는 방법은 제5도의 플로우 챠트의 경로(197, 200, 201, 196, 199)에 나타나 있다.
제10도는 제1도의 차지 펌프단(54)을 상세히 나타내는 도면이다. 제1도, 제2a도~제2c도, 제3도~제6도, 제7a도 및 제7b도, 제9a도~제9c도 및 제10도의 유사한 기호 및 부호는 유사한 용어 또는 기능을 나타낸다. 제10도의 표는 단(54)에서 신호 흐름의 방향과 스위치들의 상태를 제공한다. 개략적인 주파수 에러 보정 모드동안, 제10도의 차지 펌프단(54)은 제10도의 스위치 SW1을 통하여 제공되는 기준 전압(VREF)과 동일한 일정한 레벨에서 제2a도의 RCVCO(53)의 아날로그 제어 신호 VCOCV를 생성한다. 제10도의 신호 VCOCV는 대략 중간 전압 변화 범위에서 설정된다.
개략적인 주파수 에러 보정 모드에서 제6도의 5 비트 2진 카운터(66)는 신호 C1KDiv의 교호(alternate) 펄스를 카운트 업 또는 카운트 다운한다. 카운터(66)의 카운팅 방향, 즉 카운트 업 또는 카운트 다운은 위드 신호 NERR의 최상위, 즉 부호 비트 SIGN의 상태에 따라 결정된다. 카운터(66)의 5 비트 출력 워드 신호 CFRL(4:0)은 "온도계" 디코더로 칭해지는 디코더(64)의 입력단에 결합된다. 온도계 디코더(64)는 5 비트 신호 CERL(4:00)을 디코딩함으로써 전술된 32개의 개별 제어 신호 CF(4j + i)를 생성한다.
제8도의 표는 제6 및 제8도의 5 비트 워드 신호 CFRL(4:0)의 각 값에 대해 트루 상태에서와 폴스 상태의 제2a도, 제2b도 및 제8도의 신호 CF(4j + i)를 나타내고 있다. 제8도의 표에서, 2진 "1"은 트루 상태를 나타내고 2진 "0"은 폴스 상태를 나타낸다. 제8도에 도시된 바와 같이, 제6도의 카운터(66)가 카운트 업되면 제8도의 제어 신호 CF(4j + i)중 하나만이 상태가 변화된다. 이 상태의 변화는 폴스로부터 트루 상태로의 변화이다. 이와 유사하게, 제6도의 카운트(66)가 카운트 다운되면 제8도의 제어 신호 CF(4j + i)중 하나만이 상태가 변화되며, 반면에 이 상태의 변화는 트루로부터 폴스로의 변화이다.
개략적인 주파수 에러 보정 모드에서 제6도의 측정/제어 순차기 유닛(67)은 카운터(66)로 하여금 신호 C1KDiv의 교호 펄스를 카운트 업/다운하도록 인에이블하는 CFR＿Enable을 발생한다. 신호 C1KDiv의 교호 펄스는 신호 HSRef의 교호 주기동안 발생한다. 간격 MEASUREMENT 사이에서 제9b도의 신호HSRef의 교호 주기에서 발생하는 간격 CONTROL 동안에서만, 신호 CFR＿Enable은 제6도의 카운터(66)가 상태를 변화시키도록 인에이블한다. 간격 MEASUREMENT가 발생하는 경우에 제9b도의 신호 HSRef의 서로 다른 선택적인 주기동안, 전술된 바와 같이 신호 NCL의 값은 측정되나 제6도의 카운터(66)는 상태를 변화시키지 않는다. 카운터(66)는 제9b도의 신호 NERR 또는 NCL이 측정되는 동안에는 상태를 변화시키지 않는다. 제9b도의 소정의 간격 MEASUREMENT 동안 제6도의 카운터(66)의 상태를 변화시키지 않음으로써, 제1도의 RCVCO(53)의 주파수는 RCVCO(53)의 주파수가 측정되고 있는 때와 동시에 변하지 않는다. 이와 같이, 개략적인 주파수 보정 모드의 소정의 스위칭 단계는 신호 C1kDiv의 2개의 수평 클록 펄스를 요구하며 주기 H의 매쌍마다 발생한다. RCVCO(53)의 주파수가 측정 되는 동안 이 주파수가 변하지 않기 때문에 주파수 제어는 더욱 안정되며 정확해진다.
개략적인 주파수 에러 보정 모드를 설명하기 위해, 구간(602)으로 표시되는 제9a도 및 제9b도의 일정 간격 MEASUREMENT에서 제2a도~제2c도의 RCVCO(53)의 신호 C1k의 측정 주파수가 요구되는 것보다 높다고 가정한다. 이러한 상황은 제6도의 신호 NERR의 양의 값이 발생함으로써 설명된다. 결과적으로, 간격(603)으로 표시된 제9a도 및 제9b도의 바로 다음 간격 CONTROL의 단부에서, 제6도의 카운터(66)는 증가된다. 그 결과로 제2a도, 제2b도 및 제2c도의 대응 커패시터쌍 CA(4j + i) 및 CB(4j + i)는 제6도의 워드 신호 CFRL(4:0)의 갱신된 증가 값에 따라 스위치 인된다. 신호 CFRL(4:0)의 갱신된 값은 제6도의 신호 NERR의 부호 비트 SIGN에 따라 증가 또는 감소된다. 추가 커패시터쌍의 정귀환 경로에 결합되므로, 신호 C1k의 주파수는 감소된다. 반면에, 신호 C1k의 주파수가 요구되는 것보다 낮다면, 제2b도 및 제2c도의 커패시터쌍 CA(4j + i) 및 CB(4j + i)는 스위치 아웃, 즉 정귀환 경로로부터 분리된다. 커패시터 스위칭은 제9a도 및 제9b도의 바로 다음 간격 CONTROL, 즉 간격(603)에서 발생하여 제2a도~제2c도의 RCVCO(53)의 주파수를 증가시킨다.
제6도의 온도계 디코더(64)는 카운터(66)의 상태 변화로 대응 정귀환 경로 각각의 한 쌍의 스위치드 커패시터만이 스위치 인 또는 스위치 아웃되고 다른 커패시터쌍은 전혀 영향을 받지 않는 방법으로 동작한다. 따라서, 바람직하게는 제2c도의 신호 C1k의 주파수의 증가 또는 감소의 변화는 일률적이며 구성 소자의 허용 오차에 의해 영향을 받지 않는다. 이와 같이, 전체 주파수 범위에 대해 신호 C1k의 주파수는 제6도의 워드 신호 CFRL(4:0)의 값에 비례한다.
설명을 위해 제9a 및 제9b도의 간격(601)으로 표시된 일정 간격 CONTROL의 단부에 앞서 제6도의 상호 CFRL(4:0)의 값이 23이라고 가정한다. 4j+i=23이므로 값 23은 j=5와 i=3에 대응한다. 전술된 바와 같이, i는 0 내지 3에서만 선택되고 j는 0 내지 7에서만 선택된다.
또한 신호 NERR의 부호 비트 SIGN에 의해 제6도의 카운터(66)가 간격(601)의 단부에서 카운트 업되는 것으로 가정한다. 이와 같이, 제9a 및 제9b도의 간격(602)으로 표시된 연속적인 간격 MEASUREMENT에서 제6도의 신호 CFRL(4:0)은 증가하는 값을 포함하는데, 이 값은 4j+i=24이므로 j=6 및 i=0에 대응하여 24이다. 제2도의 각 뱅크 SWA(0) 및 SWB(0)의 커패시터 CA(24) 및 CB(24)만이 스위치 인되어 제9a도 및 제9b도의 간격(601)의 단부에서 RCVCO(53)의 정귀환 경로의 대응쌍에 결합된다. 제9a도 및 제9b도의 구간(601)의 단부에 앞서 대응 정귀환 경로에 이미 결합된 스위치드 커패시터는 제8도의 신호 CFRL(4:0)의 값의 증가에 의해 영향을 받지 않는다. 이러한 방법으로, 제2b 및 제2c도의 커패시터 CA(4j + i) 및 CB(4j + i)는 점진적인 또는 일률적인 방법으로 스위치 인 또는 스위치 아웃된다.
제9b도의 각 간격 CONTROL에서, 제2a도~제2c도의 RCVCO(53)의 주파수의 변화는 RCVCO(53)의 동작 주파수의 전체 범위의 대략 4%이다. 이와 같이, RCVCO(53A)의 전체 주파수 범위는 32개의 커패시터 스위칭 단계 또는 이보다 작은 단계에서 순차적으로 배열될 수 있다.
지연되고 지연되지 않은 제7a도의 신호 NERR의 부호 비트 SIGN은 베타 OR 게이트(69)의 한 쌍의 입력 단자에 결합된다. 지연된 신호 비트는 래치(68)에 서 발생된다. 게이트(69)는 J-K 플립플롭(63)의 입력 단자 "K"에 결합되는 출력 신호(69a)를 발생한다.
바람직하게는 스위치드 커패시터 CA(4j + i) 및 CB(4j + i)는 부귀환 루프 단계에서 정귀환 경로로부터 스위치 인되거나 스위치 아웃된다. 신호 NERR의 부호 비트 SIGN에 의해 결정되는 바와 같이 신호 C1kDiv의 주기의 측정 길이와 예상 길이간의 차가 부호를 변화시키면, 신호 CFR은 발생되지 않으며 개략적인 주파수 에러 보정 모드의 동작이 정지한다. 신호 NERR의 부호 변화는 전체 주파수 범위의 4%와 동일하거나 작은 주파수 에러를 얻음을 나타낸다. 이후, 제6도의 카운터(66)는 상태 변화를 중지하고 신호 CFRL(4:0) 및 CF(4j + i)의 최종 상태는 변화되지 않은 상태로 유지된다.
제7b도의 신호 NERR은 감산기(70)의 제1의 입력단 A에 결합된다. 래치(71)를 통하여 신호 C1kDiv의 한 주기만큼 지연되는 신호 NERR은 감산기(70)의 제2의 입력단 B에 결합된다. 감산기(70)의 입력 신호간의 차의 절대값은 절대값 형성단(72)에서 얻어지며, 디지탈 워드 신호 THRESHOLD＿2에 포함된 값에 대해 비교기(73)에서 비교된다.
신호 C1kDiv의 주기 길이 에러가 클록 신호 C1kDiv의 예상 주기 길이의 2% 이하만큼 일정한 주기 H로부터 신호 C1kDiv의 바로 다음 주기로 변화되는 것으로 가정한다. 2% 임계값은 신호 TNRESHOLD＿2에 포함되어 있다. 따라서, 본 발명의 특징을 구체화한 신호 CONSISTENCY는 비교기(73)의 출력(73a)에서 발생된다. 이와 같이, 신호 CONSISTENCY는 신호 NERR의 크기가 1 클록 주기 H로부터 신호 C1kDiv의 바로 다음 주기로 신호 NEST의 값의 2% 정도만큼 변화하면 발생된다. 제7b도의 신호 CONSISTENCY는 안정되고 잡음없는 동기 신호 HSRef와 에러 신호 Nerr이 있음을 나타낸다.
제7a도의 신호 ｜Nerr｜는 비교기(60)에서 일정한 값 2와 비교된다. 비교기(60)는 신호 HSRef의 주기 길이에 대한 신호 C1kDiv의 주기 길이의 에러, 즉 차가 신호 C1k의 2 클록 주기보다 작은 경우 신호(60a)를 발생한다.
제7a도의 신호 CONSISTENCY가 발생되고, 신호 ｜Nerr｜의 값은 2보다 크거나 또는 같지만 제7a도의 신호(60a)에 제공되는 신호 Nset 값의 8% 보다는 작으며, 신호 CFR은 발생되지 않는 것으로 가정한다. 따라서, "AND" 게이트(74)는 신호 FFR을 발생시킨다. 신호 FRR은 제2a도~제2c도의 스위치드 커패시터의 결합 또는 분리 상태가 영향을 받지 않는 미세하거나, 또는 점진적인 주파수 에러 보정 동작 모드를 초기화시키고 설정한다. 제5도의 플로우 챠트의 경로(202, 203, 204, 205)는 제7a도의 신호 FFR의 발생에 의한 상태를 나타내고 있다. 반면에, 신호 CONSISTENCY가 발생되지 않으면, 제1도의 RCVCO(53)는 영향을 받지 않으며, 제5도의 플로우 챠트의 경로(197,204 및 209)에 나타난 바와 같이, 전술된 휴지 동작 모드가 된다.
미세한 주파수 에러 보정 모드에서, 제7a도의 신호 FFR은 아날로그 신호 VCOCV를 변화시키기 위해 제10도의 차지 펌프단(54)의 동작을 제어한다. 신호 VCOCV의 변화는 제1도의 RCVCO(53)의 주파수가 개략적인 주파수 에러 보정 모드에서와는 달리 점진적인 방법으로 스위치드 커패시터의 스위칭 단계없이 변화되게 한다.
제6도의 신호 NERR은 워드 리미터(Limiter)(75)를 통하여 펄스 발생기(76)에 결합된다. 리미터(75)는 신호 NERR의 최하위 8비트로부터 8비트 2진 보수 워드 신호(75a)를 발생한다. 신호 NERR은 13비트 워드 신호이다. 신호 NERR의 크기가 8비트 워드 신호(75a)로 표현될 수 있는 크기보다 크다면, 신호(75a)는 8비트 2진 보수 워드의 양 또는 음의 상한치와 동일한 값으로 설정된다. 워드 신호(75a)는 펄스 발생기(76)의 2진 카운터(도시되지 않음)에 저장된다. 펄스 발생기(76)는 신호 NERR의 비트 SIGN에 따라 신호 FFR＿UP의 펄스 또는 신호 FFR＿DN의 펄스를 발생한다.
출력 신호 FFR＿UP의 소정의 펄스는 에러 신호 NERR의 크기에 비례하는 펄스 폭을 가지며, 신호 NERR의 값이 음일 때 발생한다. 신호 FFR＿UP은 신호 C1k의 주파수가 요구되는 값보다 낮으면 발생된다. 이와 유사하게, 신호 FFR＿DN의 소정의 펄스는 신호 NERR의 크기에 비례하는 펄스 폭을 가지며, 신호 C1k의 주파수가 요구되는 값보다 높으면 발생된다.
신호 FFR의 제어 하에서 제10도의 신호 FFR＿UP 또는 FFR＿DN은 선택되어 대응하는 2 입력 멀티플렉서쌍(54a, 54b)과 대응하는 게이트쌍(54c, 54d)을 통하여 대응하는 스위치쌍(SW3,SW4)의 대응 제어 단자쌍(54ca, 54cd)에 결합된다. 신호 FFR＿UP의 펄스가 발생되면, 스위치 SW3은 정펄스 전류 I3을 단자(54f)에 결합한다. 이와 유사하게 신호 FFR＿DN의 펄스가 발생되면, 스위치 SW4는 부펄스 전류 I4를 단자(54f)에 결합한다.
집적 회로 제조 기술을 사용하여 형성된 커패시터 Cint는 스위치 SW1을 통하여 분리 커패시터 Cext와 병렬로 결합된다. 이는 미세한 주파수 보정 모드에서 단자(54f)에 결합된 스위치 SW1의 선택기를 갖음으로써 행해진다. 스위치 SW1의 제어는 제10도의 표에 의해 나타나 있다. 결과적으로, 커패시터 Cext 및 Cint는 신호 FFR＿UP이 발생되면 신호 FFR＿UP의 펄스 폭에 비례하는 양만큼 병렬로 충전된다. 커패시터 Cext 및 Cint는 신호 FFR＿DN이 발생되면 유사한 방법으로 방전된다. 신호 VCOCV는 커패시터 Cext에서 발생되며 제2a도의 RCVCO(53)에 결합된다.
개략적인 주파수 에러 보정 모드와 유사하게, 그리고 이와 유사한 이유로 제9b도의 신호 HSRef의 교호 주기동안 발생되는 간격 MEASUREMENT 동안, 신호 C1k의 주파수는 주파수 에러 측정과 동시에 변화하지 않는다. 신호 NERR에 따라, 제10도의 커패시터 Cint 및 Cext의 충전/방전은 제9b도의 신호 HSRef의 다른 교호 주기 간격 CONTROL 동안만 인에이블된다. 미세한 주파수 에러 보정 모드의 동작시 신호 C1kDiv의 주기 길이와 신호 HSRef의 주기 길이간의 차는 신호 C1k의 2주기 길이 또는 신호 HSRef의 주기 H의 대략 0.2%내에 든다.
미세한 주파수 에러 보정 모드동안의 신호 VCOCV에 의해 발생되는 보정 범위는 제2a도 내지 제2c도의 RCVCO(53)의 전체 주파수 범위의 대략 ±8%이다. 따라서, 바람직하게는 신호 VCOCV는 개략적인 주파수 에러 보정 모드동안 발생되는 신호 CF(4j + i)의 소정의 스위칭 단계와 연관된 주파수의 각 범위를 오버랩할 정도로 충분히 큰 범위를 갖는다. 이는 전술된 바와 같이, 개략적인 주파수 에러 보정 모드에서 소정의 스위칭 단계와 연관된 주파수 범위가 RCVCO(53)의 전체 주파수 범위의 대락 4%와 동일하다. 바람직하게는, 신호 VCOCV의 보정 범위가 여전히 매우 작아서 잡음에 대한 감도는 감소된다.
본 발명의 특징을 실행함에 있어서, 제7b도의 신호 CONSISTENCY가 발생되지 않으면 휴지 동작 모드가 발생된다. 예컨대 제1도의 신호 HSRef가 잡음과 혼성되면 휴지 모드가 발생한다. 휴지 모드에서 제10도의 스위치 SW1은 커패시터 Cext를 단자(54f)로부터 분리시킨다. 따라서, 제10도의 커패시터(Cext)는 충전 또는 방전되지도 않으며, 신호 VCOCV는 비교적 일정하게 유지된다. 휴지 모드에서 신호 VCOCV는 단위 이득 증폭기와 스위치 SW2를 통하여 커패시터(Cint)에 결합되어 커패시터(Cint)의 단자(54f)의 커패시터 전압은 신호 VCOCV의 전압을 추적한다. 스위치 SW2의 제어는 제10도의 표에 의해 나타나 있다.
제1도의 신호 HSRef의 중지(interruption) 구간이후에 정상 동작 신호 HSRef가 복원되어 제7b도의 신호 CONSISTENCY가 재생됨을 가정한다. 휴지 모드의 동작으로 인하여 제10도의 신호 VCOCV는 방해받지 않으며, 신호 HSRef의 중지 구간이 종단된 후 정상 상태 위상 동기 동작에 대략적으로 요구되는 레벨에 미리 유지되어 있을 수도 있다. 이와 같이, 제1도의 PLL(100)의 과도 상태는 짧은 지속 기간동안 유지되는 것이 바람직하다.
제11도는 위상 에러 보정 동작 모드에서 사용되는 제1도의 위상 검출기(51)를 더욱 상세히 나타내고 있다. 제12a도~제12g도는 대응하는 파형을 도시하고 있다. 제1도, 제2a도~제2c도, 제3도~제6도, 제7a도 및 제7b도, 제9a도~제9c도, 제10도, 제11도, 제12a도 내지 제12g도의 유사 기호 및 부호는 유사한 용어 또는 기능을 나타내고 있다. 제11도의 검출기(51)는 신호 HSRef에 의해 클록킹되고 신호 CILDiv에 의해 리셋되는 D타입 플립플롭(51c)을 포함한다. 플립플롭(51c)는 제12b도의 신호 C1kDiv의 상승 구간이 제12a도의 신호 HSRef의 상승 구간보다 지연되는 경우에 제12c도의 소정 펄스의 신호 FPH＿UP를 발생한다. 제11도의 D타입 플립플롭(51d)은 신호 C1kDiv에 의해 클록킹되고 원샷(one-shot) 멀티바이브레이터(51f)를 통하여 신호 HSRef에 의해 리셋된다. 플립플롭(51d)은 제12e도의 신호 C1kDiv의 상승 구간이 제12a도의 신호 HSRef의 상승 구간보다 앞서면, 제12g도의 소정 펄스의 신호 FPH＿DN을 발생한다. 펄스 신호 FPH＿UP 및 FPH＿DN의 각 펄스 폭은 위상 차에 비례한다. 펄스 신호 FPH＿UP 및 FPH＿DN중 하나만이 소정 주기 H동안 발생될 수 있다.
제7b도의 펄스 신호 FPH＿UP 또는 FPH＿DN은 "OR" 게이트(80) 통하여 3비트 2진 카운터(81)에 결합된다. 각 펄스의 펄스폭이 신호 C1k의 2 클록 주기보다 작으면(비교적 적은 위상 에러를 나타낸다), 출력 신호(81a)는 폴스 레벨에 있다. 신호(81a)는 인버터(82)를 통하여 "AND" 게이트(83)의 입력단 B에 결합된다. 주파수 에러 표시 신호(60a)는 게이트(83)의 제2의 입력단 A에 결합된다. 신호(60a)는 신호 ｜Nerr｜이 신호 C1k의 2 클록 주기를 나타내는 2보다 작으면 발생된다.
예컨대, 폴스 레벨에 있는 신호(81a)에 의해 나타나는 바와 같이 위상 에러가 작고 신호(60a)의 발생에 의해 나타나는 바와 같이 주파수 에러가 작다면, 미세한 주파수 에러 보정 모드의 동작 다음에 게이트(83)는 신호 FPH를 발생한다. 결과적으로 미세한 위상 에러 보정 모드가 발생된다. 제5도의 플로우 챠트의 경로(202, 206, 207, 208)는 미세한 위상 에러 보정 모드가 이루어지는 방법을 나타내고 있다.
미세한 주파수 에러 보정 모드 및 개략적인 주파수 에러 보정 모드와는 달리 미세한 위상 에러 보정 모드에서는, 위상 에러가 측정되고 제9b도의 신호 HSRef의 각 주기 H에서 보정된다. 미세한 위상 에러 보정 모드에서, 위상 에러에 비례하는 제10도의 아날로그 신호 VCOCV는 위상 동기 상태를 얻어 유지하는데 사용된다.
제13a도~제13d도는 미세한 위상 에러 보정 모드에서의 동작을 설명하는데 유용한 파형을 도시하고 있다. 제1도, 제2a도~제2c도, 제3도~제6도, 제7a도 및 제7b도, 제8도 제9a도~제9c도, 제10도, 제11도, 제12a도~제12g도, 제13a도~제13d도의 유사 기호 및 부호는 유사한 용어 또는 기능을 나타낸다.
제7b도의 신호 FPH가 발생되면, 제10도의 신호 FPH＿UP 또는 FPH＿DN은 선택적으로 멀티플렉서(54a,54b) 및 게이트(54c,54d)를 통하여 스위치 SW3 및 SW4의 단자(54ca,54cb)에 각각 결합된다. 신호 FPH＿UP 또는 FPH＿DN은 제13b도의 신호 C1kDiv의 각 주기동안 발생하는 다음의 3 동작 시퀸스로 커패시터 Cint 및 Cext에 공급된다.
전술된 3동작 시퀸스의 제1의 동작에서, 제10도의 스위치 SW1은 HOLD 위치에 있다. 신호 FPH＿UP의 펄스가 발생된다면, 스위치 SW3은 정펄스 전류 I3을 단자(54f)에 결합한다. 이와 유사하게, 신호 FPH＿DN의 펄스가 발생된다면, 스위치 SW4는 부펄스 전류 I4를 단자(54f)에 결합한다. 커패시터 Cint는 신호 FPH＿UP이 펄스 폭에 비례하는 양만큼 발생되면 충전되고, 신호 FPH＿DN이 발생되면 방전된다. 이와 같이, 커패시터 Cint와 전류 I3 및 I4는 커패시터 Cint에 위상 에러에 비례하는 전압을 발생시키는 저역 통과 루프 필터 또는 적분기로서 동작한다.
제2의 시퀸스 동작에서 제6도의 펄스 발생기(85)는 제13b도의 신호 C1kDiv의 하강 구간 다음에 제6도 및 제 13c도의 펄스 신호 CHK를 발생한다. 제6도의 펄스 신호 CHK는 도시되지 않은 방법으로 제10도의 스위치 SW2가 개방되게 하고 스위치 SW1로 하여금 커패시터 Cext를 단자(54f)에 결합하게 한다. 이와 같이, 커패시터(Cint, Cext)는 병렬로 결합된다. 따라서, 커패시터(Cext)의 차지는 커패시터(Cint)의 차지에 따라 변화하며, 측정된 위상 에러에 의해 결정된다. 이러한 방법으로 차지 전이는 커페시터(Cext, Cint)간에 발생된다.
제3의 시퀸스 동작에서 제6도의 발생기(85)는 제13c도의 펄스 신호 CHK 다음에 제6도 및 제13d도의 펄스 신호 INIT를 발생한다. 펄스 INIT는 도시되지 않은 방법으로 제10도의 스위치 SW1이 HOLD 위치에 있게 하고 스위치 SW2가 폐쇄된 위치에 있게 한다. 이러한 방법으로 초기 상태 전압은 신호 C1kDiv의 차기 주기에서 발생되는 차기 3동작 시퀀스의 차기 제1의 동작에 대비하여 더 큰 커패시터 Cext에서와 마찬가지로 커패시터 Cint에서 유지된다. 바람직하게는 신호 C1kDiv는 미세한 위상 조정 모드에서 예컨대 2ns 이하의 지터에 영향을 받을 수 있다.
제1도의 미세한 주파수/위상 제어 신호 VCOCV도 비교기(91)에 결합되어 있다. 신호 OUT-OF-RANGE는 신호 VCOCV의 크기가 소정의 전압 범위를 벗어난다면 비교기(91)에 의해 발생된다. 신호 OUT-OF-RANGE는 신호 VCOCV가 RCVCO(53)의 동작의 선형 제어 범위 밖의 크기에 가까워지는 상황을 나타낸다. 신호 OUT-OF-RANGE가 발생되면, PLL(100)은 전술된 개략적인 주파수 제어 모드에서 동작하기 시작한다. 제5도의 플로우 챠트의 경로(214,215)는 이러한 상황을 나타낸다.
위상 에러가 크면 제12a도의 신호 HSRef의 상승 구간과 제12b도 또는 제12c도의 신호 C1kDiv의 상승 구간간의 시간 차가 제7b도의 신호 C1k의 2 클록 주기와 동일하거나 또는 커지게 되고, 신호(81a)가 발생될 것이다. 신호(81a)는 플립플롭(84)을 "셋팅"시키고 이 플립플롭이 출력 신호 PE＿LAT를 발생시킨다. 신호 PE＿LAT는 "OR" 게이트(51a, 51b)를 통하여 제11도의 위상 검출기(51)의 플립플롭(51c, 51d)에 결합되어 신호 FPH＿UP 또는 FPH＿DN의 다음에 발생하는 펄스의 하강 구간을 종단 또는 발생한다. 이와 같이, 바람직하게는 미세한 위상 에러 보정 모드에서 검출기(51)가 제10도의 단(54)을 제어하면 제11도의 검출기(51)는 신호 C1kDiv의 각 주기동안의 초과량만큼 신호 CKI의 주파수/위상이 변화되지 못하게 한다.
큰 위상 에러를 나타내는 트루 레벨의 제7b도의 신호(81a)는 "AND" 게이트(90)의 입력단 C에 결합된다. 전술된 바와 같이 제9b도의 신호 HSRef의 1주기 H에서 바로 다음 주기까지의 일관된 주파수 에러를 나타내는 신호 CONSISTENCY는 제7b도의 게이트(90)의 제2의 입력단 A에 결합된다. 신호 ｜Nerr｜의 값이 2보다 작으면 적은 주파수 에러를 나타내는 신호(60a)는 게이트(90)의 제3의 입력단 B에 결합된다. 3개 신호(81a, 60a, CONSISTENCY) 모두가 발생되면 게이트(90) 신호 CPH＿RST를 발생한다. 신호 CPH＿RST는 D타입 플립플롭(91)의 클록 입력에 결합된다. 플립플롭(91)의 출력 Q는 신호 HSRef의 상승 구간이 신호 CPH＿RST 발생 다음에 발생되면 펄스 신호 RST를 발생하는 D타입 플립플롭(92)의 입력 D에 결합된다.
신호 RST는 제1도의 ÷ N카운터(52)에 결합되어 신호 HSRef와 C1kDiv간의 즉각적인 위상 동기를 제공하는 방법으로 카운터(52)의 플립플롭(도시되지 않음)을 프리세팅한다. 이와 같이, 신호 RST는 개략적인 위상 에러 보정 동작 모드를 제공한다. 제5도 플로우 챠트의 경로(210, 211, 212)는 개략적인 위상 보정 모드를 달성하는 방법을 나타내고 있다. 이 모드는 예컨대 비디오 테이프 레코더에서 발생되는 제1도의 신호 HSRef의 위상이 재생 모드의 수직 리트레이스 간격동안 갑자기 변화하면 발생될 수 있다. 이 개략적인 위상 에러 보정은 제1도의 RCVCO(53)와 위상 검출기(51)간의 신호 경로를 통하여 신호 VCOCV의 신호 경로를 바이패스하는 방법으로 실행된다. 급격한 즉 개략적인 위상 보정의 결과로 신호 C1kDiv의 위상은 신호 C1k의 위상에 심하게 영향을 주지 않고도 신호 HSRef의 위상에 일치시킨다. 이러한 방법에 있어서, 바람직하게 RCVCO(53)의 전이 장애는 제거되거나 또는 매우 감소된다.
본 발명의 특징을 실행함에 있어서, 큰 위상 에러를 표시하는 제7b도의 신호(81a)가 발생되고 안정된 동기 신호 HSRef를 나타내는 신호 CONSISTENCY가 발생되지 않으면, 신호 RST는 발생되지 않고 휴지 동작 모드가 발생된다. 제5도 플로우 챠트의 경로(213)는 휴지 모드가 달성되는 방법을 나타내고 있다. 제7b도의 신호 CONSISTENCY가 발생되지 않을 때 휴지 모드에서의 동작과 개략적인 위상 에러 보정을 못하게 하는 것에 대한 이점은 제1도의 PLL(100)의 과도 장해를 감소될 수 있다는 것이다. 이러한 장해는 예컨대 신호 HSRef의 중지 지속 기간이 짧을 때 감소될 수 있다.

Claims (6)

  1. 동기 신호에 동기되는 발진 신호를 발생하는 장치에 있어서, 상기 발진 신호를 발생하는 제어 가능한 발진기와; 주사 주파수에 관련된 주파수의 상기 동기 신호의 소스와; 상기 발진 신호 및 동기 신호에 응답하여, 이들 신호간의 사이클 관련 에러를 나타내며 상기 발진기의 제어 입력단에 결합되어 부귀환 루프 방법으로상기 사이클 관련 에러를 보정하도록 상기 발진 신호의 상기 사이클을 보정하는 제1의 신호를 발생하는 수단과; 상기 제1의 신호 발생 수단에 결합되어, 상기 동기 신호의 소정의 주기쌍에서 측정되는 상기 에러를 비교하고, 상기 주기쌍중 하나에서 측정되는 상기 에러와 상기 주기쌍중 나머지에서 측정되는 상기 에러간의 차가 제1의 값보다 크면 상기 발진 신호의 보정을 디스에이블하는 수단을 포함하는 것을 특징으로 하는 발진 신호 발생 장치.
  2. 제1항에 있어서, 상기 제1의 신호는 주파수 에러를 나타내는 것을 특징으로 하는 발진 신호 발생 장치.
  3. 제2항에 있어서, 상기 발진 신호와 동기 신호간의 상기 주파수 에러가 제2의 값을 초과하고 상기 차가 상기 제1의 값보다 작으면 상기 발진 신호 발생 장치는 미세한 주파수 에러 보정 모드에서 동작하며, 상기 주파수 에러가 상기 제2의 값보다 작으면 상기 발진 신호 발생 장치는 위상 에러 보정 모드에서 동작하는 것을 특징으로 하는 발진 신호 발생 장치.
  4. 제1항에 있어서, 상기 제1의 신호 발생 수단은 상기 발진 신호와 동기 신호간의 위상 에러를 나타내는 신호를 발생하는 위상 검출기를 포함하고, 상기 발진 신호 보정의 디스에이블 수단은 상기 주기쌍의 제1의 주기의 주파수 에러와 상기 주기쌍의 제2의 주기의 주파수 에러간의 차를 측정하는 수단을 포함하며, 상기 위상 에러가 제2의 값을 초과하고 상기 에러간의 차가 일관성 있는 상기 주파수 에러를 나타내면 상기 발진 신호 발생 장치는 개략적인 위상 에러 보정 모드에서 동작하는 것을 특징으로 하는 발진 신호 발생 장치.
  5. 제1항에 있어서, 상기 에러 비교 수단은 제1의 수평 라인 주기동안 측정되는 에러와 제2의 수평 라인 주기동안 측정되는 에러를 비교하는 것을 특징으로 하는 발진 신호 발생 장치.
  6. 제1항에 있어서, 상기 에러간의 차가 상기 에러의 비일관성을 나타내는 것을 특징으로 하는 발진 신호 발생 장치.
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