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KR100305524B1 - 플랫패널의제조방법 - Google Patents

플랫패널의제조방법 Download PDF

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KR100305524B1
KR100305524B1 KR1019980038625A KR19980038625A KR100305524B1 KR 100305524 B1 KR100305524 B1 KR 100305524B1 KR 1019980038625 A KR1019980038625 A KR 1019980038625A KR 19980038625 A KR19980038625 A KR 19980038625A KR 100305524 B1 KR100305524 B1 KR 100305524B1
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가부시끼가이샤 도시바
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Abstract

본 발명은, 거의 균일하고 입자직경이 큰 결정입자로 구성된 다결정을 용이하게 제조할 수 있는 다결정, 및 화질이 높은 화상을 표시할 수 있고 내구성면에서도 우수한 액정표시장치를 제공하는 것을 목적으로, 기재(基材)상에 얇게 퇴적한 제1물질로 이루어진 박막층이 그 표면이 산화되지 않는 조건으로 가열했을 때에 응집화(塊狀化)하는 성질을 이용하여 복수의 미세한 결정을 생성시키고, 그런 후 제2물질을 복수의 미세한 결정 위에 퇴적하여 가열처리를 실시함으로써 다결정을 형성한다.

Description

플랫 패널의 제조방법{METHOD FOR MANUFACTURING A FLAT PANNEL}
본 발명은 액정표시장치 등의 반도체소자를 탑재한 플랫 패널의 제조방법에 관한 것이다.
일반적으로, 비정질 실리콘(Amorphous Silicon)은 예컨대 플라즈마 CVD(Che mical Vapor Deposition)법에 의해 제조되고 있다. 이 방법은 저온에서 비정질 실리콘의 박막층을 형성하는데 적합하다. 예컨대, 유리기판상에 퇴적하는 것이 가능하기 때문에, 액정표시장치에 탑재되는 TFT(Thin Film Transistor) 등의 채널층으로서 널리 이용되어 왔다. TFT의 제조공정에 있어서, 비정질상태의 반도체 재료를 가열해서 용융·재결정화하여 다결정으로 하는 공정은 제조된 반도체소자의 품질에 지극히 큰 영향을 미치고 있다. 예컨대, Si의 TFT에서의 전자의 이동도(移動度)는, 비정질 실리콘을 이용한 경우, 기껏해야 10㎠/V·sec 정도의 값밖에 얻어지지 않는다. 이에 대해, 다결정 실리콘을 이용한 경우에는, 1자리수 이상 높은 100㎠/V·sec를 넘는 이동도도 실현가능하다. 따라서, 비정질 실리콘을 대신하는 재료로서 다결정 실리콘이 주목되고 있다.
종래, TFT에 다결정 실리콘을 적용한 액정표시장치를 형성하는 방법은, 미리 기판상에 퇴적시킨 비정질 실리콘을 가열함으로써 실리콘 다결정을 형성하는 공정을 거치고 있다. 특히, 10인치를 넘는 대면적의 플랫 패널형상의 기판에 대해 고속으로 다결정 실리콘을 생성하는 방법으로서는, ELA(Excimer Laser Annealing)법이 소자를 양산성 좋게 제조할 수 있으므로 좋다. 왜냐 하면, ELA법은 기판을 거대한 노(爐)에 수시간에 걸쳐 도입하여 처리하는 고상성장법(固相成長法)과 달리, 비정질 실리콘에 대해 예컨대 2㎜/sec의 고속으로 레이저 빔을 주사(走査)함으로써수분내에 대면적의 기판상에 다결정 실리콘을 생성할 수 있기 때문이다.
그렇지만, ELA법으로 제조된 다결정의 결정입자의 크기는 통상 0.1∼0.5㎛ 정도이고, 조건을 한정해도 기껏해야 1㎛ 정도이며, 게다가 균일한 결정입자를 얻을 수 없다는 문제가 있었다.
또, ELA법으로 제조된 다결정 실리콘을 갖춘 TFT 등의 반도체소자에 있어서, 전자의 이동도를 100㎠/V·sec를 넘도록 하기 위해서는, ELA법에 즈음하여 좁은 조건으로 다결정의 성장을 행할 필요가 있고, 이 조건에 의해 ELA를 실시했다고 해도 결정입자의 입자직경이 변동하기 때문에, 플랫 패널의 표면에 복수의 반도체소자를 형성한 경우에는 전기적인 특성이 면내(面內)에서 불균일하게 되어 버린다. 이 플랫 패널을 이용하여 액정표시장치를 작성한 경우, 표시화면의 휘도가 장소에 따라 변화하기 때문에 화질이 높은 화상을 표시할 수 없다고 하는 문제가 있었다.
상술한 바와 같이, 반도체소자를 기판 전면에 형성한 종래의 플랫 패널은 결정의 크기가 기판 표면의 장소에 따라 다르기 때문에, 반도체소자의 성능이 형성되는 장소에 따라 변동한다는 문제가 있었다. 특히, 플랫 패널 디스플레이는 표시화면의 휘도가 면내의 장소에 따라 변화하여 화질이 나쁘다는 문제가 있었다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 거의 균일하고 입자직경이 큰 결정입자로 구성되고, 경제성면에서도 우수한 다결정을 제공하는 것을 목적으로 한다. 또, 반도체소자를 기판 전면에 어레이형상으로 규칙성을 갖고 소자형성한 플랫 패널의 반도체소자의 특성균일화를 목적으로 한다. 더욱이, 디스플레이를 목적으로 한 플랫 패널의 표시화면의 면내의 휘도를 균일화하는 것을 목적으로 한다.
도 1은 본 발명의 제1실시형태인 액정표시장치의 1화소를 나타낸 도면,
도 2는 본 발명의 제1실시형태인 액정표시장치의 단면도,
도 3은 본 발명의 제1실시형태인 액정표시장치의 제조공정순의 단면도,
도 4는 본 발명의 제1실시형태인 반도체소자의 단면도,
도 5는 본 발명의 제1실시형태인 플랫 패널의 제조 도중의 평면도,
도 6은 비교예의 제조공정순의 단면도,
도 7은 본 발명의 제1실시형태의 TFT와 비교예의 TFT의 성능비교를 설명하는 도면,
도 8은 본 발명의 제1실시형태인 액정표시장치의 제조공정순의 단면도,
도 9는 본 발명의 제1실시형태인 액정표시장치의 제조공정순의 단면도,
도 10은 본 발명의 제1실시형태인 액정표시장치의 단면도,
도 11은 본 발명의 제1실시형태인 액정표시장치를 나타낸 단면도,
도 12는 본 발명의 제2실시형태인 플랫 패널의 제조공정순의 단면도이다.
상기 과제를 해결하기 위해 본 발명은 다음과 같은 구성을 채용하고 있다.
표면이 절연성을 나타내는 플랫 패널형상의 제1기판상에 함유산소량이 10%∼1×10-5%인 제1비결정 반도체층을 형성하는 제1막 형성공정과,
상기 비결정 반도체층을 그 표면이 산화되지 않는 조건에서 가열용융하여 복수의 미세한 결정으로 이루어진 응집화 결정을 형성하는 응집화공정,
상기 응집화 결정의 표면을 덮도록 제2비결정 반도체층을 형성하는 제2막 형성공정,
상기 제2비결정 반도체층을 가열용융하여 상기 응집화 결정을 핵으로 하여 결정화층으로 하는 가열공정 및,
상기 결정화층의 일부를 에칭하여 매트릭스형상의 섬영역으로 분리하고, 이 섬영역에 반도체소자를 형성하는 소자형성공정을 갖춘 것을 특징으로 하는 플랫 패널의 형성방법.
표면이 절연성을 나타내는 플랫 패널형상의 제1기판상에 함유산소량이 10%∼1×10-5%인 제1비결정 반도체층을 형성하는 제1막 형성공정과,
상기 비결정 반도체층을 그 표면이 산화되지 않는 조건에서 가열용융하여 복수의 미세한 결정으로 이루어진 응집화 결정을 형성하는 응집화공정,
상기 응집화 결정의 표면을 덮도록 제2비결정 반도체층을 형성하는 제2막형성 공정,
상기 제2비결정 반도체층을 가열용융하여 상기 응집화 결정을 핵으로 하여 결정화층으로 하는 가열공정,
상기 용융·재결정화층의 일부를 에칭하여 매트릭스형상의 섬영역으로 분리하고, 이 섬영역에 반도체소자를 형성하는 소자형성공정,
상기 제1기판에 형성되고, 상기 반도체소자에 따라 인가전압이 제어되는 화소전극 형성공정,
상기 화소전극에 대향하는 위치에 대향전극이 형성된 제2기판을 형성하는 공정 및,
상기 제1기판과 제2기판 사이에 액정층을 형성하는 공정을 갖춘 것을 특징으로 하는 플랫 패널의 형성방법.
이상 설명한 플랫 패널은, 완전히 플랫한 형상의 것에서부터 다소 만곡한 형상의 패널이라도 실질적으로 플랫형상의 것을 포함한다. 또, 플라스틱 기판을 사용한 플랫 패널은 제조후에 만곡한 곡면에 붙여 사용하는 경우도 있을 수 있다. 결국, 플랫, 곡면에 상관없이 2차원 평면에 반도체소자가 규칙적으로 올바르게 배열되어 있는 패널을 발명의 설명중에서 플랫 패널(flat panel)이라 칭한다.
본 발명에 따른 플랫 패널의 형성방법에 의하면, 기판상에 비교적 등간격으로 나란히 결정이 형성되는 응집화 결정을 핵으로서 사용한다. 응집화 결정을 이와 같이 비교적 규칙적으로 올바르게 형성할 수 있는 것은 발명자들의 아주 새로운발견에 근거한다. 이 응집화 결정을 핵으로 하여 용융·재결정화층을 형성함으로써, 결정입자의 크기 등의 형태를 제어할 수 있으므로, 거의 균일한 절정입자로 구성된 다결정으로 하는 것이 가능하게 된다.
따라서, 본 발명에 따른 반도체소자에 적용하면, 전기적인 특성이 거의 균일한 반도체소자를 플랫 패널의 전면에서 얻는 것이 가능하게 된다. 또, 반도체소자를 어레이형상으로 규칙성을 갖고 배열형성할 필요가 있는 액정표시장치에 본 발명의 플랫 패널을 적용한 경우에는, 휘도 등의 표시특성이 표시화면에서 균일하게 된다.
본 발명에 있어서는, 기판상에 얇게 퇴적시킨 제1비결정 반도체층이 그 표면이 산화되지 않는 조건으로 가열했을 때에 응집화하는 성질을 이용하여 복수의 미세한 결정을 생성시키고, 그런 후 제2비결정 반도체층을 응집화 결정상에 퇴적하여 가열처리를 실시함으로써 용융·고화(固化)하여 다결정을 형성하고 있다. 여기에서, 종래의 ELA법에 의한 다결정화와 비교하면서 응집화의 메카니즘을 설명한다.
예컨대, 종래의 ELA법을 이용한 비정질 실리콘의 다결정화는, 기판상에 비정질 실리콘만을 형성한 후, ELA법에 의해 비정질 실리콘을 가열용융하여 실리콘을 재결정화시킨다. 종래의 방법에 의하면, 산화막 표면의 랜덤한 위치에 불균일한 초기결정핵이 형성된다. ELA법으로 형성하는 다결정은 결정핵을 근원으로 성장하므로, 불균일한 형태의 결정입자가 최종 형성된다. 이 때, 용융한 실리콘은 결정핵으로부터 온도구배에 수직한 방향, 즉, 기판과는 반대로 되는 표면측을 향하여 성장을 개시하지만, 기판 표면에 평행한 방향에 대해서도 성장한다. 그렇지만, 서로 인접한 결정핵으로부터 성장한 결정입자는, 결정입자의 입자 경계가 접하면 평행한 방향에 대한 결정성장을 정지하기 때문에, 결정입자의 입자직경은 결정핵의 밀도에 따라 제한된다. 따라서, 종래의 ELA법에 의해 절연성 기판상에 다결정을 생성하면, 결정입자의 입자직경 등의 형태가 불균일한 결정입자가 형성된다. 이 다결정을 이용하여 반도체소자, 예컨대 TFT를 제조하면, TFT의 전기적 특성이 불균일하게 되고, TFT를 탑재한 액정표시장치에서는 TFT의 전기적인 특성의 변동이 각 화소에서의 표시의 변동을 직접 좌우하기 때문에 고화질의 화상을 표시하는 것이 곤란하게 된다.
한편, 결정입자의 형태의 제어는 비정질 실리콘이 용융된 후의 재결정화의 과정에 있어서 초기결정핵의 밀도를 제어함으로써 실현할 수 있다. 실리콘 산화막상에 실리콘의 박막층을 퇴적하고 가열처리를 실시하면, 실리콘 원자가 산화막의 표면상을 이동(migration)하여 표면의 형태를 변화시키고, 입자모양의 실리콘 결정의 덩어리로 되는 (응집화)성질이 있다. 발명자들의 연구에 의하면, 이 응집화 결정은 기판상에서 균일하게 분포한다는 것을 알아냈다. 따라서, 이 성질을 이용하여 산화막상에 퇴적하는 실리콘의 박막층의 두께, 어닐의 온도 및 어닐에 요하는 시간을 제어함으로써, ㎚의 단위로 실리콘의 미결정을 형성할 수 있다. 그래서, 산화막상에 미리 실리콘의 미결정을 형성한 후, 실리콘의 미결정이 형성된 산화막상에 비정질 실리콘을 적층하고, 가열처리를 실시하면, 실리콘의 미결정을 핵으로 하여 용융 실리콘의 재결정화(다결정화)를 꾀할 수 있다.
응집화에 필요한 어닐온도는 600℃∼900℃, 바람직하게는 700℃∼800℃가 좋다. 또, 어닐시간은 1분∼10시간, 바람직하게는 30분∼1시간이 좋다.
이렇게 해서, 상기 다결정을 채널층(채널영역)에 적용한 반도체소자의 전기적인 특성 등의 고성능화를 달성할 수 있고, 그 반도체소자를 탑재한 액정표시장치에 있어서는 각 화소의 특성이 균일화되고 표시 얼룩 등이 해소된 고화질 표시를 달성할 수 있다. 한편, 응집화 결정에 적합한 제1비결정 반도체층으로서는 기재(基材)의 표면상을 이동하는 물질이면 좋은 바, 반도체, 금속 및 금속 실리사이드 등의 금속과 반도체와의 합금을 들 수 있고, 예컨대 Si, SiGe, Ge, C 및 SiC 등의 IV족 원소 및 그 화합물이나 In, As, InAs, Ga, GaAsAl, AlAs, InAlGaAs, InAlAs, InAlP 및 InP 등의 III-V족 및 그 화합물을 결정 또는 비정질의 상태로 적용할 수 있다. 더욱이, 제2비결정 반도체층으로서는, 예컨대 비정질 실리콘, 비정질 SiGe 및 비정질 게르마늄 등을 적용할 수 있다. 또, 기재로서는, 예컨대 실리콘 산화막 등의 각종 산화물로 이루어진 박막 및 표면이 산화막인 기판을 적용할 수 있다.
여기에서, 본 발명의 바람직한 실시형태로서는 다음의 것을 들 수 있다.
(1) 제1비결정 반도체층은, Si, SiGe, Ge, C, SiC, In, As, InAs, Ga, GaAsAl, AlAs, InAlGaAs, InAlAs, InAlP 및 InP로부터 선택된다.
(2) 제2비결정 반도체층은, 비정질 실리콘, 비정질 SiGe 및 비정질 게르마늄으로부터 선택된다.
(3) 기판의 표면은, 실리콘 산화막, Si질화막, Al막, F를 첨가한 각종 산화막, 질소를 첨가한 각종 산화막 및 W(텅스텐)막으로부터 선택되는 막으로 형성된다.
(3) 반도체 소자는 TFT이다.
(4) 어닐온도는, 600℃∼900℃이다.
(5) 어닐온도는, 700℃∼800℃이다.
(6) 어닐시간은, 1분∼10시간이다.
(7) 어닐시간은, 30분∼1시간이다.
(8) 제2비결정 반도체층의 함유산소량은 10%∼1×10-5%이다.
(9) 제2비결정 반도체층의 함유산소량은 1%∼1×10-5%이다.
(10) 응집화공정은, 진공, 질소 또는 불활성 가스로부터 선택되는 분위기중에서 행한다.
(11) 가열공정은 ELA법으로 행한다.
(12) 응집화공정 전에, 제1비결정 반도체층의 표면을 불산으로 세정한다.
(13) 제1비결정 반도체층을 형성함에 즈음하여, 소정의 형상으로 개구된 마스크상으로부터 제1비결정 반도체층을 섬형상으로 퇴적형성한다.
(발명의 실시형태)
이하, 첨부된 예시도면을 참조하여 본 발명의 실시형태를 설명한다.
제1실시형태
이하에 본 발명에 따른 제1실시형태를 도면을 참조하여 상세히 설명한다.
도 1 및 도 2는, 제1실시형태에 따른 액정표시장치의 1화소를 나타낸 도면이다. 도 1은 1화소의 평면도이다. 도 2a∼도 2c는 도 1에 나타낸 구조를 갖춘 액정표시소자에서의 플랫 패널형상의 기판의 A-A' 단면, B-B' 단면 및 C-C' 단면을 나타낸다.
도 1 및 도 2에 있어서, 액정표시장치는 p-Si로 이루어진 TFT의 활성층(채널영역, 소스영역 및 드레인영역을 포함한다)(101)과 임플레인 전극(102)상에 위치하는 게이트 절연막을 매개로 하여 형성되는 게이트 전극선(103) 및 화소전극(104)를 구비하고 있다. 임플레인 전극선(106)은 콘택트 홀(107)을 매개로 하여 임플레인 전극(102)과 접속되어 있다. 활성층(101)과 화소전극(104)은 콘택트 홀(108,109)을 매개로 하여 전극패턴(110)에 의해 전기적으로 접속되어 있다. 더욱이, 활성층(101)과 신호선(105)은 콘택트 홀(111)에 의해 접속되어 있다. 여기에서, 유리기판(123)상에는 산화실리콘의 게이트 절연막(113) 및 층간 절연막(124)이 형성되어 있다. 활성층(101)을 중심으로 하는 이 TFT는 코플래너형의 TFT이다.
여기에서, 도 1에 나타낸 액정표시장치의 제조공정을 도 3∼도 5에 따라 설명한다.
먼저, 도 3a에 나타낸 바와 같이, 유리기판(123)상에 실리콘 산화막(124)을 플라즈마 CVD법에 의해 100㎚의 두께로 되도록 형성하였다. 그 다음에, 이 유리기판(123)을 초고진공(UHV: Ultra High Vacuum)-CVD장치에 도입하고, 이 기판(123)을 가열시키지 않고 두께 1㎚의 매우 평탄한 비정질 실리콘층(125)을 퇴적하였다. 여기에서, 비정질 실리콘층(125)의 퇴적에는 Si2H6으로 이루어진 가스(126)을 이용하였다. 구체적으로는, CVD장치내에 있어서 기판(123)의 표면에 대향하는 위치에 설치된 보조 히터로 가스(126)의 분자를 열분해한 후에 기판(123)에 공급한다. 이 방법에 의해, 기판(123)의 표면에서의 가스(126)의 분해가 일어나지 않는 실온에 있어서도 실리콘의 박막을 형성할 수 있다. 이 비정질 실리콘의 박막을 형성할 때, UHV-CVD법을 이용한 장치(예컨대, 일본 공개특허 특개평 7-245263호 공보를 참조)를 알맞게 이용할 수 있지만, 이 장치에 한정되지 않고 고체의 실리콘을 전자선으로 가열하여 기판에 공급하는 분자선 결정성장(MBE)법, 플라즈마 방전에 의해 기체상태의 원료를 분해하여 기판에 공급하는 플라즈마 CVD법, ECR 플라즈마법 및 원료로 되는 가스를 전계 등에 의해 끌어내어 방향성을 갖게 한 CVD법 등을 이용한 장치에 의해 형성할 수 있다. 어느 쪽의 장치에 의해 제조된 박막을 적용한 경우에도, 후술하는 응집화 미결정을 얻을 수 있다. 또, 상기 비정질 실리콘 대신에, 실리콘 다결정으로 그 일부 또는 전체가 구성되는 박막을 이용해도 좋다. 여기에서, 가장 중요한 포인트는, 비정질 실리콘층(125)의 박막층으로의 산소 등의 불순물의 혼입을 억제하는 것에 있다. 비결정 실리콘층(125)에 산소가 다량으로 함유되면, 실리콘 원자의 마이그레이션이 방해되기 때문에 실리콘 원자가 이동할 수 없고, 미결정의 생성(응집화)을 제어할 수 없기 때문이다. 비결정 실리콘층(125)의 함유산소량은 10%∼1×10-5%, 바람직하게는 1%∼1×10-5%가 좋다.
그 다음에, 비정질 실리콘층(125)을 대기에 노출시키는 일 없이 진공중에 보존하고, 830℃에서 가열하였다. 즉, UHV-CVD장치로 비정질 실리콘층(125)을 형성한 후, 가스(126)를 구성하는 분자를 분해하기 위한 보조 히터를 정지함과 더불어,기판(123)을 가열하는 히터를 승온하여 기판(123)을 초고진공중에서 3분간에 걸쳐 가열하였다. 그 결과, 도 3b에 나타낸 바와 같이, 실리콘 산화막(124)상에 평탄하게 형성되어 있던 비정질 실리콘층(125)은, 응집화 현상에 의해 최대 직경이 40㎚이고 높이가 10㎚ 정도의 독립한 복수의 실리콘의 미결정(127)으로 되었다. 또, 결정의 간격도 0.09㎛∼0.11㎛로 비교적 등간격으로 나란하였다. 여기에서, 비정질 실리콘층(125)의 두께 및 가열온도를 변화시킴으로써, 미결정(127)의 크기 등의 형태를 제어하는 것이 가능하다. 예컨대, 비정질 실리콘층(125)의 두께를 0.5㎚로, 가열온도를 730℃로 한 경우에는, 최대의 직경이 25㎚이고, 높이가 2㎚ 정도의 미결정을 얻을 수 있다. 이때, 응집화하기 전의 비정질 실리콘층(125)을 대기에 노출시키지 않은 것은, 상기한 바와 같이 비정질 실리콘층(125)이 대기중에서 산화되는 것을 방지하기 위함이기 때문에, 비정질 실리콘층(125)을 고순도 질소, 고순도 아르곤 및 고순도 헬륨 등의 불활성 가스의 분위기에서 유지하는 등으로 해서 산화를 방지하는 수단이 강구되어 있으면 특별히 진공중에 유지할 필요는 없다.
또, 사용하는 기판은, 가열중에 비정질 실리콘층(125)과 믹싱(mixing) 등을 일으키지 않는 것이라면, 본 실시예에서 인용한 유리기판(123) 대신에, 실리콘, 알칼리유리, 석영, SiC, 사파이어, 각종의 플라스틱, 플라스틱 필름 및 비닐 필름 등으로 이루어진 기판을 이용할 수 있다. 이들 경우에서도 상기 미결정의 생성(응집화)이 가능하다. 더욱이, 본 실시형태에서는 기판재료로서 실리콘 산화막을 이용한 예를 나타냈지만, 기판재료는 가열처리에 의해 미결정을 생성하는(응집화하는) 재료가 기판의 표면을 이동(migration)하고, 표면의 형태를 변화시켜 입자모양의결정(미결정)을 생성하는 것이라면, 특별히 한정은 되지 않고, 예컨대 SiNx막, Al막, F를 첨가한 각종 산화막, 질소를 첨가한 각종 산화막 및 W(텅스텐)막 등을 적용할 수 있다. 또, 가스(126)의 종류 또는 조성을 바꾸고, 온도 및 처리시간 등의 가열조건을 변화시키면, SiH4, Si3H8등의 수소화 Si가스나, GeH4, Ge2H6등의 각종의 가스를 적용할 수도 있다.
그 다음에, 도 3c에 나타낸 바와 같이, 실리콘의 미결정(127)이 형성된 유리기판(123)상에 플라즈마 CVD법에 의해 50㎚의 비정질 실리콘층(128)을 형성하였다. 따라서, 실리콘 산화막(124)과 비정질 실리콘층(128)과의 경계면에 실리콘의 미결정(127)이 존재하는 구조가 얻어졌다. 바람직하게는, 비정질 실리콘층(128)을 형성하기 전에, 실리콘의 미결정(127)에 형성된 산화막을 제거하기 위해, 실리콘 기판(123)을 0.01%의 희HF중에 약 1초간 정도 담기게 하면 좋다. 또, 예컨대 질소, 아르곤, 헬륨 및 수소 등의 분위기 하에서 반송할 수 있는 장치 등에 의해, 실리콘의 미결정(127)의 표면을 산화시키지 않도록 플라즈마 CVD를 실시할 수 있는 것이라면, 유리기판(123)을 희HF중에 담글 필요는 없고, 유리기판(123)을 대기에 노출한 경우라도, 수시간 이내에 유리기판(123)의 반송이 종료하는 것과 같은 조건이라면, 실리콘의 미결정(127)상에 형성되는 산화막은 기껏해야 수Å 이내이고 비정질 실리콘층(128)을 이용한 다결정화는 방해되지 않는다.
이어서, 도 3d에 나타낸 바와 같이, 실리콘 기판(123)에 형성된 비정질 실리콘층(128)을 ELA법에 의해 용융하여 결정입자(129)로 이루어진 다결정 실리콘층을얻었다. 이 경우, ELA법에 의해 다결정을 생성할 때에, 대기중에 있어서, XeCl 레이저의 단위면적당 조사에너지밀도는 340mJ/㎠이고, 조사시의 유리기판(123)의 온도는 실온이었다. 그 결과, 실리콘 산화막(124)상의 비정질 실리콘층(128)이 용융하고, 입자직경이 0.1㎛ 정도의 균일한 결정입자(129)로 구성된 다결정이 형성되었다. 이때, XeCl 레이저의 단위면적당 조사에너지밀도를 330mJ/㎠로 한 경우에 있어서도, 다결정을 구성하는 결정입자의 입자직경분포에 변화는 없었다. 따라서, 종래의 ELA법과 비교하여 낮은 조사에너지밀도에서의 프로세스를 실현하기 위해, 레이저의 출력변동이 있는 엑시머레이저를 이용한 ELA법에서의 프로세스 마진을 확대할 수 있기 때문에, 다결정 실리콘의 수율의 향상도 달성할 수 있었다.
여기에서, 상기 제조공정을 이용하여 형성한 본 발명에 따른 다결정 실리콘층(129)을 능동영역으로 하는 n-ch TFT를 형성하였다. TFT의 단면도가 도 4이다. 채널영역(207), 소스영역(208) 및 드레인영역(209)에는, 다결정 실리콘(129)이 사용되고 있다. 이 채널영역(207), 소스·드레인영역(208,209)상에는 산화실리콘의 게이트 절연막(113)을 매개로 하여 게이트 전극(103), 소스·드레인전극(210,211)이 형성되어 있다. 참조부호 124는 산화실리콘의 보호막이다. 도 5는 플랫 패널형상의 기판(123)상에 TFT(202)를 형성한 상태의 평면도이다. 이러한 TFT(202)를 플랫 패널형상의 기판(123)의 중심영역(200)상에 복수개 형성하였다.
기판(123)상에 형성한 TFT(202)의 전자의 이동도(Vds)를 측정한 결과가, 도 7의 701이다. 702는 비교예의 TFT의 전자의 이동도(Vds)이다. 이 비교예는, 덩어리모양의 결정(응집 결정)을 핵으로 채용하고 있지 않다. 응집 결정 대신에 ELA로재결정화한 실리콘의 핵으로부터 다결정 실리콘을 형성하고, 이 다결정을 능동층으로 하는 TFT이다. 비교예의 TFT의 제조방법은 도 6에 나타내었다. 즉, 도 6a에 나타낸 바와 같이, 비정질 실리콘의 박막을 ELA로 용융·고화시켜 얻은 다결정 실리콘(132)을 결정핵으로 하여 다결정 실리콘(133)을 성장시켰다. 이 밖의 점 이외는 도 3에서 설명한 제조방법과 동일하다.
도 7에 나타낸 바와 같이, 각 Vds가 약 0.1V일 때의 전자의 이동도는 모두 약 50㎠/V·s이었지만, 본 발명에 따른 다결정 실리콘층에 n-ch TFT를 형성한 경우, 전자의 이동도의 변동은 35㎠/V·s 정도의 범위내로 들어간 것에 반해, 다결정 성장법을 이용하여 형성한 다결정 실리콘층에 n-ch TFT를 형성한 경우에는, 전자의 이동도의 변동은 40㎠/V·s 정도의 범위내까지 확대되었다. 따라서, 본 발명에 따른 다결정 실리콘층에 n-ch TFT를 형성한 경우에는, 다결정 성장법을 이용하여 형성한 다결정 실리콘층에 n-ch TFT를 형성한 경우와 비교하여, 전자의 이동도의 변동이 대략 10% 저감했다. 이 결과로부터, 응집화 결정을 결정핵으로 하여 다결정 실리콘을 형성하는 방법이, 플랫 패널형상의 기판 전면에서 능동소자의 균일성을 높이는 효과가 있다.
더욱이, 도 8a에 나타낸 바와 같이, 상술한 다결정 실리콘(129)을 패터닝하여 TFT(202)의 활성층(101) 및 임플레인 전극(102)을 섬형상으로 분리형성하였다.
그 다음에, APCVD법, PECVD법 또는 ECR-PECVD법 등에 의해 게이트 절연막을 70㎚∼100㎚ 정도의 두께로 되도록 형성하고, 게이트 절연막상에 Mo, Al, Ta, W, Cu 및 이들의 합금 또는 도프한 실리콘막 등의 금속막을 두께가 200㎚∼400㎚ 정도로 되도록 형성하여, 도 8b에 나타낸 바와 같이 게이트 전극선(103) 및 화소전극(104)을 패터닝하였다.
이어서, 게이트 전극선(103)을 마스크로 하여 TFT의 소스·드레인으로 되는 영역 및 임플레인 전극(102)에 불순물, 예컨대 n-ch TFT인 경우에는 1×1022㎝-3개 정도의 인을 이온주입법이나 이온도핑법에 의해 도입하였다. 즉, 도 8b에 나타낸 사선의 영역에 불순물을 주입하였다. 그 다음에, 실리콘 산화막, 실리콘 질화막 또는 이들을 적층한 구조의 층간 절연막을 APCVD법, PECVD법 또는 ECR-PECVD법 등에 의해 전면에 형성하고, 먼저 주입한 불순물을, 엑시머레이저 어닐 또는 450℃∼550℃ 정도의 열어닐에 의해 활성화 및 저저항화하였다.
이어서, 도 9a에 나타낸 바와 같이, 콘택트 홀(107,108,109,111)을 개구하고, 전면에 Mo, Al, Ta, W, Cu 및 이들의 합금 또는 도프한 실리콘막 등의 금속막을 두께가 300㎚∼600㎚ 정도로 되도록 형성하고, 도 9b에 나타낸 바와 같이 패터닝하여 신호선(105), 임플레인 전극선(106) 및 전극패턴(110)을 형성하였다. 금속막의 두께는, 커버리지의 관계로부터 층간 절연막보다 두꺼운 것이 바람직하다. 또, 상술한 바와 같이, 임플레인 전극선(106) 및 임플레인 전극(102)은 콘택트 홀(107)을 매개로 하여 접속되고, 화소전극(104)과 활성층(101)은 콘택트 홀(108, 109)을 매개로 하여 전극패턴(110)에 의해 전기적으로 접속되어 있다. 또, 신호선(105)과 활성층(101)은 콘택트 홀(111)에 의해 접속되어 있다.
마지막으로, 도 10에 나타낸 바와 같이, 화소전극(ITO)(201)에 접속한 TFT(202) 등을 형성한 어레이 기판(300)과, 칼라 필터나 블랙 매트릭스(도시하지 않음)가 형성되고, 표면에 대향전극(204)이 형성된 대향기판(205)과의 사이에 액정분자(206)가 밀봉되며, 화소전극(201)과 대향전극(204)과의 사이에 전계(E1)를 인가하여 액정분자(206)를 배향시키고, 빛의 투과성을 변화시킴으로써 표시를 행하는 방식의 액정표시장치를 얻었다. 필요에 따라 보호막(207)을 형성하고 패터닝하였다. 이 액정표시장치에 대해, 인터페이스장치를 이용하여 텔레비전 화면을 표시시킨 바, 각 화소의 특성이 균일화되었기 때문에, 구동전압±6∨에서 양호한 동화상을 표시할 수 있고, 표시 얼룩 등이 해소된 화질이 높은 표시가 장기간에 걸쳐 달성되었다.
한편, 도 6에서 설명한 ELA법에 의해 다결정화한 폴리실리콘을 갖춘 TFT를 탑재한 이외는, 상기 실시형태와 마찬가지의 액정표시장치를 준비하고, 인터페이스회로를 이용하여 텔레비전 화면을 표시시킨 바, 각 화소의 특성이 불균일하기 때문에, 구동전압±6∨에서도 양호한 동화상을 표시할 수 없고, 표시된 화상에는 휘도 얼룩 등이 확인되며, 내구성도 약간 떨어지는 것으로 되었다.
또한, 본 실시형태에서는, 능동소자를 코플래너형의 TFT로 하였지만, TFT 등의 반도체소자는 스태거형, 역스태거형 등의 다른 TFT를 채용해도 좋다. 이 TFT는, 본 발명의 요지를 이탈하지 않은 범위에서 변형하는 것이 가능하다.
또, 미세한 화소 피치에도 충분히 대응할 수 있는 동시에, 외부부착 드라이버와 그 실장부에 요하는 면적과 비교하여 구동회로에 요하는 면적을 현저히 저감할 수 있고 액정표시장치의 협액연화(狹額緣化)를 달성할 수 있는 등의 이점을 갖기 때문에, 도 11에 나타낸 바와 같이 액정표시장치를 제어하는 주변구동회로를 액정표시장치에 내장할 수도 있다. 도 11에 있어서는, 액정표시장치는 상기 다결정을 갖는 P-채널 TFT(120)와 N-채널 TFT(121)로 이루어진 CMOS 구동회로(122)를 갖추고 있고, 화소의 일예로서 상술한 도 1 또는 도 2에 나타낸 화소로 구성되어 있다. 참조부호 117a, 117b는 게이트전극, 118, 119는 폴리실리콘층, 116a는 드레인 전극, 116c는 소스전극, 116b는 P-채널 TFT(120)와 N-채널 TFT(121)를 접속하는 전극이다.
이상 설명한 바와 같이 본 실시형태에 따른 다결정층에 의하면, 다결정을 TFT 등의 반도체소자에 적용하면 반도체소자의 전기특성 등을 향상시킬 수 있는 동시에 반도체소자의 제조수율을 향상시킬 수 있기 때문에 우수한 반도체소자를 경제적으로 제공하는 것이 가능하게 된다. 또, 다결정 실리콘의 형성에 필요한 열처리온도의 저하를 실현할 수 있고, 열처리조건의 변동에 기인하는 프로세스 마진을 확대할 수 있다.
더욱이, 본 발명에 따른 액정표시장치에 의하면, 거의 균일한 결정입자로 구성된 다결정의 채널영역을 갖춘 TFT를 구비함으로써, 채널영역을 통하여 소스영역과 드레인영역 사이에서 전자 등의 캐리어를 고속이면서 또한 균일하게 이동시킬 수 있다. 따라서, 표시화면의 휘도의 변화가 억제되어 화질이 높은 화상을 표시할 수 있고, 또 내구성면에서도 우수한 액정표시장치를 제공할 수 있다. 또, 각 화소의 휘도가 균일하고, 색 얼룩이 억제된 표시를 가능하게 하므로, 화면의 시인성(視認性)이 우수하기 때문에 눈의 피로 등을 저감할 수 있다. 또, 상기 다결정층은,화소 외에, 주변구동회로에 탑재할 수도 있으므로, 더 고속으로 응답가능한 액정표시장치를 제공할 수 있다.
제2실시형태
다음에, 도 1에 나타낸 구성을 갖춘 액정표시장치에 있어서, 제1실시형태와는 별도의 제조방법을 채용한 제2실시형태를 설명한다. 이 실시형태에서 설명하는 다결정층을 액정표시장치에 적용한 경우의 구성은 제1실시형태와 마찬가지이다.
미리 유리기판(123)상에 실리콘 산화막(124)을 형성한 후, 유리기판(123)의 근방에 준비한 슬릿(130)을 설치하고 나서, 비정질 실리콘층(125)을 형성하였다. 이때, 가스(126)는 지향성을 갖고 유리기판(123)에 대해 거의 수직한 방향으로부터 유리기판(123)상으로 도달하므로, 슬릿(130)은 기판(123)으로부터 1mm 사이를 두고 설치하였다(도 12a).
이 후, 유리기판(123)을 가열처리함으로써, 소망하는 위치에 응집화한 실리콘의 미결정(127)을 형성하였다. 이때, 가스(126)의 공급을 노즐 등을 이용하여 유리기판(123)상의 임의의 위치에 직접 퇴적시킨 경우라도, 소망하는 위치에 응집화한 실리콘의 미결정(127)을 형성할 수 있었다. 또, 미리 다른 개구부를 갖는 슬릿에 의해 패터닝을 실시해 두면, 패턴에 따라 미결정의 배치를 임의로 제어하는 것이 가능하다(도 12b).
그 다음에, 실리콘의 미결정(127)을 유리기판(123)상에 형성할 때에 이용한 슬릿(130)을 상기 위치에 재차 배치하고, 비정질 실리콘층(128)을 슬릿(130)을 매개로 하여 형성하였다(도 12c). 한편, 통상의 플라즈마 CVD법에서는, 도 12a와 같이 지향성이 있는 비정질 실리콘층(128)의 형성은 불가능하므로, 슬릿(130)과 유리기판(123)과의 간격을 좁힘에 따라, 소망하는 위치에만 비정질 실리콘(128)을 형성할 수 있다. 그리고, 비정질 실리콘층(128)을 ELA법에 의해 미결정(127)을 핵으로 하여 다결정화함으로써, 소망하는 위치에 거의 균일한 입자직경을 갖는 결정입자(129)로 구성된 섬형상의 다결정 실리콘층을 형성할 수 있었다. 그리고, 이 도 12에 나타낸 다결정 실리콘층의 제조방법을 이용하여 액정표시장치를 형성한 경우, 화소부 또는 주변구동회로의 TFT를 작성하는 위치에만, 결정입자의 입자직경이 크고 각 결정입자의 형태가 거의 균일한 다결정을 제조할 수 있는 효과가 있다. 그 외, 본 실시형태는 제1실시형태에서 얻어지는 효과를 발휘하는 것은 말할 것도 없다.
이상 설명한 바와 같이 본 발명에 의하면, 거의 균일하고 입자직경이 큰 결정입자로 구성되고 경제성면에서도 우수한 다결정을 제공할 수 있고, 반도체소자를 기판 전면에 어레이형상으로 규칙성을 갖고 소자형성한 플랫 패널의 반도체소자의 특성균일화를 도모할 수 있으며, 디스플레이를 목적으로 한 플랫 패널의 표시화면의 면내의 휘도를 균일화할 수 있다.

Claims (21)

  1. 표면이 절연성을 나타내는 플랫 패널형상의 제1기판상에 함유산소량이 10%∼1×10-5%인 제1비결정 반도체층을 형성하는 제1막 형성공정과,
    상기 비결정 반도체층을 그 표면이 산화되지 않는 조건에서 가열용융하여 복수의 미세한 결정으로 이루어진 응집화 결정을 형성하는 응집화공정,
    상기 응집화 결정의 표면을 덮도록 제2비결정 반도체층을 형성하는 제2막 형성공정,
    상기 제2비결정 반도체층을 가열용융하여 상기 응집화 결정을 핵으로 하여 결정화층으로 하는 가열공정 및,
    상기 결정화층의 일부를 에칭하여 매트릭스형상의 섬영역으로 분리하고, 이 섬영역에 반도체소자를 형성하는 소자형성공정을 갖춘 것을 특징으로 하는 플랫 패널의 형성방법.
  2. 제1항에 있어서, 제1비결정 반도체층은, Si, SiGe, Ge, C, SiC, In, As, InAs, Ga, GaAsAl, AlAs, InAlGaAs, InAlAs, InAlP 및 InP로부터 선택되는 것을 특징으로 하는 플랫 패널의 형성방법.
  3. 제1항에 있어서, 제2비결정 반도체층은 비정질 실리콘인 것을 특징으로 하는플랫 패널의 형성방법.
  4. 제1항에 있어서, 제1기판의 표면은, 실리콘 산화막, 실리콘 질화막, Al막, F를 첨가한 실리콘 산화막 및 W(텅스텐)막으로부터 선택되는 막으로 형성되는 것을 특징으로 하는 플랫 패널의 형성방법.
  5. 제3항에 있어서, 상기 반도체소자는, 상기 섬영역에 활성층을 형성하는 TFT인 것을 특징으로 하는 플랫 패널의 형성방법.
  6. 제3항에 있어서, 상기 가열공정의 어닐온도는 600℃∼900℃인 것을 특징으로 하는 플랫 패널의 형성방법.
  7. 제6항에 있어서, 상기 가열공정의 어닐온도는 700℃∼800℃인 것을 특징으로 하는 플랫 패널의 형성방법.
  8. 제6항에 있어서, 상기 가열공정의 어닐시간은 1분∼10시간인 것을 특징으로 하는 플랫 패널의 형성방법.
  9. 제8항에 있어서, 상기 가열공정의 어닐시간은 30분∼1시간인 것을 특징으로 하는 플랫 패널의 형성방법.
  10. 제1항에 있어서, 제1비결정 반도체층의 함유산소량은 1%∼1×10-5%인 것을 특징으로 하는 플랫 패널의 형성방법.
  11. 제3항에 있어서, 상기 응집화공정은, 진공, 질소 또는 불활성 가스로부터 선택되는 분위기중에서 행하는 것을 특징으로 하는 플랫 패널의 형성방법.
  12. 제3항에 있어서, 상기 가열공정은 ELA법으로 행하는 것을 특징으로 하는 플랫 패널의 형성방법.
  13. 제3항에 있어서, 상기 응집화공정 전에, 제1비결정 반도체층의 표면을 불산으로 세정하는 것을 특징으로 하는 플랫 패널의 형성방법.
  14. 제3항에 있어서, 제1비결정 반도체층을 형성함에 즈음하여, 소정의 형상으로 개구된 마스크상으로부터 제1비결정 반도체층을 섬형상에 퇴적형성하는 것을 특징으로 하는 플랫 패널의 형성방법.
  15. 표면이 절연성을 나타내는 플랫 패널형상의 제1기판상에 함유산소량이 10%∼1×10-5%인 제1비결정 반도체층을 형성하는 제1막 형성공정과,
    상기 비결정 반도체층을 그 표면이 산화되지 않는 조건에서 가열용융하여 복수의 미세한 결정으로 이루어진 응집화 결정을 형성하는 응집화공정,
    상기 응집화 결정의 표면을 덮도록 제2비결정 반도체층을 형성하는 제2막형성 공정,
    상기 제2비결정 반도체층을 가열용융하여 상기 응집화 결정을 핵으로 하여 결정화층으로 하는 가열공정,
    상기 용융·재결정화층의 일부를 에칭하여 매트릭스형상의 섬영역으로 분리하고, 이 섬영역에 반도체소자를 형성하는 소자형성공정,
    상기 제1기판에 형성되고, 상기 반도체소자에 의해 인가전압이 제어되는 화소전극 형성공정,
    상기 화소전극에 대향하는 위치에 대향전극이 형성된 제2기판을 형성하는 공정 및,
    상기 제1기판과 제2기판 사이에 액정층을 형성하는 공정을 갖춘 것을 특징으로 하는 플랫 패널의 형성방법.
  16. 제15항에 있어서, 제2비결정 반도체층은 비정질 실리콘인 것을 특징으로 하는 플랫 패널의 형성방법.
  17. 제15항에 있어서, 상기 가열공정의 어닐온도는 700℃∼800℃인 것을 특징으로 하는 플랫 패널의 형성방법.
  18. 제17항에 있어서, 상기 가열공정의 어닐시간은 30분∼1시간인 것을 특징으로 하는 플랫 패널의 형성방법.
  19. 제16항에 있어서, 제1비결정 반도체층의 함유산소량은 1%∼1×10-5%인 것을 특징으로 하는 플랫 패널의 형성방법.
  20. 제16항에 있어서, 상기 응집화공정 전에, 제1비결정 반도체층의 표면을 불산으로 세정하는 것을 특징으로 하는 플랫 패널의 형성방법.
  21. 제16항에 있어서, 소자형성공정중에, 상기 결정화층으로부터 매트릭스형상의 섬영역의 형성과 동시에 임플레인 전극을 형성하는 것을 특징으로 하는 플랫 패널의 형성방법.
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