KR100304248B1 - 비소멸성임의접근메모리(nvram)디바이스,이디바이스에데이터를저장하는방법및이디바이스를갖는메모리장치 - Google Patents
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Abstract
바이어스가 오랫동안 제거되어도 비소멸성으로 여겨지는 저장시간을 가지는, 6H-SiC내에 형성된 임의 겁근메모리(RAM) 셀에 관한 것이다. 비소멸성 임의 접근메모리(NVRAM)셀은 비트선, 탄화규소내의 전하저장소자, 및 전하저장소자를 비트선에 연결시키는 탄화규소내에 형성된 트랜지스터를 포함한다. 이 극성 NVAM셀은 베이스 영역, 에미터영역 및 플로팅콜렉터 영역을 가지는 이극성 트랜지스터를 가지되, 이 극성 NVRAM 내의 전하저장소자는 셀의 플로팅콜렉터에 인접한 P-n접합이다. 금속-산화물-반도체(MOS) NVRAM은 채널영역, 소오스영역, 및 드레인영역을 가지는 MOS 계면 효과 트랜지스터(MOSFET)를 가지도, MOS NVRAM내 전하저장소자는 MOSFET의 드레인 영역에 인접한 MOS 커패시터이다.
Description
[발명의 명칭]
비소멸성 임의접근 메모리(NVRAM) 디바이스, 이 디바이스에 데이터를 저장하는 방법 및 이 디바이스를 갖는 메모리 장치
[발명의 분야]
본 발명은 일반적으로 반도체 메모리에 관한 것으로 특히 넓은 밴드갭 반도체에 형성된 임의접근메모리(RAM) 디바이스, 이 디바이스에 데이터를 저장하는 방법 및 이 디바이스를 갖는 메모리 장치에 관한 것이며, 각 비소멸성 임의 접근 메모리는 하나의 트랜지스터와 하나의 전하축적소자를 포함한다.
[발명의 배경]
일반적으로, 반도체 메모리는 세 분류로 나누어 질 수 있다. 임의접근메모리(RAM)(이하 "RAM"이라함), 판독전용메모리(ROM)(이하 "ROM"이라함), 프로그래밍 가능한 판독전용메모리(PROM)(이하 "PROM"이라함)등이다. RAM은 고속으로 기록 및 판독되어여야만 하는 많은 양의 데이터를 저장하는데 사용한다. ROM은 전기적으로 기록될 수 없다. ROM은 고속으로 판독되나 동작중 시스템에 의해 변경될 수 없는 데이터를 저장한다. PROM은 지워지고 재프로그래밍될 수 있으나 속도가 느리기 때문에 재프로그래밍은 시스템 동작중 가능하지 않다. 사실상 PROM은 사용자에 의해 한차례(또는 기껏 몇번) 프로그램될 수 있는 ROM으로 여겨질 수 있다.
반도체 메모리를 설명하는 두 가지 중요한 동작 특성이 있는데 (i) 소멸성(volatility)과 (ii) 기록가능성이다. 소멸성은 메모리가 데이터를 저장하는 시간주리를 말한다. 만일 데이터가 전원이 나간후 유효한 시간 주기 동안 유지된다면 메모리는 비소멸성으로 불리운다. ROM과 PROM 둘은 비소멸성이다. 기록가능성은 동작중 시스템에 의해서 고속으로 새로운 데이터가 기록될 수 있는 메모리의 능력, 즉 시스템에 의해 수행된 계산결과인 데이터 또는 시스템에 의해 처리될 새 데이터를 저장하는 능력을 말한다. 이러한 의미에서 RAM은 기록가능하나 ROM은 그렇지 않다. 이처럼 RAM은 기록가능성을 제공하지만 비소멸성은 아니다. ROM은 비소멸성이나 비기록가능성이다.
다른 대체 메모리는 고속 데이터 저장 및 검색을 위한 현대의 디지털 컴퓨팅 시스템에 광범위하게 사용되는 "동적램(DRAM)(이하 "DRAM"이라함)이다. DRAM에 있어서, 데이터 저장은 "동적(dynamic)"이라 하는데 이는 데이타거 비교적 짧은 시간, 전형적으로 실온에서 수초정도 유지되기 때문이다. 기초적인 DRAM 셀은 접근(access) 트랜지스터와 기억 커패시터로 구성된다. 이러한 메모리의 예는 Kamin 등의 미국 특허 제 4,163,243호 "One-Transistor Momory Cell With Enhanced Capacitance"에 나타나 있다. 비트선(bit line)에 가해진 전위(potential)는 기억 커패시터에 직접적으로 연결되어 데이터는 접근 트랜지스터가 켜지면(turn-on)셀내에 기록된다. 접근 트랜지스터가 꺼지면 기억 커패시터 콘덴서는 원하지 않는 누설 전류가 서서히 커패시터를 방전시키기 전까지 비트선의 전위로 충전된 상태로 남아있는다. IEEE Solid-State Circuits Conference, 기술논문요약 pp, 182-183, 1976에 "High Density Memories"로 Sander 등에 의해 발표된 논문과 IEEE Transaction on Electron Devices, Vol. ED-27, No. 8PP. 1649-1654, 1980에 "Proposed Process Modifications For Dynamic Bipolar Memory to Reduce Emitter-Base Leakage Current.로 Antipov에 의해 발표된 논문을 보라.
DRAM 셀의 "기억시간"은 셀의 중요한 변수이다. 데이터가 감쇄(decay)하므로, 메모리 제어기는 주기적으로 배열(array)내의 각 셀의 내용물을 판독하고 재기록하여야만 하는데 이 과정을 "재생(refresh)"이라고 한다. 실리콘디바이스의 "재생" 필요성을 인정한 기술의 예는 Tasch, Jr.의 미국특허 제4,164,751호" High Capacity Dynamic RAM Cell"에 나타나 있다.
현대의 시스템에서 전형적인 재생속도는 약 1KHz 근방이고, 약 20ms 보다 큰 기억시간을 필요로 하고 있다. 재생 필요성에 의해 부과되는 시스템 총경비에도 불구하고 DRAM은 작은 셀 크기와 단순함 때문에 광범위하게 사용된다. 상기 언급한 DRAM의 구성을 위해 IEEE International Solid-State Conference, 1978에 "Hihg Density Memories"로 Quinn 등에 의해 발표된 논문과 IEEE IDEM, pp 694-697, 1985에 "Cell structures for Future DRAM"란 명칭으로 Sunami에 의해 발표된 논문을 보라. DRAM은 또한 데이터 저장중 정적전력(static power)을 거의 낭비하지 않는 부가적인 장점이 있다.
DRAM의 장점은 PROM과 비고하면 가장 명확해진다. PROM은 비소멸성이지만 동작중 전기적으로 기록되지 않는다. 즉 PROM은 기록 가능성을 가지고 있지 않다. PROM은 전형적으로 거대한 전위장벽에 의해 분리된 영역에 전하를 전달하여 데이터를 저장한다. 이들 영역은 전형적으로 MOSFET(metal-oxide-semicondyctor field-effect transistor ; MOS 전계효과 트랜지스터) 구조 내에 있는 이산화규소의 절연 장벽에 의해 감싸져 있는 플로팅 게이트(folating gate)형태를 가진다.
전하는 큰 전장에서 산화층의 전위 장벽을 통과하는 터널링(tunneling) 또는 전자의 어밸런치(avalanche) 주입에 의해 플로팅 게이트로 부터 및 플로팅 게이트로 전달된다. 전위 장벽이 매우 크므로 통상의 동작온도에서 누설은 무시할 수 있으며 기억장치는 비소멸성이다.
저장된 데이터의 전기적 판독은 MOSFET 내의 전류를 검출함으로서 달성된다. 실제로는 플로팅 게이트가 MOSFET의 문턱전압(threshold voltage)을 변화시켜 전류를 변화시킨다. 그러므로 판독은 매우 빠르다. 비슷한 구조의 많은 종류가 있는데 모두 비슷한 기초원리에 작동한다. physice fo Semiconductor Devices, pp, 496-506, John Wiley & Sons, Inc. New York, 1981 내의 "Nonvolatile Memory Devices"란 제목으로 Sze에 의해 발표된 내용을 참조하라.
예를들면 몇몇 디바이스는 전극위보다는 특별한 이중-유전절연체내의 깊은 트랩(trap)내에 전하를 저장한다. 예들은 MNOS(금속-질화물-신화물-반도체)메모리와 도핑된(doped)계면 이중-유전체 저장 셀(전하가 유전체 계면에 증착된 금속 원자의 부단일층에 저장된다)이다.
불행히도 이들 모든 메모리는 두가지 중요한 결점이 있다. 첫째, 앞서 지적한 바와 같이 메모리내에 데이터를 기록하는 것이 매우 늦다(전형적으로 각 셀에 대해 1/10 밀리초이다.). 둘째, 이들 모든 디바이스는 "마모(wearout)"되는 작용을 겪는바, 셀의 동작은 약 106-107기록 동작후 나빠진다. 만일 메모리가 단지 몇변만 재프로그램된다면 이 마모작용은 어떠한 문제점도 주지 않는다. 그러나 기록/판독 메모리로서 이런 형태의 셀을 사용하는 어떠한 시도도 유전체의 마모한계를 빨리 초과한다. 이는 106기록 동작은 고속 컴퓨팅 시스템에서 겨우 몇초내에 일어나기 때문이다.
이들 특성이 세가지 메모리형태로 아래 표에 요약되어 있다. 이들 표는 동작중 비소멸성이고 기록가능성을 갖는 현존 반도체 메모리가 없다는 것을 보여주고 있다.
지난 10년 동안 대부분의 DRAM 개발은 실리콘에 기초하여 이루어졌다. 넓은 밴드갭 물질을 기초로한 반도체디바이스 개발은 최근에야 행하여졌다. 탄화규소(SiC)를 이용한 MOSFET 와 MIS 커패시터 개발의 예가 Applied Physics Letter, 1987, 12. 14, pp.2028-2030에 "High-Temperature Depletion-Mode Metal-Oxide-Semiconductor Field-effect-Transistor in Beta-SiC Thin Films"로 Palmour 등에 의해 발표된 논문과 Palmour의 미국특허 제 4,875,083호 "Metal-insualtor-Semiconductor Capacitor Formed On Silicon Carbide"에 각각 나타나 있다. 또한 실리콘 보다 밴드갭이 넓은 갈률비소(GaAs) 등과 같은 반도체 물질에 의한 1-트랜지스터(one-transistor) DRAM 개발이 최근 시도되었다.
불행히도, GaAs 디바이스는 재생없이 4-6시간 이상 메모리를 유지할 수 없는데 부분적으로 이는 전하가 이 시간주기에 걸쳐 GaAs 내에 열적으로 발생된 누설전류 때문에 서서히 방전되기 때문이다. 또한 GaAs 디바이스는 노출된 측면에서의 누설전류에 의해 지배되는데 이는 GaAs 구조를 위한 고유의 산화층이 존재하지 않기 때문이다(즉 GaAs는 패시베이션 능력이 없다)이 표면 누설은 GaAs 디바이스의 기억 시간을 감소시킨다. 따라서 재생없이 메모리 기억이 무한히 유지되는 DRAM은 현존하지 않는다.
[발명의 요약]
본 발명은 기록가능하고 비소멸성이며, 셀에 많은 수의 기록 동작이 행해진후에도 셀의 기능이 떨어지지 않고 누설전류가 본래적은 넓은 밴드갭 반도체를 사용해 기억시간이 증가된 반도체 메모리 디바이스를 제공한다.
본 발명은 이같은 장점과 특성을 갖는 두 구조적 구성, 즉 이극성(bipolar)과 MOS(metal-oxide-semiconductor) 구성을 가진 비소멸성 임의 접근 메모리(NVRAM) 셀을 제공한다. 이 극성 NVRAM 셀은 제1 전도형을 갖는 탄화규소(SiC)의 제1영역을 가진다. 플로팅 콜렉터 영역이 되는 탄화규소의 제2영역이 제1영역위에 놓여지며 제1영역과는 반대의 전도형을 갖는다. 베이스 영역이 되는 탄화규소의 제3영역은 제2영역위에 놓여지며 제1영역과 같은 전도형을 갖는다. 탄화규소의 제4영역은 제3영역위에 놓여지며 제2영역과 같은 전도형을 갖는다. 탄화규소의 제4영역은 제3영역위에 놓여지며 제2영역과 같은 전도형을 갖는다. 제1영역과 플로팅 콜렉터 영역은 전하축적소자(charge storage device)를 형성하고 플로팅 콜렉터, 베이스 및 에미터 영역은 함께 이극성 트랜지스터를 형성한다. MOS NVRAM 셀은 제1 전도형을 갖는 탄화규소의 제1영역을 가진다. 반대전도형을 갖는 탄화규소의 제2영역은 제1영역에 형성되어 소오스 영역이 된다. 제2영역과 같은 전도형을 갖는 탄화규소의 제3영역은 역시 제1영역에 형성되는데 제2영역과 분리되어 드레인 영역이 된다. 절연층이 소오스와 드레인 그리고 그들 사이의 제1영역 위에 놓여진다. 게이트층은 정 바이어스가 게이트층에 인가될 때 소오스와 드레인 사이의 제1 영역에 채널 영역이 규정되도록 소오스와 드레인 사이의 절연층 위에 놓여져 소오스, 채널 및 드레인 영역은 함께 MOSFET를 형성한다. 전도층이 드레인 영역 위 절연층 위에 놓여져 MOS 커패시터를 형성한다.
[도면의 간단한 설명]
제1(a)-1(c)도는 본 발명에 따른 이극성 NVRAM을 설명한 개력도.
제2(a)-2(d)도는 본 발명에 따른 N-P-N 이극성 NVRAM 셀의 밴드도표를 나타낸 개략도.
제3(a) 및 3(b)도는 세가지 다른 크기의 탄화규소에 대한 온도대 복구시간을 나타낸 도표.
제4도는 본 발명에 따른 이극성 NVRAM 셀의 기록을 나타낸 도표.
제5(a)-5(d)도는 본 발명에 따른 비소멸성 MOS RAM 셀을 나타낸 개략도.
제6도는 수은(Hg) 프로브에 의해 측정된 P형 탄화규소 MOS 커패시터의 용량-전압(C-V) 곡선을 나타낸 도표.
제7(a)-7(c)도는 본 발명에 따라 개선된 전송특성을 가진 증가형 N채널 6H-탄화규소 MOSFET의 전류-전압 특성을 나타낸 개략도.
제8도는 6H-탄화규소 N-P-N 기억 커패시터에 대해 159℃에서 얻은 용량-시간(c-t) 과도기를 나타낸 도표.
[상세한 설명]
본 발명은 본 발명의 바람직한 실시예가 나타낸 첨부도면을 참조하여 지금부터 보다 충분히 설명될 것이다. 그러나 본 발명은 다른 많은 형태로 실시될 수 있으며 여기에서 나타난 실시예로 제한되는 것으로 이해되어서는 안된다. 이 실시예가 제공되어 상세한 설명은 충분하고 완벽해지며 본 기술분야에 있는 사람에게 본 발명의 범위를 충분히 전달해 줄 것이다. 같은 참조번호는 같은 요소를 나타낸다.
비록 탄화규소(SiC)의 뛰어난 특성이 오랜 기간 동안 알려져 왔다해도 반도체로서의 탄화규소의 사용은 주로 격자의 질과 크기와 관련된 문제로 매우 제한되어 왔다. 탄화규소로부터 상업적으로 가능한 반도체 디바이스의 생산을 위한 기술에 있어서 주요 돌파구가 최근에 만들어졌다. 미국특허 제 4,912,064호 "Homoepitaxial Growth of Alpha-SiC Thin Films and Semiconductor Devices Fabricated Thereon"Kong 등, 미국특허 제 4,981,551호 "Dry Etching of Silicon Carbide"Palmour, 미국특허 제 4,886,005호 "Sublimation of Silicon Carbide" Davis 등, 미국특허 제 4,947,218gh "P-N Junction Diodes In Silicon Carbide"Edmond 등, 미국특허 제4,912,063호 "Growth of Beta-SiC Thin Films and Semiconductor Devices Fabricated Thereon"Davis 등, 미국특허 제 4,875,083호 "Metal-insulator-Semiconductor capacitor Formed on Silicon Carbide"Palmour의 특허등은 SiC 기술의 발전을 보여준다.
제1(a)도를 참조하면, 기초적인 이극성 NVRAM 셀(디바이스)(18)이 P형 6H-탄화규소 기판(24)위에 교대로 도핑된 탄화규소의 네 영역으로 구성된다. 탄화규소의 P형 제1영역(26)이 기판(24)위에 형성된다.
기판(24)은 접지전위(20)에 대한 제1옴접점(ohmic contact)(22)을 가진다. 제1옴접점(22) P형 탄화규소 기판에 대해 알루미늄합금, N형 탄화규소기판에 대해 니켈(Ni)이 바람직하다. 도핑되지 않은 탄화규소의 제1층(28)은 P형 제1영역(26)위에 형성되어 P형 제1영역(26)으로부터 누설전류가 흐르는 것을 줄인다. 탄화규소의 N형 제2영역(30)은 P형 제1영역(26)위에 형성되어 이극성트랜지스터(48)의 플로팅 콜렉터 영역이 된다. 도핑되지 않은 탄화규소의 제2층(32)이 N형 제2영역(30)위에 형성되어 역시 제2영역(30)으로부터 누설전류를 줄인다. 그리고 탄화규소의 P형 제3영역(34)이 도핑되지 않은 탄화규소 제2층(32)위에 형성되어 이극성 트랜지스터(48)의 베이스영역이 된다. 탄화규소의 N형 제4영역(36)이 제3영역(34)위에 형성되어 이극성 트랜지스터(48)의 에미터 영력이 된다. 이 네영역의 NVRAM 셀(18)은 플로팅 콜렉터 영역(제2영역)(30)을 가지는 N-P-N 이극성 트랜지스터로 보여질 수 있는데 플로팅 콜렉터영영(30)은 역 바이어스된 P-N-P 접합 커패시터(46)를 통해 접지에 전기 용량적으로 연결되어 있다. 네 영역구조의 노출된 측면과 기판(24)의 노출된 면에 이산화규소(SiO2) 층(33)이 놓여져 이들 영역으로부터의 누설 전류를 감소시킨다. 니켈(Ni)이 바람직한 제2옴접점(38)이 에미터 영역(제4영역)(36) 위에 만들어져, 전위가 인가되면 정보를 기억장치에 기록하기 위한 메모리 셀 배열의 비트선(40)에 연결된다. 알루미늄합금이 바람직한 제3옴접점(42)이 베이스 영역(제3영역)(34)위에 만들어져 메모리 셀 배열의 단어선(word line)(44)에 연결된다. N형 플로팅 콜렉터 영역(30)에는 전기접점이 만들어지지 않는다.
이극성트랜지스터(48)의 회로도를 보여주는 제1(b)도를 참조하면 NVRAM 셀(18)은 전위가 인가될 때 기억장치에 정보를 기록하는 비트선(40), 기억커패시터(46), 커패시터(46)를 비트선(40)에 전기적으로 연결시켜주는 이극성트랜지스터(48)의 에미터영역(36)으로 구성된다. 단어선(44)은 이극성트랜지스터(48)의 베이스영역(34)에 전기적으로 연결된다.
이극성 DRAM 셀의 동작은 제2도의 밴드 도표를 참조하여 이해될 수 있다. 평형 상태에서 페르미 준위는 제2(a)도에서 보는 바와 같이 네 영역을 갖는 셀(18)을 가로질러 평평하다. 제2(b)도에서와 같이 N형 플로팅콜렉터영역(30)으로부터 전자들을 제거하기 위해 베이스영역(34)과 에미터영역(36)이 정(positive) 전위를 가지면, 콜렉터-베이스 접합에 정바이어스가 형성되어 전자들이 베이스영역(34)을 통해 확산되어 에미터 영역(36)으로 가게된다. N형 플로팅 콜렉터 영역(30)이 P형 제1영역(26)에 역바이어스된 다이오드에 의해 고립되기 때문에 정상 상태 전류흐름은 없다. 따라서 전자들은 콜렉터가 단어선(44)의 정전위에 도달할때 까지 플로팅 콜렉터 영역(30)으로부터 흐른다. 이 시점에서 콜렉터-베이스 접합은 더 이상 정 바이어스되지 않으며 기록은 완료된다.
제2(c)도에서와 같이 베이스영역(34)과 에미터 영역(36)이 접지준위로 복귀되면 플로팅 콜렉터 영역(30)은 정전위에 유지 되며 모두 접지전위에 있는 양쪽 P 영역에 대해 효과적으로 역 바이어스 되게된다. 플로팅 콜렉터 영역(30)은 역바이어스된 접합의 공핍영역에서의 전자-정공쌍의 열적 생성이 제거된 전자를 단계적으로 재공급할때까지 정전위에 남아 있는다. 이 과정은 탄화규소와 같은 넓은 밴드갭 반도체에서 매우 늦다. 전자를 재주입하기 위해, 베이스영역(34)(단어선(44)에 연결되어 있음)은 약간 정전위를 가져 에미터 베이스 접합에 정바이어스를 형성시키며 전자가 베이스영역(34)을 통해 플로팅 콜렉터 영역(30)으로 확산되게 한다(제2(d)도).
이극성 NVRAM 셀은 단어선(44)과 비트선(40)이 접지전위에 있을때(제2도의 (a)와 (c)부분) 데이터를 저장한다. 이 사실의 의미는 데이터가 반도체 메모리 디바이스에 전압의 인가 없이도 저장된다는 것이다. 따라서 이런 형태의 메모리리는 전압중단이 셀의 통상 기억시간에 비해 짧을 경우 일시 전압 중단에 대해 비소멸성으로 여겨진다.
이와같은 비소멸성 디바이스의 동작은 제1(c)도에서 N-P-N 기억 커패시터 층을 사용한다는 것을 제외하고는 제1(a)도에서 설명된것과 같은 동일한 구성에서도 확인되었다. 부가적으로 당업자라면 알 수 있듯이 탄화규소는 폴리형이라고 불리는 다른 많은 상태로 결정화된다. 본 발명의 NVRAM 셀은 3C, 2H, 4H, 6H 및 15R 폴리형을 포함하는 많은 다양한 폴리형에 형성될 수 있다.
제1(c)도를 참조하면, NVRAM 셀(디바이스)(18')은 탄화규소내에 구성되고 셀의 동작은 N 형 기판(24')과 N+베이스영역(34')사이의 용량을 감시함으로서 확인된다. 플로팅 콜렉터 영역(30')은 기판(24')에 대해 0바이어스가 되도록 하기 위해서 셀(18')은 t < 0 시간동안 빛에 노출되어 기억장치노드(storage node)의 N-P-N 접합이 약간 정 바이어스되게 한다.
빛에의 노출은 메모리 동작 목적에는 필요하지 않으나, 그러나 여기에서는 샘플 동작을 확인하기 위해 사용된다. t = 0에서 빛은 제거되며 과잉캐리어의 재결합은 셀(18')을 0바이어스 평형값으로 복귀시킨다.
수천초후 정펄스가 선(40')에 인가되면 셀(18')의 용량이 급격히 감소되게 된다. 나중에 바이어스가 제거되면 지수함수적인 용량 복구가 관측된다. 셀의 기억시간은 용량이 평형값의 1/e(e는 자연 또는 네이피어리언 대수의 밑이다)내로 돌아가기 위해 필요한 시간으로 정의된다.
제3(a) 및 3(b)도를 참조하면, 도면에는 제1(c)도에서 보여진 세가지 다른 크기(직경 38.1㎛, 76.2㎛, 101.6㎛) N-P-N 탄화규소 기억 커패시터 셀에 대한 온도대 북구시간(τs)을 도표로 나타낸 것이다. 생성과정을 위한 활성화 에너지 EA는 다음식을 이용해 이들 데이터를 지수 함수에 맞추어 넣어서 얻어진다.
C1은 비례상수이고, KB는 볼츠만 상수이고, T는 절대온도이다. 복구과정은 밴드갭의 절반에 매우 가까운 1.48ev의 활성화 에너지로 열적으로 활성된다. 제3(a)도에서 셀이 작을수록 복구시간이 짧아지는 것을 명심해야 한다. 복구시간이 셀 또는 디바이스 크기에 관련되므로 주변 열 발생이 중요하다. 제3(a)도의 주변 열방생율로부터 1.55ev의 활성화 에너지가 결정되었다.
그러므로 본 발명가는 복구시간이 셀 단부를 패시베이션하는데 사용되는 산화층 조건에 민감한가를 결정하기 위해 이 주변 열발생 관계를 조사하였다. 제3(a)도의 결과는 습식 산화를 사용하였고 두 번째 로트(lot)는 건식산화를 위해 사용하였다. 제3(b)도는 건신산화와 습식산화에서 탄화규소셀에 대한 온도대 복구시간을 도표로 비교한 것이다. 양 샘플들은 열적으로 활성화되었지만 건식산화 샘플은 습식산화샘플보다 훨씬 낮은 온도에서 상당한 복구시간을 보였다. 활성화 에너지는 또한 0.6과 0.8ev 사이로 감소되었다. 또한 제3(b)도에서 비슷한 구조를 가진 GaAs 셀에 대해 측정된 복구시간이 나타나 있다. 탄화규소내에서의 전하 복구는 GaAs 보다 훨씬 긴것은 명백하다.
접근 트랜지스터(48)을 통해 셀(18)에 기록하는 것은 제4도에 예시적으로 나타낸다. 위쪽 파형은 기판접넘(22)과 단어선(44)(베이스) 사이에서 측정된 셀(18)의 실온 용량이다. 그리고 아래쪽 파형은 비트선(40)(에미터) 접점에 인가된 전압이다. 한 눈금당 100초인 시간 크기에서 짧은 1미리초 단어선 펄스는 계수화 오실로스코프에서 포착되지 않으므로 이 도면에서는 나타나 있지 않다. 이 3볼트, 1미리초 단어선 펄스는 용량 신호 내에서 순간 적인 변화가 있을 때 일어난다. 비트선(40)의 데이터는 각 단어선 펄스동안 셀(18)내에 기록된다.
초기에는 논리 1이 NVRAM 셀(18)내에 저장되고 낮은 용량이 측정된다. 제1펄스동안 비트선 전압은 낮고 용량은 증가하여 셀(18)이 0바이어스 평형상태에 도달했다는 것을 나타낸다. 이 시점에서의 용량 쇠퇴는 정 바이어스된 베이스-콜렉터 P-N 접합의 턴오프(turn-off)시간 때문이다. 이와 마찬가지로 제2 단어선 펄스동안 비트선 전압이 높을 때 용량은 떨어져 전하가 기억 커패시터로부터 제거되었다는 것을 나타낸다.
저장된 정보는 저-용량 활성프로브로 비트선 전압을 감시하므로서 전기적으로 판독될 수 있다. 집적화된 NVRAM 또는 NVRAM 셀의 배열에서, 이 전압차이는 센스증폭기로 검출되며 데이터 판독 출력을 위해 래치된다(latched). 이 새로운 메모리의 속도는 오늘날 입수가능한 가장 빠른 실리콘 다이나믹 메모리에 필적한다.
6H-탄화규소로된 이극성 NVRAM 셀(18)은 공지된 GaAs DRAM과 다른 중요한 구조를 가지는데 이는 탄화규소에서 기억 시간을 크게 개선시킨다. 이것은 모든 노출된 반도체 표면 특히 메사(mesa)측면에 고 품위 열 산화막(SiO2) 패시베이션을 사용하는 것이다. 앞서 기술한 바와 같이 GaAs 메모리 디바이스는 노출된 측면에서의 열발생에 의해 지배되고 이 발생은 산화 패시베이션 때문에 탄화규소 디바이스에는 매우 낮다.
1-트랜지스터 MOS NVRAM 셀의 계층구조가 제5도에 나타나있다. 이들 셀은 N-채널 MOSFET 셀로 예시되어 있다. P-채널 MOSFET 셀 또한 적당하다. 만일 모든 도핑과 전압이 반전되면 제5도에서의 N-채널 MOSFET 동작의 설명은 P-채널 MOSFET 동작에 동등하게 적용할 수 있다. 또한 본 발명은 CMOS RAM 디바이스에 똑같이 적용할 수 있다.
제5(a)도에서 NVRAM 셀(디바이스)(60)은 접지전워(62)에 연결된 탄화규소의 P형 제1영역(64)을 포함한다. 탄화규소의 N형 제2영역(66)이 P형 제1영역(64) 내에 형성되어 소오스영역이 된다. 특히 N형 제2영역(66)은 이온 주입되지만 일반적으로 N+층의 에피(epitaxial)성장과 셀을 위해 N+메사를 형성하기 위한 반응성 이온 에칭(Reactive lon Etching)에 의해 비숫한 결과가 달성될 수 있다.
탄화규소의 N형 제3영역(68) 또한 P형 제1영역(64)에 이온주입하여 형성되어 드레인 영역이 된다. P형 제1영역(64)의 일부는 제2영역(66)과 제3영역(68) 사이에 있다. 이산화규소층(70)이 절연층과 산화패시베이션층으로서 P형 제1영역(64)위에 형성된다.
게이트접점(72)이 소오스영역(66)과 드레인 영역(68)사이의 P형 제1영역(64)에 채널영역(74)을 규정하도록 제2영역(소오스영역)(66)과 제3영역(드레인영역)(68)사이 이산화규소층(70)위에 형성된다. 게이트접점(72)에 정바이어스가 인가되면, 소오스 영역(66), 드레인영역(68) 및 채널영역(74)은 함께 참조번호(76)으로 보인 바와 같이 MOSFET를 형성한다.
또한 전도성 접점(78)이 드레인영역(68)에 인접한 MOS 커패시터(80)를 규정하도록 MOSFET(76)의 드레인영역(68)에 인접한 이산화규소층(70)위에 형성된다. MOSFET(76)의 게이트 접점(72)에 정바이어스가 인가되면 바이어스는 소오스영역(66)과 드레인영역(68) 사이에 캐리어가 흐르도록하여 드레인영역(66)과 인접한 MOS 커패시터(80)의 반전층(82)이 이러한 바이어스하에서 MOS 커패시터(80)를 위한 단일활성영역을 형성한다.
비트선(86)을 위한 옴접점(84)이 MOS DRAM 셀(60)에 정보를 판독 및 기록하기 위해 소오스 영력(66)에 만들어진다. 단어선(88)이 MOSFET(76)를 바이어스하기 위해 게이트 접점(72)에 부착되어 비트선(86)으로부터 비트선 데이터를 번지지정(adress)한다.
MOS 커패시터(80)의 전도성접점)78)은 충분한 전위를 가지고 있어서 상당한 전자의 반전층(82)이 커패시터 접점(78)아래 P형 제1영역(64) 내계면에 가두어지게 된다. 반전층(82)의 존재 또는 부존재는 셀(60)내에 기억된 논리 "1" 또는 논리 "0" 를 나타낸다.
셀(60)내에 데이터를 기록하기 위해서, 단어선(88)이 정(positive) 전위가 되면 MOSFET가 턴온되고 MOS 기억 커패시터(80)의 반전층(82)이 비트선(86)에 연결된다. 만일 비트선(86)이 정전위가 되면 전자들은 반전층(82)으로부터 비트선(86)으로 빠져나오게 되어 빈 반전층(82)이 된다(논리 "1").
만일 비트선(86)이 접지전위근처에 있게 되면, 전자들은 비트선(86)으로부터 MOS 커패시터(80)의 반전층(82)으로 흐르게 되어 "꽉찬" 반전층(82)이 된다(논리 "0"). 꽉찬 반전층(82)은 셀(60)의 평형상태이고 절대 붕괴되지 않는다. 그러나 빈반전층(82)은 MOS 커패시터(80)아래 공핍영역 또는 단일활성영역 내에서의 열발생에 의한 전자들로 단계적으로 채워진다. 단어선(88)이 접지로 복귀하면 MOS 기억 커패시터(80)는 비트선(86)으로부터 분리된다.
제5(a)도 구조의 실제적 문제점은 이온 주입된 N+드레인 영역(68)이 MOS 기억 커패시터(80)의 반전층(82)과 전기적으로 접촉하는 것이다. 따라서 이온 주입된 드레인영역(68) 내의 어닐되지 않은 손상(unannealed damage)으로부터 발생되는 생성 전류가 기억시간을 감소시킬 수 있다. 이 어려움은 제5(b)도의 셀(디바이스)(92)에 의해 경감된다. 여기서 제5(a)도의 N+드레인 확산영역(68)을 제거하고 MOS 기억 커패시터(80)의 전도성 접점(78)을 MOSFET(76)의 게이트 접점(72)에 충분히 가깝게 위치시키면 그들 사이에 연속적인 반전층(94)이 존재하였다. 전형적인 기판도핑과 산화층 두께에 대해 약 1㎛의 갭이 필요하다.
제5(b)도의 셀(92)에 있어서 세선 식각(fine-line lithography)의 필요성은, 만일 MOSFET(76)의 게이트접점(72)이 다결정실리콘이라면 완화될 수 있다. 이 경우, 다결정실리콘 게이트 접점(72)은 부분적으로 산화되고 MOS 기억 커패시터(80)의 전도성 접점(78)은 제5(c)도에서 보인바와 같이 중간 산화층(98)위에 증착된다. 여기서, MOSFET(76)의 게이트 접점(72)과 MOS 기억 커패시터(80)사이의 작은 공간이 다결정 실리콘의 산화에 의해 형성된 중간 산화층(98)에 의해 자동적으로 제공된다. 이들 세 구조(제5(a)-5(c)도)모두 실용적이다.
그러나 제5(a)-5(c)도에서 보여진 셀 구조는 전자들을 가두는 전위 우물 또는 반전층(82)을 만들기 위해 정바이어스 0 < Vp가 MOS 기억 커패시터(80)의 전도성 접점(78)위에 유지되는 것을 필요로 한다. 이 필요성 때문에 셀은 비소멸성으로 생각되지 않는다. 만일 모든 전력이 제거되면 반전층(82)내의 전자들은 P형 제1영역(64) 내로 들어가 정공과 재결합한다. 그러나 이들 셀은 확장된 메모리 능력을 가지고 있어서 재생을 필요로 하기전의 시간이 다른 공지된 DRAM 디바이스보다 훨씬 길다.
이 재생문제를 극복하기 위한 두가지 가능한 방법이다. 있다. 첫 번째는 이온 주입을 통해 MOS 기억 커패시터(80)의 문턱전압을 음의 값으로 변동시키는 것이다. 이 해결법은 이온 주입에 의한 격자 손상때문에 그리 매력적인 방법이 아니다. 두 번째 방법은 MOS 기억 커패시터(80)의 이산화규소층(70) 아리 N+이온 주입영역(드레인영역)(68)을 확장하는 것이다. 만일 이것이 이루어지면 반전층(82)을 수용하기 위해 표면에 전위우물을 만들 필요가 없으며 Vp는 접지 전위(100)에 묶일 것이다.
이온 주입없이 이것을 달성하기 위해 제5(d)도에 셀(디바이스)(104)가 사용된다. 이 셀(104)에서, N+영역(66', 68')은 에피성장중 도핑되며 MOSFET(76')의 채널영역(74')은 게이트산화에 앞서 홈(recess) 부식에 의해 형성된다. 그리고 전도성 접점(78')은 MOSFET(76')의 드레인 영역(68')의 일부에 층상으로 형성된다. 이 셀(104)은 보다 약간 높은 전하축적밀도를 제공하는데 이는 MOS 용량과 N+P 접합 용량 둘다 전하를 저장하기 때문이다. 또한 이 구조에서 이산화규소층(70')은 배열에서 셀들을 분리시키기 위해 연장된 단부(106, 108)를 가진다.
6H-탄화규소 P형 층위에 MOS 구조의 제조는 6H-탄화규소위에 성장된 건식 산화층이 1012/㎠의 수배 정도의 높은 고정산화층(fixed oxide)전하준위를 가진다는 것을 보여준다. 전류-전압(C-V)측정 또한 이들 산화층은 높은 온도(900-100℃)에서 아르곤(Ar) 분위기 하에서 어닐링된후 높은 누설 전류를 가진다는 것을 보여주었는데 이들 누설전류는 아르곤대신 Ar/4%H2분위기하에서 어닐링함으로서 크게 줄어들었다. Qeff = 4 ~ 5 × 1012/㎠의 최저값을 가지는 건식산화층은 약 1300℃에서 성장되었다.
습식산화 후 6H-탄화규소 샘플의 MOS C-V 측정은 훨씬 더 고무스러웠다. 제6도의 C-V 곡선은 수은(Hg) 프로브로 측정된 샘플, 특히 Si 면에서 성장된 샘플의 전형적인 특성을 보여준다. 이 특별한 산화층은 습 O2에서 360분간 약 1100℃에서 성장하여 49.5 나노미터(nm)의 산화층 두께가 되었다. 평탄(flatband) 전압(VFB)와 문턱전압(VT)은 각각 -5.4볼트(V)와 +1.5(V)로 측정되었는데 1.2 × 1012/㎠의 고정산화층전하(Qeff)에 해당한다. 이들 곡선은 사실상 각 스위프(sweep) 방향에서 동일하다.
실리콘 면위에 성장된 습식 산화층에 대해 관측된 또다른 바람직한 경향은 산화온도가 높으면 높을수록 925℃에서의 뒤이은 접점의 어닐링후 Qeff가 더 낮다는 것이다. 1100℃에서 성장되고 Ar/4%H2에서 어닐링된 습식 산화층의 VFB와 VT은 -16.3V와 -9.7V이고 1300℃에서 성장하고 어닐링된 습식산화층의 VFB와 VT는 -10.1b와 +1.3V이다.
1100℃, 1200℃ 및 1300℃에서 성장하고 어닐링된 산화층에 대해 측정된 평균 고정산화층전하는 각각 5.5 × 1012/㎠, 3.8 × 1012/㎠ 및 2.6 ×1012/㎠이다. 이들 결과를 근거로 하여 N채널 6H-탄화규소 MOSFET에 대한 최적 공정조건은 1300℃에서 습식산화를 한후 Ar/4%H2에서 925℃로 어닐링하는 것이다.
MOS 커패시터 연구와 병행하여, N채널 6H-탄화규소 MOSFET 연구도 행하여졌다. N채널 6H-탄화규소증가형(enhancement mode) MOSFET의 제작은 최적적으로 만족한 결과를 얻기전까지 많이 반복되었다. 초기에 제조된 MOSFET는 +8V ~ +1V 범위의 실온 문턱전압(VT)과 24V의 게이트 전압(VG- VT 14V)을 가졌고 최대 상호 콘덕턴스는 단지 0.2 ~ 0.25 밀리지멘스(mS)/밀리미터(mm) 범위이고 lDSS는 약 1.6 밀리암페어(mA)/mm이었다. 이들 특성들은 온도에 따라 극적으로 변하는데 측정 온도가 350℃로 증가함에 따라 VT는 +0.25V로 급격히 감소하고 최대 상호콘덕턴스(gmax)는 급격히 1.03mS/mm로 증가하였다. 이들 결과들은 또한 β-탄화규소로 제조된 반전형(inversion-mode)MOSFET에 대해서는 보다 약하게 나타났다.
본 발명자는 좋지 않은 실온 특성은 SiO2/SiC 계면에서의 높은 계면트랩 밀도(Dit)에 관련되어 있다는 것을 발견했다. 비슷한 P형 6H-탄화규소 MOS 구조는 Dit7 × 1011eV-1cm-2를 갖는 것으로 측정되었다. 그러나 산화공정, 채널층도핑 그리고 뒤이은 어닐링의 개선을 통해 계면트랩밀도는 감소하여 6H-탄화규소 MOSFET에 대한 실온 상호콘덕턴스가 열배 정도 증가한 것이 얻어졌다.
개선된 전달특성을 가지는 증가형 N채널 6H-탄화규소 MOSFET의 전류-전압 특성이 제7(a) ~7(c)도에 나타나 있다. 제7(a)도에서, 실온에서 포화전류는 VG= 16V에서 12.5mA이었고 문턱전압은 +3.6V이었다. 비교적 높은 이 문턱 전압갑슨 비소멸성 메모리 동작에 바람직한데 이는 문턱전압이하(subthreshold) 누설은 무턱전압아래에서 게이트 전압에 대해 지수적으로 감소하기 때문이다. 최대 상호 콘덕턴서(gmax)는 VG= 16V 에서 2.15mS/mm이었다. VD= 12V VG= 0V에서 문턱전압이하 누설 전류는 1.95㎂이었다.
제7(b)도를 참조하면, 200℃에서 포화전류는 VG= 16V에서 30mA로 증가했고 문턱전압은 +0.4V로 감소했다. 고정된(VG- VT)의 값에서 상호콘덕턴스는 실온값과 비교하여 비교적 일정하게 유지되었는데 반해 문턱전압이하 누설전류는 9.5㎂로 증가하였는데 이는 VT가 감소하기 때문이다.
제7(c)도를 참조하면, 350℃에서 포화전류는 (VG= 16V에서 27mA로 약간 감소하였고 문턱전압은 0.2V로 감소했다. 상호콘덕턴스는 2.25mS/mm로 감소했지만 문턱전압이하 누설전류는 9.5㎂로 안정되게 유지되었다.
이런 유형의 MOSFET는 I-V 특성의 저하가 거의 없이 650℃의 높은 온도에서 동작했다. 물론 이들 온도들은 이 분야에서 예상되는 것을 훨씬 넘는 것이나 여기서 이들 데이터는 탄화규소 MOSFET의 극단적인 안정성과 신뢰성을 나타내기 위해 포함되었다.
앞서 기술한 바와 같이 본 발명자는 6H-탄화규소(MOS)로된 N-P-N 기억 커패시터로 초기 실험을 행하였다. 이들 구조는 제1(c)도에 나타나 있고 159℃에서 얻어진 용량-시간(C-t) 과도가 제8도에 나타나 있는데 이는 이들 과도가 어떻게 측정되었나를 보여준다. 심지어 이같이 높은 온도에서 기억 커패시터의 전압은 8시간 C-t 과도 동안 완전히 붕괴되지 않는다. 그러나 1/e 기억시간은 커브-피팅(curve-fitting)에 의해 250℃에서 1.5시간 정도인 것으로 예측된다.
반 밴드갭 활성화 에너지를 추정하는 이 데이터로부터 기억시간은 상온에서 300,000년 정도로 나타났다. 앞서 언급한 바와 같이 이계산은 159℃에서 가장 우세한 생성작용은 실온에서 전혀 중요하지 않게 된다는 것을 나타낸다.
이 기술분야의 기술자라면 본 발명의 이극성 NVRAM 셀과 MOS NVRAM 셀셀구성은 복제품을 위한 마스터(master)셀, 다수의 셀, 또는 단일 또는 다수 메모리 디바이스를 위한 배열을 제조하는데 사용될 수 있다는 것을 알 수 있을 것이다.
도면과 상세한 설명에서, 본 발명의 바람직한 전형적인 실시예가 설명되어 있고 특별한 용어가 사용되었다해도 이들 용어는 포괄적이고 설명적인 의미로만 사용되었지 후술될 특허청구범위에 제시된 본 발명의 범위를 제한하기 위한 것은 아니다.
Claims (32)
- a) 전위가 인가될때 정보를 기억장치에 기록하기 위한 비트선(86), b) 전하를 축적하기 위한 수단(80), 및 c) 전하축적수단(80)을 비트선(86)에 연결시키는 트랜지스터(76)를 포함하는, 재생의 필요성 없이 무한 기간 동안 기억할 수 있는 비소멸성 임의 접근메모리(NVRAM) 디바이스(60)에 있어서, 트랜지스터(76)를 탄화규소에 형성시키고, 탄화규소가 산화층 패시베이션 능력을 가지게 하였음을 특징으로 하는 NVRAM 디바이스.
- 제1항에 있어서, NVRAM 디바이스(60)가 비트선(86)으로부터 비트선 데이터를 번지지정 위해 트랜지스터(76)에 연결된 단어선(88)을 추가로 포함하되 비트선 데이터는 논리 1 또는 논리 0을 나타내기 위한 전압고 또는 전압저로 구성되는 것을 특징으로 하는 NVRAM 디바이스.
- 제1항에 있어서, 탄화규소는 3C, 2H, 4H, 6H 및 15R로 구성된 군으로부터 선택된 폴리형인 것을 특징으로 하는 NVRAM 디바이스.
- a) 베이스 영역(34), 에미터 영역(36), 및 플로팅 콜렉터 영역(30)을 가지는 이극성 트랜지스터(48), b) 전하축적소자(46), 및 c) NVRAM 디바이스(18)로부터 데이터를 판독하고, 이 디바이스에 데이터를 기록하기 위해 이극성 트랜지스터(48)의 에미터 영역에 연결된 비트선(40)을 포함하는, 재생의 필요성 없이 무한기간동안 기억할 수 있는 비소멸성 임의 접근 메모리(NVRAM) 디바이스(18)에 있어서, 트랜지스터(48)와 전하축적소자(46)를 탄화규소에 형성시키고, 전하축적소자(46)를 이극성 트랜지스터(48)의 플로팅 콜렉터 영역(30)으로부터 형성시킨 것을 특징으로 하는 NVRAM 디바이스.
- 제4항에 있어서, NVRAM 디바이스(18)가 비트선(40)으로부터 비트선 데이터를 번지 지정하기 위하여 이극성 트랜지스터(48)의 베이스 영역(34)에 연결된 단어선(44)을 추가로 포함하되, 비트선 데이터는 논리 1 또는 논리 0을 나타내기 위한 전압고 또는 전압저로 구성되는 것을 특징으로 하는 NVRAM 디바이스.
- 제4항에 있어서, NVRAM 디바이스(18)가 트랜지스터(48)를 바이어스하기 위해 이극성 트랜지스터(48)의 베이스 및 에미터 영역(34, 36)에 대한 옴접점(42, 38)을 추가로 포함하여, 정 바이어스가 베이스 영역(34)으로 부터 플로팅 콜렉터 영역(30)으로 인가되면 바이어스는 플로팅 콜렉터 영역(30)으로부터 베이스 영역(34)으로 캐리어의 흐름을 조장하여 전기적 전하들이 바이어스하에서 전하축적소자(46)에 형성되고, 전하축적소자(46)는 바이어스가 제거되더라도 전기적 전하를 유지하는 것을 특징으로 하는 NVRAM 디바이스.
- 제4항에 있어서, 이극성 트랜지스터(48)와 전하축적소자(46)가 a) 제1전도형을 갖는 탄화규소의 제1영역(26), b) 제1영역(26)과 반대전도형을 가지며 제1영역(26)위에 형성시킨, 트랜지스터의 플로팅 콜렉터 영역이 되는 탄화규소의 제2영역(30), c) 제1영역(26)과 같은 전도형을 가지며 제2영역(30)위에 형성시킨, 트랜지스터의 베이스 영역이 되는 탄화규소의 제3영역(34), 및 d) 제2영역(30)과 같은 전도형을 가지며 제3영역(34)위에 형성시킨, 에미터영역이 되는 탄화규소의 제4영역(36)을 포함하되, 제1 및 제2 영역(26, 30)은 전하축적소자(46)를 형성하며 폴로팅 콜렉터, 베이스 및 에미터 영역(30, 34, 36)은 이극성 트랜지스터(48)를 형성하는 것을 특징으로 하는 NVRAM 디바이스.
- 제7항에 있어서, NVRAM 디바이스(18)가 트랜지스터(48)를 바이어스 하기 위해 베이스 영역(34) 및 에미터영역(36)에 대한 옴접점(42, 38)을 추가로 포함하는 것을 특징으로 하는 NVRAM 디바이스.
- 제7항에 있어서, NVRAM 디바이스(18)가 제1영역(26)과 플로팅 콜렉터 영역(30) 사이의 도핑되지 않은 탄화 규소영역과 플로팅 콜렉터 영역(30)과 베이스영역(34) 사이의 도핑되지 않은 탄화규소영역을 추가로 포함하는 것을 특징으로 하는 NVRAM 디바이스.
- 제7항에 있어서, 이극성 트랜지스터(48)가 디바이스(18)를 높은 전압 및 낮은 전압 메모리상태 사이로 전환시키며, 베이스영역(34)으로부터 플로팅 콜렉터 영역(30)으로 인가된 정바이어스는 플로팅 콜렉터 영역(30)으로부터 베이스영역(34)으로 캐리어의 흐름을 조장시켜 플로팅 콜렉터 영역(30) 및 제1영역(26)은 바이어스하에서 전하축적소자(46)를 형성하고 이 전하 축적소자는 바이어스가 제거되더라도 축적된 전하를 유지하는 것을 특징으로 하는 NVRAM 디바이스.
- 제4항에 따른 NVRAM 디바이스(18)에 비트 또는 단어 데이터를 저장하기 위한 방법에 있어서, 이 방법이 (a) 비트 또는 단어 데이터를 판독 또는 기록하기 위하여 에미터 영역이 되는 탄화규소의 제1전도형 영역(36)과 베이스 영역이 되는 제2전도형 영역(34)을 바이어스하여 이극성 트랜지스터(48)의 플로팅콜렉터영역이 되는 탄화규소의 제1전도형 영역(30)으로부터 캐리어를 제거하는 단계, (b) 단어 또느 비트 데이트를 저장하기 위해 베이스 영역(34)과 에미터 영역(36)을 접지로 되돌리는 단계, 및 (c) 비트 또는 단어 데이터를 판독 또는 기록하기 위하여 캐리어가 베이스 영역(34)을 가로질러 플로팅 콜렉터 영역(30)으로 확산하는 것을 조장하도록 베이스 영역(34)을 바이어스 시키는 단계를 포함하되, 단계(b)에서 탄화규소의 밴드갭이 제거된 캐리어가 플로팅 콜렉터 영역(30)에 다시 채워지는 것을 방지하는 것을 특징으로 하는 데이터 저장방법.
- 제4항에 따른 NVRAM 디바이스(18)를 일체형으로 갖는 메모리 장치에 있어서, (a) 베이스영역(34), 에미터 영역(36) 및 플로팅 콜렉터 영역(30)을 가지는 트랜지스터(48)와 플로팅 콜렉터 영역(30)에 인접한 전하축적소자(46)를 포함하는 각 NVRAM 디바이스(18)가 다수의 종, 횡렬로 배열된 NVRAM 디바이스(18)배열, (b) 각 하나가 각 종렬에 있는 각 NVRAM 디바이스(18)의 베이스영역(34)에 연결되는 다수의 단어선(44), (c) 각 하낙 각 횡렬에 있는 각 NVRAM 디바이스(18)의 에미터 영역(36)에 연결되는 다수의 비트선(40), 및 (d) 선택된 종렬내의 전하축적소자(46)의 전하를 비트선(40)으로 전달시키기 위해 선택된 종렬에 있는 트랜지스터(48)을 활성화 시키도록 단어선에 연결된 수단을 포함하는 것을 특징으로 하는 메모리 장치.
- (a) 게이트 접점(72), 채널영역(74), 소오스 영역(66) 및 드레인 영역(68)을 가지는 MOSFET (MOS 전계효과 트랜지스터)(76), (b) 전하축적소자(80), 및 (c) NVRAM 디바이스(60)에 데이터를 기록하고 이 디바이스(60)로 부터 데이터를 판독하기 위해 MOSFET(76)의 소오스 영역(66)에 연결된 비트선(86)을 포함하는, 재생의 필요성 없이 무한기간동안 기억할 수 있는 비소멸성 임의접근메모리(NVRAM) 디바이스(60)에 있어서, MOSFET(76)와 전하 축적소자(80)를 탄화규소에 형성시키고, 전하축적소자(80)를 MOSFET(76)의 드레인 영역(68)에 형성시킨 것을 특징으로 하는 NVRAM 디바이스.
- 제13항에 있어서, NVRAM 디바이스(60)가 비트선으로부터 비트선 데이터를 번지지정하기 위하여 MOSFET(76)의 게이트 접점(72)에 연결된 단어선(88)을 추가로 포함하되 비트선 데이터는 논리 1 또는 논리 0을 나타내기 위한 전압고 또는 전압저로 구성되는 것을 특징으로 하는 NVRAM 디바이스.
- 제13항에 있어서, 전하축적소자(80)가 MOS 커패시터(80)를 규정하기 위한 드레인 영역(68)상의 전도성 접점(78)을 포함하는 것을 특징으로 하는 NVRAM 디바이스(92).
- 제15항에 있어서, NVRAM 디바이스(92)가 MOSFET(76)를 바이어스하기 위해 MOSFET(76)의 소오스 영역(66)에 대한 접점 및 게이트 접점(72)을 추가로 포함하되, 바이어싱은 채널 영역(74)을 통해 드레인 영역(68)으로 부터 소오스 영역(66)으로 캐리어의 흐름을 조장하기 위해 게이트 접점(72)에 인가된 바이어스를 포함하여 전기적 전하들이 바이어스하에서 전하 축적소자(80)에 형성되고 이전하축적소자(80)는 바이어스가 제거되더라도 전기적 전하를 유지하는 것을 특징으로 하는 NVRAM 디바이스.
- 제13항에 있어서, MOSFET(76)와 전하축적소자가 a) 제1전도형을가지는 탄화규소의 제1영역(64), b) 제1`영역(64)과는 반대 전도형을 가지며 제1영역(64)내에 위치시킨, 소오스 영역이 되는 탄화규소의 제2영역(66), c) 제1영역(64)과는 반대전도형을 가지며, 제2 및 제3영역(66, 68)사이에 제1전도형을 가지는 제1영역(64)의 일부가 있도록 제1 영역(64)내에 위치시킨, 드레인 영역이 되는 탄화규소의 제3 영역(68), d) 제1영역(64), 소오스영역(66) 및 드레인 영역(68) 위에 있는 절연층(70), e) 소오스 및 드레인 영역(66, 68) 사이의 제1영역(64) 내에 채널 영역(74)을 규정하기 위하여 소오스 및 드레인 영역(66, 68) 사이의 절연층(70)위에 위치되는 게이트 접점(72), 및 f) MOSFET(76)의 드레인 영역(68)에 인접한 MOS 커패시터(80)를 규정하기 위해 드레인 영역(68)에 인접한 제1영역(64)위 절연층(70) 위의 전도성 접점(78)을 포함하되, 게이트 접점(72)에 바이어스가 인가되면 소오스 영역(66), 드레인 영역(68), 채널 영역(74) 및 게이트 접점(72)은 MOSFET(76)를 형성하며, MOSFET(76)의 게이트 접점(72)에 인가된 바이어스는 소오스영역(66)과 드레인 영역(68) 사이에 캐리어의 프름을 조장하여 드레인 영역(68)과 이에 인접한 MOS 커패시터(80)의 반전층(82)이 바이어스하에서 MOS 커패시터(80)를 위한 단일 활성영역을 형성하게 하는 것을 특징으로 하는 NVRAM 디바이스(60).
- 제17항에 있어서, 전도성 접점(78)에 인가된 바이어스에 의해 반전층(82)을 형성시키는 것을 특징으로 하는 NVRAM 디바이스.
- 제13항에 있어서, MOSFET(76)와 전하축적소자(80)가, a) 제1전도형을 가지는 탄화규소의 제1영역(64), b) 제1영역과는 반대전도형을 가지며 제1영역(64)내에 위치시킨, 소오스 영역이 되는 있는 탄화규소의 제2영역(66), c) 소오스 영역(66)과 제1영역(64)위에 있는 절연층(70), d) 제1영역(64)내의 채널 영역(74)을 규정하며 소오스 영역(66)에 인접한 절연층(70) 위의 게이트 접점(72), 및 e) 채널 영역(74)에 인접한 MOS 커패시터(80) 를 규정하기 위해 소오스 영역(66)과 분리되고 채널 영역(74)에 인접한 절연층(70) 위의 전도성 접점(78)을 포함하는 것을 특징으로 하는 NVRAM 디바이스.
- 제19항에 있어서, NVRAM 디바이스(92)가 바이어스하에서 소오스 영역(66)과 채널 영역에 인접한 MOS 커패시터(80)의 반전층(94)이 단일 활성영역을 형성하도록 소오스 영역(66)과 MOS 커패시터(80)의 반전층(94) 사이에 캐리어의 흐름을 조장하기 위해 MOSFET(76)의 게이트 접점(72)에 대한 바이어스 접점을 추가로 포함하는 것을 특징으로 하는 NVRAM 디바이스.
- 제19항에 있어서, 전도성접점(78)으로부터 게이트 접점(72)을 절연시키기 위하여 절연층(70)을 게이트 접점(72) 위로 연장시킨 것을 특징으로 하는 NVRAM 디바이스.
- 제19항에 있어서, 전도성 접점(78)은 절연층(70)과 겹쳐져서(overlap) 채널 영역과 MOS 커패시터 사이의 어떠한 갭도 최소가 되게하는 반면 여전히 전도성 접점(78)을 게이트 접점(72)으로 부터 절연시키는 것을 특징으로 하는 NVRAM 디바이스.
- 제13항에 있어서, MOSFET(76)와 전하축적소자(80)가 a) 제1전도형을 가지는 탄화규소의 제1영역(64'), b) 제1영역과는 반대전도형을 가지며 제1영역(64') 위에 위치시킨, 소오스 영역이 되는 탄화규소의 제2영역(66'), c) 제1영역과는 반대전도형을 가지며 제2영역(66')과 분리되게 제1영역(64')위에 위치시킨, 드레인 영역이 되는 탄화규소의 제3영역(68'), d) 소오스 영역(66'), 드레인 영역(68')과 그들 사이의 제1영역(64') 위의 절연층(70'), e) 소오스 및 드레인 영역(66', 68') 사이 제1영역(64') 내에 채널 영역(74')을 규정하기 위해 소오스 및 드레인 영역(66', 68') 사이의 절연층(70')위에 위치된 게이트 접점(72'), 및 f) MOS 커패시터(80)를 규정하기 위해 드레인 영역(68') 위의 절연층(70') 위에 위치된 전도성 접점(78')을 포함하도, 바이어스가 게이트 접점(72')에 인가되면 소오스, 채널 및 드레인영역(66', 74', 86')이 함께 MOSFET(76)를 형성하며, 바이어스가 MOSFET(76)의 게이트 접점(72')에 인가되면 채널 영역(74')은 개방되어 소오스 영역(68')에 인가된 바이어스가 채널 영역(74')을 통해 드레인 영역(68')으로 부터 소오스 영역(66')으로 캐리어 흐름을 조장케 하는 것을 특징으로 하는 NVRAM 디바이스(104).
- 제13항에 따른 NVRAM 디바이스(60)를 일체형으로 갖는 메모리장치에 있어서, a) 게이트 접점(72), 채널영역(74), 소오스 영역(66) 및 상기 드레인 영역(68)을 갖는 트랜지스터(76)와 드레인 영역(68)에 인접한 전하축적소자(80)를 포함하는 각 NVRAM 디바이스(60)가 다수의 종, 횡렬로 배열된 NVRAM 디바이스(60)의 배열, b) 각 하나가 각 종렬에 있는 각 NVRAM 디바이스(60)의 게이트 접점(72)에 연결되는 다수의 단어선(88), c) 각 하나가 각 횡렬에 있는 각 NVRAM 디바이스(60)의 소오스 영역(66)에 연결되는 다수의 비트선(86), 및 d) 선택된 종렬내의 전하축적소자(80)의 전하를 비트선(86)으로 전송하기 위해 선택된 종렬내의 트랜지스터(76)를 활성화시키도록 단어선(88)에 연결된 수단을 포함하는 것을 특징으로 하느 메모리 장치.
- 재생의 필요성 없이 무한기간동안 기억할 수 있는 RAM 디바이스(18)에 비소멸적인 형태로 비트 또는 단어 데이터를 저장하기 위한 방법에 있어서, 이방법이 탄화규소로 형성된 트랜지스터(48)의 베이스 영역(34)를 플로팅 콜렉터 영역(30)에 바이어스 시키는 단계를 포함하여서 플로팅 콜렉터 영역(30)으로부터 베이스 영역(34)으로 캐리어의 흐름을 조장시켜 바이어스하에서 전기적 전하들이 플로팅 콜렉터 영역(30)에 인접한 전하축적소자(46)에 형성되며 바이어스가 제거되더라도 이 전하축적소자가 축적된 전하들을 유지하는 것을 특징으로 하는 데이터 저장방법.
- 재생의 필요성 없이 무한기간동안 기억할 수 있는 RAM 디바이스(60)내에 비소멸적으로 비트 또는 단어 데이터를 저장하기 위한 벙법에 있어서, 이 방법이 탄화규소로 형성되고 산화층 패시벤이션 능력을 가지는 넓은 밴드갭 MOSFET(76)의 게이트 접점(72)을 바이어스 시키는 단계를 포함하여서 채널 영역(74)을 통해 드레인 영역(68)으로부터 소오스 영역(66)으로 캐리어의 흐름을 조장시켜 바이어스하에서 전기적 전하들이 드레인 영역(68)에 인접한 전하축적소자(80)에 형성되고 바이어스가 제거되더라도 이 전하축적소자(80)가 전기적 전하를 유지하는 것을 특징으로 하는 데이터 저장방법.
- a) 전위가 인가될 때 정보를 기억장치에 기록하기 위한 비트선(40), b) 전하를 축적하기 위한 수단(46), 및 c) 비트선(40)에 전하 축적수단(46)을 연결시키는 트랜지스터(48)를 포함하는, 재생의 필요성 없이 무한기간동안 기억을 갖는 NVRAM 디바이스(18)에 있어서, 전하축적소자(46)을 탄화규소에 형성 시키고, 트랜지스터(48)역시 탄화규소에 형성시켜서 NVRAM 디바이스(18)가 전하를 재생의 필요성 없이 무한기간 동안 저장하는 것을 특징으로 하는 NVRAM 디바이스.
- a) 전위가 인가될 때 정보를 기억장치에 기록하기 위한 비트선(86), b) 전하축적수단(80), 및 c) 전하축적소자(80)을 비트선(86)에 연결시키는 트랜지스터(76)를 포함하는, 재생의 필요성 없이 무한기간동안 기억을 갖는 NVRAM 디바이스(60)에 있어서, 트랜지스터(76)를 탄화규소에 형성시켜서 NVRAM 디바이스(60)가 재생의 필요성 없이 무한기간동안 전하를 저장하는 것을 특징으로 하는 NVRAM 디바이스.
- 제28항에 있어서, NVRAM 디바이스(60)가 NVRAM 디바이스(60)로부터 전하의 소실을 제한하기 위한 수단(70)을 추가로 포함함을 특징으로 하는 NVRAM 디바이스.
- a) 베이스영역(34), 에미터 영역(36) 및 플로팅 콜렉터 영역(30)을 가지는 이극성 트랜지스터(48), b) 전하축적소자(46), 및 c) NVRAM 디바이스(18)로부터 데이터를 판독하고 이 디바이스에 데이터를 기록하기 위하여 이극성 트랜지스터(48)의 에미터 영역(36)에 연결된 비트선(40)을 포함하는, 재생의 필요성 없이 무한기간동안 기억할 수 있는 NVRAM 디바이스(18)에 있어서, 트랜지스터(48) 및 전하축적소자(46)를 탄화규소에 형성시키고, 전하축적소자(46)를 이극성 트랜지스터(48)의 플로팅 콜렉서 영역(30)으로부터 형성시킨 것을 특징으로 하는 NVRAM 디바이스.
- 제30항에 있어서, NVRAM 디바이스(18)가 비트선(40)으로 부터 비트선 데이터를 번지지정하기 위하여 이극성 트랜지스터(48)의 베이스영역(34)에 연결된 단어선(44)을 추가로 포함하되 비트선 데이터는 논리 1 또는 논리 0을 나타내기 위한 전압고 또는 전압저로 구성되는 것을 특징으로 하는 NVRAM 디바이스.
- 제30항에 있어서, NVRAM 디바이스(18)가 트랜지스터(48)를 바이어스 하기 위하여 이극성 트랜지스터(48)의 베이스 및 에미터 영역(34, 36)에 대한 옴접점(42, 38)을 추가로 포함하여서 베이스영역(34)으로 부터 플로팅 콜렉터 영역(30)으로 정바이어스가 인가되면 바이어스는 플로팅 콜렉터 영역(30)으로 부터 베이스영역(34)으로 캐리어의 흐름을 조장하여 전기적 전하들이 바이어스하에서 전하축적소자(46)에 형성되고 이 전하축적소자(46)가 바이어스가 제거되더라도 전기적 전하를 유지하는 것을 특징으로 하는 NVRAM 디바이스.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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