KR100299024B1 - 광밸브기판반도체장치 - Google Patents
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Abstract
본 발명은 고속동작 및 고밀도를 요하는 주변회로 소자군을 픽셀에 선택적으로 전력을 공급하기 위하여 기판상에 스위치소자군이 설치된 광밸브기판 반도체장치 및 그 제조방법에 관한 것으로써, 전기절연기판 및 반도체 단결정 박막을 구비한 복합기판과; 상기 복합기판 위에 형성되는 것으로서, 상기 픽셀전극군을 선택적으로 통전시키기 위한 스위치소자를 구비한 픽셀 어레이부를 포함하는 광밸브기판 반도체장치의 제조방법에 있어서, 상기 전기절연기판의 표면에 반도체 단결정 박막을 집착시키고 상기 단결정판을 연마처리하여 반도체 단결정 박막을 형성시키는 제 1단계와, 일군의 픽셀전극 및 상기 픽셀전극을 선택적으로 통전시키기 위한 일군의 스위치소자를 형성시키는 제 2단계와, 상기 픽셀어레이부의 각 소자를 전기적으로 접속시키는 제 3단계를 포함하는 광밸브기판 반도체장치의 제조방법에 의해서 전기절연기판 및 상기 기판상에 형성된 반도체 단결정 박막으로 이루어진 복합기판과, 상기 복합기판상에 형성되는 것으로서, 일군의 픽셀전극을 선택적으로 통전시키기 위한 일군의 스위치 소자를 구비한 픽셀어레이부와, 상기 픽셀어레이부를 구동하기 위한 주변회로를 포함하는 것을 특징으로 한다.
Description
제1도는 광밸브기판(light valve substrate) 반도체장치를 사용하여 구성된 액티브 매트릭스 액정표시장치를 개략적으로 나타낸 확대 사시도,
제2도는 반도체 단결정 박막 복합기판에서 접착기판의 일실시예를 나타낸 단면도,
제3도 내지 제6도는 각각 본 발명의 다른 접착구조를 나타낸 단면도,
제7도는 광밸브기판 반도체장치의 전형적인 구조의 일부를 나타낸 단면도,
제8도는 제7도의 광밸브기판 반도체장치의 전체 구조를 나타낸 상면도,
제9도는 광밸브기판 반도체장치의 주변회로영역에 형성된 Y구동회로의 회로구성을 나타낸 블록도,
제10도는 제9도에 도시된 Y구동회로의 일부를 구성하는 시프트 레지스터의 상세 회로구성을 나타낸 회로도,
제11도는 제9도의 Y구동회로의 일부를 구성하는 레벨 시프터의 상세 회로구성을 나타낸 회로도,
제12도 내지 제21도는 제7도에 도시된 광밸브기판 반도체장치의 제조공정을 나타낸 공정도,
제22도는 광밸브기판 반도체장치의 다른 실시예를 나타낸 개략적인 상면도,
제23도는 제22도에 도시된 부가 회로에 포함된 DRAM 센스 증폭기의 동작을 설명하기 위해 하나의 픽셀을 나타낸 등가 회로도,
제24도는 제22도에 도시된 부가 회로에 포함된 DRAM 센스 증폭기의 상세 회로구성을 나타낸 회로 블록도,
제25도는 제22도에 도시된 부가 회로에 포함된 광 센서 회로의 특정한 구성예를 나타낸 회로도,
제26도는 제22도에 도시된 부가 회로에 포함된 온도 센서 회로의 특정 구성을 나타낸 회로도,
제27도는 제26도의 온도 센서의 개량 예를 나타낸 회로도,
제28도는 제27도에 도시된 NPN 트랜지스터 구성의 일실시예를 나타낸 개략 단면도,
제29도는 광밸브기판 반도체장치의 또 다른 실시예를 나타낸 개략적인 상면도,
제30도는 제29도에 도시된 태양 전지의 구성의 일부를 나타낸 개략 단면도,
제31도는 광밸브기판 반도체장치의 다른 실시예를 나타낸 개략 상면도,
제32도는 광밸브기판 반도체장치의 픽셀 어레이 영역에 형성된 스위치 소자군의 일예를 나타낸 개략도,
제33도는 제32도에 도시된 스위치 소자의 단면 구조를 나타낸 개략도,
제34도는 광밸브기판 반도체장치의 하나의 픽셀 부분의 확대 단면을 나타낸 상면도,
제35도는 안티-백 채널형(anti-back channel type) 브레이크다운(Breakdown) 구조를 갖는 스위치소자 트랜지스터가 집적된 광밸브기판 반도체장치의 일부를 나타낸 개략 단면도,
제36도는 LDD형 브레이크다운 전압 구조를 갖는 스위치소자 트랜지스터가 집적된 광밸브기판 반도체장치를 나타낸 개략 단면도,
제37도는 버팅 콘택트(butting contact)가 형성된 브레이크다운 구조를 갖는 스위치소자를 나타낸 확대 상면도,
제38도는 버팅 콘택트가 형성된 브레이크다운 전압 구조를 갖는 스위치소자 트랜지스터가 집적된 광밸브기판 반도체장치의 일부를 나타낸 개략 단면도,
제39a도 내지 제39f도는 안티-백 채널형 브레이크다운 구조를 갖는 스위치소자 트랜지스터가 배설된 광밸브기판 반도체장치의 제공공정을 나타낸 공정도,
제40a도 내지 제40e도는 안티-백 채널형 브레이크다운 전압 구조를 갖는 스위치소자 트랜지스터가 배설된 광밸브기판 반도체장치의 다른 제조공정을 나타낸 공정도,
제41a도 내지 제41e도는 LDD형 브레이크다운 전압구조를 갖는 스위치소자 트랜지스터가 배설된 광밸브기판 반도체장치의 다른 제조공정을 나타낸 공정도,
제42a도 내지 제42f도는 버팅 콘택트를 갖는 스위치소자 트랜지스터가 배설된 광밸브기판 반도체장치의 다른 제조공정을 나타낸 공정도,
제43도는 광밸브기판 단결정 박막 반도체장치의 전형적인 예를 나타낸 개략 단면도,
제44도는 광밸브기판 단결정 박막 반도체장치에 포함된 픽셀전극의 번형 구성예를 나타낸 개략 상면도,
제45도는 제44도에 도시된 구조를 갖는 픽셀전극을 사용하는 광밸브기판 단결정 박막 반도체장치의 구조를 나타낸 개략 단면도,
제46도는 광밸브기판 단결정 박막 반도체장치의 다른 예를 나타낸 개략 단면도,
제47도는 광밸브기판 단결정 박막 반도체장치의 사용되는 픽셀전극의 다른 변형예의 일부를 나타낸 개략 단면도,
제48a도 내지 제48f도는 제43도에 도시된 광밸브기판 단결정 박막 반도체장치의 제조공정을 나타낸 공정도,
제49a도 내지 제49c도는 다결정 실리콘 박막으로 제조된 픽셀전극내에 불순물을 확산시키는 공정을 나타낸 공정도,
제50a도 내지 제50d도는 실리사이드로 제조된 픽셀전극을 형성하는 공정을 나타낸 공정도,
제51도는 광밸브기판 단결정 박막 반도체장치의 구조의 일부를 나타낸 개략 단면도,
제52도는 광밸브기판 단결정 박막 반도체장치의 다른 실시예를 나타낸 개략 절개 단면도,
제53도는 제52도에 도시된 광밸브기판 단결정 박막 반도체장치를 나타낸 개략 상면도,
제54a도 내지 제54g도는 제51도에 도시된 반도체장치의 제조공정을 나타낸 공정도,
제55도는 광밸브장치의 일실시예의 일부를 나타낸 개략 단면도,
제56도는 제55도에 도시된 광밸브장치의 변형예의 일부를 나타낸 개략 단면도,
제57도는 제55도에 도시된 광밸브장치의 다른 변형예의 일부를 나타낸 개략 단면도,
제58도는 제55도에 도시된 광밸브장치의 또 다른 변형예의 일부를 나타낸 개략 단면도,
제59a도 내지 제59f도는 광밸브기판 단결정 박막 반도체장치의 제조 공정을 나타낸 공정도,
제60도는 본 발명에 따른 광밸브 반도체기판 장치의 전형적인 구조의 일부를 나타낸 개략 단면도,
제61a도 내지 제61g도는 본 발명의 일실시예를 나타낸 공정도,
제62a도 내지 제62c도는 본 발명의 일실시예를 나타낸 공정도,
제63a도 내지 제63c도는 본 발명의 일실시예를 나타낸 공정도,
제64a도 내지 제64c도는 본 발명의 일실시예를 나타낸 공정도,
제65a도 내지 제65c도는 본 발명의 기판의 단면 구조의 일실시예를 나타낸 개략도,
제66도는 광밸브기판 반도체장치의 일실시예의 일부를 나타낸 개략 단면도,
제67a도 내지 제67d도는 본 발명의 일실시예를 나타낸 공정도,
제68도는 본 발명의 광밸브기판상에 형성된 반도체장치를 나타낸 단면도,
제69도는 광밸브기판상에 형성된 반도체장치를 나타낸 단면도,
제70도는 본 발명의 반도체장치의 보호회로를 나타낸 전기회로도,
제71a도는 광밸브기판의 상면도,
제71b도는 광밸브기판을 나타낸 개략 단면도,
제71c도는 광밸브기판상에 형성된 집적회로 칩을 나타낸 확대 상면도,
제71d도는 광밸브기판상의 집적회로 칩을 사용하는 광밸브장치를 나타낸 개략 단면도,
제71e도는 반도체회로 칩의 픽셀영역의 일부를 나타낸 확대 상면도,
제71f도는 픽셀을 나타낸 개략 단면도,
제72도는 광밸브장치의 일실시예를 나타낸 확대 개략 사시도,
제73도는 태양전지(solar cell) 회로의 일실시예를 나타낸 도면,
제74도는 광 신호 검출회로의 일실시예를 나타낸 도면,
제75도는 액정 광밸브장치에서 절단된 하나의 픽셀 부분의 일부를 나타낸 개략 확대도,
제76도는 정렬수단의 표면 구조의 일예를 나타낸 개략도, 제77도는 정렬수단의 특정 예의 일부를 나타낸 개략 단면도, 제78도는 정렬수단의 변형예를 나타낸 개략 단면도,
제79도는 정렬수단의 다른 변형예를 나타낸 개략 단면도,
제80도는 정렬수단의 또 다른 변형예를 나타낸 개략 단면도,
제81a도 내지 제81g도는 반도체 단결정 박막 기판 액정 광밸브장치의 제조공정을 나타낸 공정도,
제82도는 정렬수단을 구성하는 라인 홈(line grooves)을 형성하는 공정을 설명하기 위한 개략도,
제83도는 화상 투사기(video projector)를 나타낸 개념도,
제84도는 본 발명에 따른 광밸브장치를 사용하는 화상 투사기를 나타낸 개략 확대 단면도,
제85도는 본 발명에 따른 광밸브장치를 사용하는 투사형 CRT를 나타낸 개략 사시도,
제86도는 본 발명에 따른 컬러 표시 광밸브장치를 나타낸 개략 단면도,
제87도는 본 발명에 따른 광밸브장치를 측정장치의 표시부에 적용한 예를 나타낸 개략도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 실리콘 단결정 박막 2 : MOSFET
3, 76 : 픽셀전극 4 : 분극 플레이트
5, 83 : 신호선 6, 82 : 주사선
7, 101 : 석영기판 11 : 광밸브기판 반도체장치
12 : 대향기판 13 : 액정층(광전재료층)
17 : 글래스(유리)캐리어 18 : 분극 플레이트
20 : 정렬층 21 : 석영기판
22 : 스트레스 버퍼 박막 23 : 실리콘 단결정 박막
31 : 스트레스 버퍼 영역 41, 51 : 불순물 차단층
61 : 계면제어층 71 : 투명절연기판
72 : 반도체 단결정 박막
73 : N형 절연게이트 전계효과 트랜지스터
74 : P형 절연게이트 전계효과 트랜지스터
75 : 절연막 77 : 박막 트랜지스터
78 : 반도체 다결정 박막 131 : 스위치소자
132 : 액정 133 : 용량성 소자
134 : 픽셀전극
본 발명은 직시형(direct viewing type) 표시 시스템이나 투사형 표시 시스템에 사용되는 평판형 광밸브 구동기판 반도체장치에 관한 것이다.
보다 상세하게는, 본 발명은 기판 표면을 덮고 픽셀전극군과 스위치소자군 및 구동회로소자군이 형성된 반도체 박막을 구비한 반도체 집적회로 기판장치에 관한 것이다. 이 반도체 집적회로 기판장치는 예를 들면 액정패널과 집적적으로 패키지(package)되어 소위 "액티브 매트릭스 디바이스"를 구성하게 된다.
이러한 액티브 매트릭스 디바이스는 다수의 픽셀이 개별적으로 스위치소자를 갖추고 있는 간단한 원리에 근거를 두고 있다.
특정한 픽셀들이 선택되는 경우에는 그 픽셀들에 대응하는 스위치 소자가 턴온(turn on)되고, 아무런 픽셀도 선택되지 않는 경우에는 스위치소자들은 비도통(非道通)상태로 유지된다. 또, 각 스위치소자는 구동회로를 구성하는 주변 회로에 의해 구동되고, 이들 스위치소자와 주변회로소자는 액정패널을 형성하는 글라스 기판상에 형성된다.
그러므로, 스위치소자와 주변회로소자를 박막화하기 위한 기술이 중요하게 되고, 통상적으로 이들 소자들은 박막 트랜지스터로 형성된다.
종래의 액티브 매트릭스 디바이스에 있어서, 상기 박막 트랜지스터는 글라스 기판상에 퇴적되는 아몰퍼스(amorphous) 실리콘박막 또는 다결정 실리콘박막의 표면에 형성된다. 이들 아몰퍼스 실리콘박막과 다결정 실리콘박막은 진공증착 프로세스 또는 화학적 기상 증착 프로세스에 의해 글라스 기판상에 용이하게 퇴적될 수 있기 때문에, 비교적 대형 프레임의 액티브 매트릭스 디바이스를 제조하기에 적합하다. 따라서, 이 액티브 매트릭스 디바이스는 직시형 표시 장치용으로 적합하다.
그러나, 최근에는 직시형 표시장치용으로서가 아니라 고밀도의 소형 픽셀을 갖춘 고속 소형 표시장치에 대한 요구가 점점 증대되고 있다. 이 소형 광밸브장치는 투사형 화상장치의 일차 화상을 형성하기 위한 평면으로 이용되어, 예를 들면 투사형 하이비전 TV에 적용할 수 있다. 이러한 적용을 위해, 소형 반도체 제조기술을 이용하여 1㎛급의 픽셀 치수와 수㎝의 전체 치수를 가지고는 고속의 소형 광밸브용 반도체 집적 기판장치의 제공이 요망되고 있다.
그러나, 현존하는 아몰퍼스 박막을 사용하는 경우에는 그 재로가 단결정으로 되어 있지 않기 때문에 온(ON) 전류 밀도가 너무 낮아 고속 동작할 수 없다. 또한, 소형 반도체기술을 적용하여 서브미크론급의 트랜지스터소자를 형성할 수 없다. 아몰퍼스 실리콘박막의 경우에는 그 막 형성 온도가 예를 들면 약 300℃정도이므로 소형화에 필요한 고온 열처리를 실행할 수 없다.
한편, 다결성 실리콘박막의 경우에는 결정입자를 수㎛의 치수를 가지게 되므로 트랜지스터소자의 미세화가 필연적으로 제한된다는 문제가 야기된다.
상기한 바와 같이 아몰퍼스 재료를 사용하는 현존의 액티브 매트릭스 표지장치용 반도체 집적회로 기판장체에 있어서는 통상의 반도체 집적회로 소자와 유사한 집적도, 고속동작 및 칩 치수를 실현하는 것이 상당히 어렵다는 문제가 발생한다.
상기 반도체 집적회로 기판장치의 치수를 축소하기 위해서는 특히 스위치소자군 이외에도 주변회로 소자군을 상당히 고밀도로 집적할 필요가 있다. 그러나, 다결성 실리콘박막 또는 아몰퍼스 실리콘박막에서 보다 소형화를 필요로 하는 주변회로 소자군을 초고밀도의 기술로 형성하는 것이 어렵다. 따라서, 통상의 LSI칩과 대체로 동일한 치수를 갖는 액티브 매트릭스 디바이스용 반도체 집적회로 기판장치를 실현하는 것이 불가능하였다.
상기한 종래 기술의 문제점의 관점에서, 본 별명의 제1 목적은 고속동작 및 고밀도 집적을 요하는 주변회로 소자군을, 픽셀에 선택적으로 전력을 인가하기 위한 스위치소자군이 설치된 기판상에 형성할 수 있는 광밸브 반도체 기판장치의 구성 및 제조방법을 제공하는 것이다.
또한, 반도체 단결정으로서의 실리콘 단결정 박막과 투명절연기판은 다른 열팽창 계수를 가지므로 800℃정도의 높은 온도를 필요로 하는 LSI제조 공정 동안에 분열 또는 균열과 같은 장애가 발생된다. 다시 말하면. 실리콘 단결정 막은 3.6×10-6/℃의 열팽창 계수를 가지며, 투명절연기판은 예를 들면 석영으로 제조한 경우 0.4×10-6/℃의 열팽창 계수를 갖는다.
이러한 결점을 제거하기 위해 본 발명의 제2 목적은 실리콘 단결정 박막과 투명절연기판 사이에 중간층을 개재하여 열 충격에 기인하는 상기 박막과 기판의 분열 및 균열을 최소화함으로써 높은 품질 및 높은 생산효율을 확보할 수 있는 반도체 단결정 복합기판을 제공하는 것이다.
픽셀 어레이 유니트의 스위치소자가 소형화되는 경우에는 그 스위치소자의 브레이크다운 전압이 문제가 된다. 즉, 광밸브장치 또는 액티브 매트릭스디바이스는 비교적 고전압의 구동신호가 공급되는 픽셀을 가지고 있다. 그러므로, 각 픽셀에 선택적으로 전력을 공급하기 위한 스위치소자도 고전압 구동신호에 대한 내성을 가져야만 한다.
따라서, 본 발명의 제3 목적은 특정의 높은 브레이크다운 전압을 갖는 스위치소자 MOSFET가 고밀도로 미세하게 집적된 광밸브기판 반도체 장치를 제공하는 것이다.
한편, 종래 기술에 사용되는 픽셀전극 재로는 ITO막 또는 NESA막과 같은 투명전도성 박막이 사용되고 있다. 이 투명도전성 박막은 진공증착 프로세스 또는 스퍼터링 프로세스에 의해 비교적 쉽게 퇴적할 수 있기는 하지만, 내열성이 낮고 에칭 프로세스에 기인한 패터닝 정도(精度)가 낮다는 점에 있어서 결함이 있다.
따라서, 이 재료는 고온 열처리를 요하는 LSI제조기술에 적합하지 않으므로 이 LSI 반도체 프로세스를 일관성 있게 이용할 수 없다는 문제가 수반된다. 또, 그 재료는 패터닝 정도가 낮기 때문에 픽셀의 소형화 및 고밀도화에 적합하지 않다는 다른 문제가 있다. 또한, 스위치소자군이 고밀도로 집적됨에 따라 기판표면의 요철이 비교적 심각해지는 경우에는 그 기판표면상에 형성되는 투명도전성 박막이 계단형상으로 절단되어 픽셀의 결함율이 증대된다는 문제를 초래하게 된다.
그러므로, 본 발명의 제4 목적은 최종 공정까지 LSI 제조기술 또는 반도체 프로세스를 일관되게 적용할 수 있는 소형 픽셀전극 구조를 갖는 광밸브기판 반도체장치를 제공하는 것이다.
또한, 액티브 매트릭스 디바이스에 있어서, 선택 주기동안에는 소정의 전하가 스위치소자를 통해서 픽셀전극에 인가되고, 비선택 주기 동안에는 인가되는 전하가 픽셀전극에 잔류하게 되어, 각 픽셀에 대한 광밸브 기능이 실행된다. 이때, 스위치소자가 본 발명의 일반적인 목적에 따라 반도체 단결정 박막내에 형성되면, 그 광학 암전류(optical dark current)가 아몰퍼스 실리콘 박막 또는 다결정 실리콘 박막내에 형성된 박막 트랜지스터의 것보다 크게 된다. 이에 대한 대책이 이루어지지 않으면, 1프레임의 대부분을 점하는 비선택 주기 동안에 높은 광 암전류로 인하여 상기 축적된 전하가 누설되고, 이에 따라 픽셀에 인가되는 전압이 강하된다는 문제를 초래한다.
그러므로, 본 발명의 제5 목적은 비교적 높은 광 암전류를 갖는 실리콘 단결정 박막 트랜지스터소자가 사용되는 경우에도 픽셀에 인가되는 전압의 강하를 효율적으로 방지할 수 있도록 된 광밸브 기판 단결정 박막 반도체장치를 제공하는 것이다.
통상적으로, 광밸브장치 반도체기판은 픽셀전극군과 각 픽셀전극을 선택적으로 활성화하기 위한 스위치소자군이 형성된 투명영역과, 상기 스위치소자군을 구동하기 위한 회로소자군을 포함하는 주변회로가 형성된 불투명영역을 구비하고 있다. 각 영역에서 스위치소자군과 회로소자군은 각각 소자분리영역에 의해 전기적으로 분리되어 있다. 즉, 투명영역은 투광성을 증대시키기 위해 소자분리영역에서도 충분한 투광성을 갖는 것이 필요하지만 그 치수 정도(精度)에 대한 여유(margin)를 갖도록 하는 것이 허용된다.
그 반면에, 불투명영역에서는 주변회로를 구성하는 트랜지스터와 같은 그룹화된 회로소자가 고밀도로 집적되어 있으므로, 소자분리영역이 미세하면서도 매우 정밀한 치수 및 형상에 대한 제어성을 가질 필요는 있지만, 어떤 입사광도 투과시킬 필요는 없다. 따라서 불투명영역은 광학적으로 불투명한 것이 바람직하다.
이러한 관점에서, 본 발명의 제6 목적은 투명영역 및 불투명영역에 대해 서로 다른 치수와 형상 정도 및 서로 다른 광학 특성을 가지는 소자분리영역을 형성함으로써 광밸브 반도체 집적회로 장치 전체의 성능을 향상시키는 것이다.
SOI(Silicon Oxide Insulator)기판을 사용하는 현존의 반도체장치에 있어서, 입/출력 단자용 보호회로에 사용된 다이오드는 PN접합 다이오드이다. 이 경우, 그 다이오드는 박막에 형성되어 있기 때문에 작은 접합 영역을 가진다. 이는 불순물영역이 박막과 동일한 두께를 갖기 때문이다. 이로 인하여 절연 내압(dielectric withstand voltage)을 증대시키는 것이 어렵게 된다.
상기한 종래의 문제점으로부터, 본 발명의 제6 목적은 높은 유전 브레이크다운 전압(dielectric breakdown voltage)을 가진 보호회로를 구비한 SOI기판을 사용하는 반도체장치를 제공하는 것이다.
한편, 종래에는 소위 "SOI기판"이라는 캐리어층상에 반도체층이 형성된 여러 가지 형태의 반도체적층기판이 알려져 있다. 이 SOI기판은 절연재료로 이루어진 캐리어 표면상에 예를 들면 화학적 기상 증착 프로세스를 이용하여 다결정 실리콘 박막을 퇴적한 다음, 레이저 빔을 조사하여 상기 다결정 실리콘 박막을 재결정 구조로 결정화함으로써 형성된다. 그러나, 일반적으로 다결정을 재결정화하여 준비한 단결정은 항상 균일한 방위(azimuth)를 갖지는 않지만 높은 격자 결함 밀도를 갖는다. 이 때문에 종래 기술의 프로세스에 의해 제조된 SOI기판에 실리콘 단결정 웨이퍼와 마찬가지의 소형화 기술을 적용하거나 혹은 고성능의 광기전력 소자(photo voltaic energy element)를 패키징하는 것이 곤란하다.
이러한 관점으로부터, 본 발명의 제7 목적은 반도체 프로세스에서 폭 넓게 사용되는 실리콘 단결정과 같이 균일한 결정 방위와, 그 실리콘 단결정과 같은 정도로 낮은 격자 결함 밀도를 가지는 반도체 박막을 사용함으로써, 선명하면서 높은 해상도의 광기전력 소자를 패키지하는 광밸브장치를 제공하는 것이다.
한편, 종래의 광밸브장치에 통상적으로 사용되는 광전변환재료는 액정이다. 이 액정은 소정의 간격을 두고 대향하는 1쌍의 기판 사이에서 개재되어 있으며, 그 액정 분자들은 소정 방향으로 배열되어 있다. 이러한 액정 분사의 배열 상태를 실현하기 위해서는 기판의 내면에 대하여 소위 "정렬(alignment)"을 실행한다. 이러한 정렬은 통상 기판표면을 면포(綿布)로 러빙(rubbing)함으로써 달성된다.
그러나, 상기한 본 발명의 일반적인 목적은 이하의 문제에 의해 곤란하게 된다. 고밀도의 소자 집적의 경우에는 반도체 박막기판의 표면 거칠기가 픽셀 치수에 대하여 심각하여 종래의 러빙처리에 의해서는 정렬시킬 수 없게 된다. 즉, 기판 표면의 거칠기는 균일한 러빙처리를 곤란하게 하여 표시 이미지의 품질을 저하시킨다. 또 다른 문제로는 러빙처리에 의해 서브미크론급으로 소형화된 스위치 소자가 파손될 수 있다는 것이다. 또 러빙처리에 의해 발생된 이물질이나 먼지가 픽셀 치수보다 크게 되어 픽셀의 광투명성이 저하되는 문제를 유발하게 된다.
종래의 러빙처리에 의해 발생된 상기한 문제점들로부터, 본 발명의 제8 목적은 소형화된 스위치 소자뿐만 아니라 픽셀전극이 열화되지 않는 액정 정렬구조를 가진 액티브 매트릭스형 액정 광밸브자이를 제공하는 것이다.
상기한 목적을 달성하기 위하여, 본 발명에 따른 광밸브장치는, 적어도 절연부를 갖춘 기판과, 상기 기판의 표면의 적어도 일부에 배치되어 주변회로 영역을 규정하기 위한 반도체 단결정 박막을 갖추고 있다. 상기 주변회로 영역 근방에는 픽셀전극군과 이 픽셀전극을 개별적으로 활성화하기 위한 스위치소자군이 형성된 픽셀어레이영역이 형성된다. 본 발명의 1실시예에 의하면, 반도체 단결정 박막에 그룹화된 회로소자들을 예를 들면 초고집적 반도체 집적회로 제조기술을 이용하여 집적하여 주변회로 영역을 규정한다. 이들 그룹화된 회로소자들은 상기 그룹화된 스위치소자들을 구동하기 위한 구동회로와 같은 다양한 기능을 갖는 주변회로를 구성한다.
상기한 구조를 가진 광밸브기판 반도체장치를 제조하기 위해서는, 초고집적 반도체 집적회로를 형성하기 위하여 통상적으로 사용되는 고품질의 실리콘 단결정 웨이퍼와 같은 반도체 단결정 플레이트를, 적어도 그 일부에 절연막이 형성된 기판의 표면에 부착하고, 그후 상기 웨이퍼를 기계적 또는 화학적으로 연마함으로써, 반도체 단결정 박막을 상기 기판의 전체 표면상에 형성한다. 다음에, 상기 반도체 단결정 박막을 선택적으로 처리하여, 상기 반도체 단결정 박막으로 형성된 주변회로영역을 형성하고 이 주변회로영역에 인접해서 픽셀 어레이영역을 형성한다. 예를 들면, 본 발명의 1실시예에 따르면, 주변회로영역은 상기 반도체 단결정 박막이 부분적으로 제거한 후에 잔존하는 부분에 형성되고, 상기 픽셀어레이영역은 반도체 단결정 박막이 제거된 기판 표면부를 다결정 반도체 박막이나 아몰퍼스 반도체 박막으로 코팅함으로써 형성된다. 그리고, 상기 픽셀어레이영역은 픽셀전극군 및 각각의 픽셀전극을 선택적으로 활성화하기 위한 스위치소자군으로 형성된다. 또한, 상기 스위치소자군의 형성 단계와 동시에 또는 전후에 상기 주변회로영역에는 초고집적 또는 고집적 반도체 집적회로 제조기술에 의해 회로소자군이 고밀도로 집적되어 주변회로를 형성한다. 이 주변회로를 예를 들면 스위치소자군을 구동하기 위한 구동회로를 포함한다.
그리고, 본 발명의 실시예에 의해 제조된 광밸브 반도체 기판에 따르면, 상기 반도체 기판은 주변회로영역과 픽셀어레이영역으로 분할되고 이들 영역중 적어도 주변회로영역은 반도체 단결정 박막으로 코팅된다. 상기 주변회로군은 상기 반도체 단결정 박막에 초고밀도로 집적된다. 따라서, 본 발명에 따른 반도체 집적회로 기판 장치는 전체적으로 매우 작은 칩 치수로 실현될 수 있다. 상기 회로소자군은 예를 들면 실리콘 단결정 박막에 형성된 상보형 절연게이트 전계효과 트랜지스터(CMOS 트랜지스터)를 포함하여 구성된다. 이 CMOS트랜지스터는 저소비전력 및 고속으로 동작할 수 있다. 또 상기 CMOS트랜지스터는 실리콘 단결정 박막에 대해서는 고밀도로 형성할 수는 있지만, 실리콘 다결정 박막이나 실리콘 아몰퍼스 박막에 대해서는 충분한 성능(특히 속도면에서) 및 작은 치수를 가지는 CMOS트랜지스터로 형성하는 것이 어렵게 된다.
상기 주변회로영역에 형성된 회로소자군은 다기능을 가진 주변회로를 구성한다. 예를 들면, 상기 주변회로는 상기 픽셀어레이영역에 형성된 스위치소자군을 구동하기 위한 구동회로를 포함하고, 또한 외부로부터 입력되는 픽셀신호등에 따라 상기 구동회로를 제어하기 위한 제어회로도 포함하고 있다. 또는, 상기 픽셀어레이영역에 형성된 각 픽셀전극에 임시 축적된 전하를 저장 테이터로서 검출하기 위한 DRAM 센스 증폭기가 포함되기도 하고, 대기 온도를 검출하기 위한 온도센서, 입사광의 강도를 검출하기 위한 광센서 또는 전력을 공급하기 위한 태양전지(solar cell)도 포함되기도 한다. 이들 부가적인 회로들은 통상의 반도체 제조방법을 이용하여 실리콘 단결정 박막에 매우 용이하게 제조할 수 있다.
또한, 상기 주변회로영역에 인접한 픽셀어레이영역은 반도체 단결정 박막으로 형성해도 되지만, 반도체 다결정 박막이나 반도체 아몰퍼스 박막만으로 형성해도 된다. 이들 박막은 반도체 단결정 박막에 비해 회로소자의 고밀도 집적화에는 적합하지 않지만 입사광에 대한 약한 반응을 나타낸다. 따라서 입사광에 의해 영향을 받지 않는 스위치소자를 형성할 수 있다. 스위치소자군의 집적밀도는 주변회로소자군보다 낮고, 이들 스위치소자는 절연게이트형 전계효과 박막 트랜지스터이어도 되지만, 더 작은 치수를 갖는 박막 다이오드이어도 된다.
본 발명에 있어서, 초소형 및 고밀도의 액티브 매트릭스형 광밸브장치는 상기 집적회로가 형성된 복합기판을 사용하여 구성된다. 이 광밸브장치는 상기 복합기판과 소정의 간격으로 대향되는 대향기판과 상기 간격에 채워진 액정층과 같은 전광재료를 포함하여 구성된다. 상기 액정층은 픽셀 어레이 유니트에 형성된 스위치소자에 의해 선택적으로 인가되는 픽셀전극의 전압에 의해 변화되는 광밀도를 갖는다.
본 발명은 매우 높은 픽셀 밀도 및 매우 작은 픽셀 치수를 갖는 초소형 광밸브장치를 제공한다. 또, 본 발명은 광원과 확대 렌즈계 및 상기 광밸브장치가 조립되어 초소형 및 고해상도를 갖는 화상 투사장치도 제공된다.
이하, 본 발명의 구조에 대해 각 실시예에 따라 설명한다.
[제1 실시예]
제1도를 참조하여 본 발명에 따른 광밸브기판 반도체장치로 구성된 액티브 매트릭스 액정표시장치에 대해 설명한다. 도시된 바와 같이 광밸브장치 또는 액티브 매트릭스 액정표시장치는 광밸브기판 반도체장치(11)와, 이 반도체장치(11)에 대향하는 대향기판(12) 및, 상기 반도체장치(11)와 상기 대향기판(12) 사이에 개재된 광전재료층 또는 액정층(13)으로 구성된다. 상기 반도체장치(11)는 픽셀들을 조정하기 위한 다수의 픽셀전극(3)과, 소정 신호에 따라 상기 픽셀전극(3)을 구동하기 위한 스위치소자 또는 높은 브레이크다운 전압 MOSFET(2)를 구비하여 형성된다. 상기 픽셀전극(3)은 매트릭스를 이루도록 배열되는 한편, 상기 각 MOSFET(2)는 각 픽셀전극에 대응하도록 배열된다.
이상에서 설명한 바와 같이 반도체장치(11)는 석영기판(7)과 실리콘 단결정 박막(1)으로 구성된 적층기판을 가지고 있다. 또, 분극 플레이트(4)가 상기 석영 기판(7)의 배면에 접착된다. 한편, 이 석영 기판(7)은 액정층(13)을 정렬하기 위한 정렬막(14)으로 코팅한 표면을 갖추고 있다. 또, 상기 MOSFET(2)는 대응하는 픽셀전극(3)에 접속된 드레인 전극과, 주사선(6)에 접속된 게이트 전극 및, 신호선(5)에 접속된 소오스 전극을 구비하고 있다. 또한, 상기 실리콘 단결정 박막(1)에는 열(column)방향으로 배열된 신호선(5)에 접속되는 집적된 X구동회로(X구동기)(15)가 더 형성되고, 행(row)방향으로 배열된 상기 주사선(6)에 접속되는 집적된 Y구동회로(Y구동기)(16)가 형성된다. 본 발명에 따르면, 사용되는 실리콘 단결정 박막이 고품질이므로 LSI 제조기술에 의해 스위치소자군 뿐만 아니라 상기 X구동회로(15) 및 Y구동회로(16)와 같은 주변회로를 모두 고밀도로 집적하는 것이 가능하게 된다.
따라서, 본 발명의 반도체장치의 외부 단자 수를 현저하게 감소시킬 수 있어 칩 치수의 감소가 달성된다. 상기 대향기판(12)은 유리 캐리어(glass carrier)(17)와, 이 유리 캐리어(17)의 내측에 고착된 분극 플레이트(18), 상기 유리 캐리어(17)의 내측상에 형성된 대향전극(19) 및, 상기 대향전극(19)의 표면을 코팅하는 정렬층(20)을 갖추고 있다.
상기 광전재료층을 구성하는 액정층(13)은 예를 들면 네마틱(nematic) 액정재료로 이루어지고, 이 네마틱 액정분자는 그 주축(main axis) 방향으로 쉽게 정렬되는 특성이 있다. 상기 액정분자의 정렬은 평판형 반도체장치의 내측과 대향기판(12)의 내측상에 형성된 쌍을 이루는 정렬층에 의해 제어된다.
다음에, 제1도에 도시된 액티브 매트릭스 디바이스의 동작을 간단하게 설명한다.
상술한 바와 같이 상기 각 MOSFET, 즉 스위치소자 트랜지스터(2)는 주사선(6)에 접속된 게이트전극을 가지며, 이 게이트전극에는 도통성 및 비도통성이 그 선의 순서대로 제어되도록 Y구동회로(16)에 의해 주사신호가 인가된다. 상기 X구동회로(15)로부터 출력된 이미지신호는 신호선(5)을 경유하여 도통상태의 선택된 트랜지스터(2)에 인가된다. 이와 같이 인가되는 이미지신호는 대응하는 픽셀전극(3)에 전송되어 상기 픽셀전극과 대향전극(20)사이에 존재하는 액정층(13)을 부분적으로 여기시키게 된다. 따라서, 상기 액정층(13)의 정렬은 입사광에 대한 광회전력이 감소되도록 부분적으로 변화된다. 이 광회전력의 강도는 쌍을 이루는 분극 플레이트(18, 4)에 의해 검출되는 동시에 강도의 변화로 관찰된다.
이때에 공급되는 이미지신호는 상기 액정층(13)을 충분하게 여기시키기 위해 수 V 내지 수십 V의 전압으로 주어진다. 즉, 이 전압의 레벨은 사용되는 광전재료의 전압응답특성에 따라 적합하게 결정된다. 인가되는 영상 신호가 비교적 높은 전압인 경우에도 각 스위치 트랜지스터(2)는 그 트랜지스터가 상기한 높은 브레이크다운 전압특성을 갖기 때문에 어떠한 유전 브레이크다운도 발생되지 않는다. 그러므로, 본 발명의 반도체장치를 사용하여 구성된 광밸브장치는 신뢰성이 매우 뛰어난 것이다. 또, 픽셀이 선택되지 않은 경우 스위치 트랜지스터(2)는 비도통상태로 되어 픽셀전극에 기입된 이미지신호를 전하로서 유지하게 된다. ON/OFF 전류비는 통상 트랜지스터(2)의 고속 스위칭 성능을 나타내는데 이용된다. 액정 표시장치의 동작에 필요한 전류비는 기입시간 및 유지(hold)시간으로부터 쉽게 결정된다. 예를 들면 이미지 신호가 TV신호인 경우 그 신호는 약 60 μ sec의 1 주사주기동안 90%이상 기입되어야만 되고, 이 경우에 약 16 msec의 1 필드주기동안 90% 이상의 전하가 유지되어야만 한다. 이에 관해서는 높은 브레이크다운 전압 MOSFET는 상당히 높은 전하 이동도를 갖는 실리콘 단결정 박막으로 형성되므로 본 발명에서 ON/OFF비는 6자리수(즉, 106) 이상의 화상으로 유지할 수 있다.
따라서, 매우 높은 신호응답성을 가지는 액티브 매트릭스 디바이스를 제공하는 것이 가능하게 된다. 또, X구동회로(15)와 Y구동회로(16)를 포함하는 주변회로는 실리콘 단결정 박막의 높은 전하 이동도를 이용하여 공통 실리콘 단결정상에 동시에 형성될 수 있다.
[제2 실시예]
제2도는 본 발명의 제 2실시예를 타나내는 것으로, 도면의 참조부호 21은 석영기판, 22는 스트레스 버퍼(stress buffer) 박막, 23은 실리콘 단결정 박막을 나타낸다.
최적의 스트레스 버퍼 박막(22)은 PSG(Phospho-Silicate Glass)로 이루어지고, 다른 적합한 재료로는 SiO2막, PSG막, BSG(즉, Boron-Silicate Glass)막 또는 폴리-Si막을 들 수 있다. 상기 석영기판(21)과 스트레스 버퍼 박막(22) 및 실리콘 단결정막(23)은 도시된 바와 같이 상술한 순서로 적층되어 상호 접합되고, 이러한 접착은 열압축 접합프로세스에 의해 달성된다.
상술한 바와 같이 석영기판(21)과 실리콘 단결정막(23)은 서로 다른 열팽창 계수를 가지므로, 상호 직접 접합된 실리콘 단결정 박막과 투명기판을 갖도록 구성된 반도체 단결정 복합 박막 기판은 800℃ 정도의 높은 온도를 필요로 하는 LSI제조 프로세스중에 분열 또는 균열이 발생된다.
그러나, 본 실시예에서는 상기 2개의 막사이에 PSG막이 스트레스 버퍼 박막(22)으로 개재되어 있으므로, 열팽창 계수의 차가 상기 스트레스 버퍼 박막(22)에 의해 흡수되어 실리콘 단결정막(23)의 분열 또는 균열을 방지할 수 있다.
이 스트레스 버퍼 박막(22)은 최근 평판화를 위해 이용되는 SiO2의 스핀코팅 프로세스에 의해서도 형성될 수 있다.
[제3 실시예]
제3도는 본 발명의 다른 실시예를 나타내는 도면으로, 제2도에 도시된 실시예와의 차이점은 스트레스 버퍼층이 본 실시예에서는 석영기판(21)의 표면층으로 형성된 스트레스 버퍼영역(31)에 의해 예시된다는 점이다. 이 스트레스 버퍼영역(31)은 석영기판(21)의 표면을 이온 주입함으로써 형성된다. 여기서 사용되는 이온 시드(seed)는 인(P)이지만, 붕소(B), 실리콘 또는 게르마늄을 사용해도 되며, 사용된 이온주입전압은 150 KeV이다.
[제4 실시예]
제4도는 본 발명의 또 다른 실시예를 나타낸 도면으로, 본 실시예는 제3도에 도시된 실시예의 실리콘 단결정 박막(23)과 석영기판(21) 사이에 불순물 차단층(41)을 접착함으로써 구성된다. 이 불순물차단층의 존재의 이점은 상기 스트레스 버퍼 영역(31)을 형성하기 위해 주입된 이온 시드가 상기 불순물 차단층(41)에 의해 상기 실리콘 단결정 박막(23) 내부로의 확산을 방지할 수 있다는 것이다. 이 불순물차단층(41)은 질화실리콘막으로 형성되고, 또 산화막을 동일한 적용을 위해 사용할 수도 있다. 또한, 상기 불순물차단층(41)과 실리콘 단결정 박막(23)사이의 접합은 열압축 접합 프로세스에 의해 실행된다.
이러한 구조의 이점은 제3도의 실시예보다 더욱 신뢰성있는 광밸브 장치를 제공하는 것이 가능하다는 것이다.
[제5 실시예]
제5도는 제2도에 도시된 실시예의 개량에 상당하는 본 발명의 다른 실시예를 나타내는 도면으로, 스트레스 버퍼 박막(22)과 실리콘 단결정막(23)사이를 불순물 차단층(51)으로 접착한 점이 제2도와 다른 점이다. 이 불순물 차단층(51)의 존재의 이점은 상기 스트레스버퍼박막(22)에 포함된 불순물 또는 유해물질이 상기 실리콘 단결정 박막(23)내에 확산되거나 도입되는 것을 방지할 수 있다.
여기서 사용된 불순물 차단층(51)은 제4도의 불순물차단층과 동일한 것이다. 이러한 구조의 이점은 제2도의 실시예보다 더욱 신뢰성있는 광밸브장치를 제공할 수 있다는 것이다.
[제6 실시예]
제6도는 제5도의 실시예를 개량한 본 발명의 다른 실시예를 나타낸 도면으로, 불순물 차단층(51)과 실리콘 단결정 박막(23)사이를 계면 제어층(interface control layer ; 61)으로 접착한 점이 제5도와 다른 점이다. 이 계면 제어층(61)의 존재의 이점은 그 계면 제어층(61)과 단결정 박막(23)사이의 계면 전하 또는 계면 레벨이 감소되어 단결정 박막(23)내에 형성되는 트랜지스터의 신뢰성 및 특성적인 분산을 개선할 수 있다는 것이다.
따라서, 제5도의 실시예보다 신뢰성 및 대량생산성이 우수한 광밸브장치를 제공하는 것이 가능하게 된다.
여기서 사용된 계면제어층(61)은 산화막(예컨대 SiO2)으로서, 이 산화막은 접합에 의해 상기 단결정 박막(23)의 표면상에 형성된다. 산화막은 열산화 프로세스 또는 화학 기상 증착(CVD) 프로세스에 의해 형성할 수도 있다. 또 계면은 상기 계면제어층(61)과 불순물차단층(51)사이의 접합이 열압착 접합 프로세스에 의해 수행되는 경우 더욱 안정화된다. 이는 열압착 접합된 계면이 CVD프로세스 또는 열산화 프로세스에 의해 형성된 계면보다 더욱 안정하게 되기 때문이다.
상기 스트레스 버퍼층이 상기 실시예들의 구조에 따라 실리콘 단결정 박막과 투명기판 사이에 개재되므로 어떠한 분열이나 균열이 없는 고품질의 반도체 단결정 박막 복합기판을 제공하는 것이 가능하게 된다. 또, 제조된 반도체 단결정 박막 복합기판은 불순물차단층과 계면제어층을 개재시킴으로써 안정한 성능이 제공된다.
[제7 실시예]
제7도는 본 발명에 따른 평판형 광밸브기판 반도체 집적회로장치의 대표적인 구조의 일부를 나타낸 개략단면도로서, 이 대표적인 예에서는 투명절연기판(71)을 사용하고 있다. 도시된 바와 같이 상기 투명절연기판(71)의 면은 주변회로영역과 이 영역에 인접한 픽셀어레이영역으로 분할되어 있고, 상기 주변회로영역은 반도체 단결정 박막(72)으로 코팅되고, 이 반도체 단결정 박막(72)은 선택적으로 에칭되어 다수의 섬형상 소자영역이 형성된다. 제7도에는 설명의 간단화를 기하기 위해 단지 1쌍의 소자영역만이 도시되어 있다. 이들 섬형상 소자영역에는 각각 주변회로를 형성하기 위한 회로소자가 형성되고, 하나의 소자영역에는 N형 절연게이트 전계효과 트랜지스터(73)가 형성되는 반면, 다른 소자영역에는 P형 절연게이트 전계효과 트랜지스터(74)가 형성된다. 이 쌍을 이루는 N형 및 P형 트랜지스터(73,74)는 소위 "CMOS 트랜지스터 쌍"을 구성하게 되고, 이 CMOS트랜지스터는 상당히 고성능의 회로소자로서 고속동작 및 저소비전력에 이점이 있다. 상기 N형 MOS트랜지스터(73)는 P형 소자영역의 표면에서 일정한 간격을 가지는 1쌍의 N+형 드레인영역(D) 및 소오스영역(S)과, 절연막(75)을 통해 상기 P-형 소자영역상에 적층된 게이트전극(G)으로 구성된다. 반면에, 상기 P-형 트랜지스터(74)는 N-형 소자영역의 표면에서 일정한 간격을 가지는 1쌍의 P+형 드레인영역(D) 및 드레인영역(S)과, 절연막(75)을 통해 상기 N-형 소자영역상에 적층된 게이트전극(G)으로 구성된다.
한편, 상기 픽셀어레이영역에는 픽셀전극군과 스위치소자군이 형성되는데, 설명의 간략화를 위해 제7도에는 단지 하나의 픽셀전극(76)과 하나의 대응하는 스위치소자만이 도시되어 있다. 상기 스위치소자는 절연게이트 전계효과형 박막 트랜지스터(77)로 구성되고, 이 박막 트랜지스터(77)는 기판(71)의 표면상에 형성된 게이트전극(G)과, 게이트절연막(75')을 통해 상기 기판(71)상에 적층된 반도체 다결정 박막(78)내에 형성된 1쌍의 드레인 영역(D) 및 소오스영역(S)으로 구성된다. 소오스영역(S)을 이루는 반도체 다결정 박막(78)이 연장되어 픽셀전극(76)을 형성하게 되고, 이 픽셀전국(76)은 수 100Å 정도로 얇은 반도체 다결정박막(78)을 제조함으로써 대체로 투명하게 할 수 있다.
[제8 실시예]
이어, 제8도는 평판형 광밸브기판 반도체 집적회로장치의 구조를 나타낸 개략 상면도로서, 도시된 바와 같이 상기 기판(71)은 반도체 단결정 박막(72)이 코팅된 주변회로영역과 반도체 다결정 박막(78)이 코팅된 픽셀어레이영역(81)으로 분할되고, 제8도에서 경계는 점선으로 표시되어 있다.
상기 픽셀어레이영역(81)에는 매트릭스 배열 픽셀전극(76)군과, 이 픽셀전극(76)군과 같이 매트릭스형상으로 배열된 박막 트랜지스터군(77)이 형성되고, 이 박막 트랜지스터(77)는 대응하는 픽셀전극(76)에 접속된 소오스전극과 주사선(82)에 접속된 게이트전극 및 신호선(83)에 접속된 드레인전극을 갖추고 있다.
한편, 상기 주변회로영역에는 제7도에 도시된 바와 같이 CMOS트랜지스터등으로 이루어진 X구동회로(84)가 형성되고, 이 X구동회로(84)는 열방향으로 배열된 신호선(83)과 접속된다. 또한 행방향으로 배열된 주사선(82)이 접속된 Y구동회로(85)도 포함된다. 이들 X와 Y구동회로(84, 85)는 박막 트랜지스터(77)로 구성된 스위치소자군을 구동하는데 사용된다. 또, 상기 Y구동회로(85)는 각 주사선(82)을 통해 그 선의 순서대로 스위치소자군을 순차 선택하게 되고, X구동회로(84)는 선택된 스위치소자에 상기 신호선(83)을 통해 이미지신호를 공급하게 된다. 여기서, 상기 X와 Y구동회로(84,85)는 유사한 회로구조를 갖는다.
[제9 실시예]
제9도는 Y구동회로(85)의 예를 나타낸 블록도로서, 본 실시예에서는 총 55 주사선(Y1∼Y55)이 그 선의 순서대로 선택된다. 상기 Y구동회로(55)는 기본적으로 55단으로 접속된 시프트레지스터(F1∼F55)로 구성되고, 이들 시프트 레지스터(F1∼F55)에는 클록신호(YC), 구동신호(YD), 프레임신호(FSY), 동기신호(TSTB)등이 인가되는 한편, 각 AND게이트를 경유하여 상기 주사선(Y1∼Y55)의 선택 타이밍을 제어하기 위한 타이밍신호를 출력하게 된다. 상기 각 AND게이트는 각각 레벨 시프터(LU1∼LU55)가 접속된 출력단자를 가지고 있고, 상기 레벨 시프터는 상기 타이밍신호의 전압레벨을 변환·출력하여 상기 주사선(Y1∼Y55)을 통해 각 스위치소자의 게이트전극에 고전압을 인가하기 위해 설치된다. 대체로 픽셀어레이를 구동하기 위해서는 약 15V 정도의 전압이 필요하게 되지만, 구동회로를 포함하는 주변회로를 동작시키는 경우에는 약 4.5V 정도의 낮은 전압이면 충분하게 된다. 따라서, VDD- VGND= 4.5V의 1차전압이 레벨 시프터(LU1∼LU55)를 사용함으로써 VDD- VSS= 15V의 2차 전압으로 부스트(boost)된다. 이러한 구조의 이점은 주변회로에서 전체적으로 소비전력이 감소될 수 있다는 것이다.
[제10 실시예]
다음에, 제10도는 각 시프트 레지스터(Fn)의 상세한 회로구조의 일예를 나타내는 도면으로, 도시된 바와 같이 시프트 레지스터는 다수의 인버터로 구성되고, 이들 인버터는 제7도에 도시된 바와 같은 N형 MOS트랜지스터(73)와 P형 MOS트랜지스터(74) 쌍의 조합을 가질 수 있다.
[제11 실시예]
또, 제11도는 각 레벨 시프터(LUn)의 상세한 회로구성의 일예를 타나내는 도면으로, 도시한 바와 같이 상기 레벨 시프터는 다수의 인버터와 다수의 N형 MOS트랜지스터 및 다수의 P형 MOS트랜지스터 등으로 구성된다. 따라서, 시프트레지스터와 마찬가지로 레벨 시프터를 상기 반도체 단결정 박막(72)상에 고밀도로 집적할 수 있다.
[제12 실시예]
제12도 내지 제21도를 참조하여 제7도에 도시된 반도체 집적회로장치의 제조공정에 대해 이하에 상세하게 설명한다. 제12도에 도시된 제1단계에서는 석영등으로 이루어진 석영절연기판, 즉 투명절연기판(101)과 실리콘으로 이루어진 단결정 반도체 기판(102)을 제조한다. 상기 단결정 실리콘기판, 즉 실리콘웨이퍼(102)는 바람직하게는 LSI 제조에 사용된 고품질의 실리콘웨이퍼로서 <100> 0.0 ± 1.0의 일정한 범위의 결정방위각과 500/㎠ 이하의 단결정 격자결함밀도를 갖는다. 이와 같이 준비된 석영절연기판(101)과 실리콘웨이퍼(102)는 우선 정밀하게 연마된 표면을 가지게 된다. 이어 2개의 기판은 그 2개의 연마면을 포개어 가열함으로써 열압착적으로 접합되고, 이러한 열압착 접합 처리의 결과에 따라 2개의 기판(101, 102)이 고정적으로 접합된다.
제13도에 도시된 단계에서 상기 실리콘웨이퍼(102)의 표면이 연마되고, 이에 따라 상기 석영기판(102)의 표면상에는 수 미크론의 소망의 두께로 연마된 단결정 실리콘 박막(103)이 형성된다. 여기서, 상기 실리콘웨이퍼기판(102)을 박막화하기 위해서는 기계적인 연마처리를 화학적 에칭처리로 대체해도 된다. 이와 같이 해서 얻은 단결정 실리콘 박막(103)은 대체로 실리콘웨이퍼(102)의 품질을 그대로 보유하게 되므로 결정방위각 및 격자결함밀도의 균일성이 매우 뛰어난 복합기판재료를 얻는 것이 가능하게 된다.
한편, 기판과 단결정 박막으로 이루어진 2층구조를 갖는 SOI기판이 잘 알려져 있다. 이 SOI기판은 예를 들면 절연재질로 이루어진 캐리어의 표면상에 예를 들면 화학적 기상 증착 프로세스에 의해 다결정 실리콘 박막을 퇴적한 다음, 레이저비임에 의해 가열처리하여 다결정막을 단결정구조로 재결정함으로써 실현된다. 그러나 이 종래의 방법에 의해서 다결정으로부터 상기와 같이 재결정화된 단결정은 항상 일정한 결정방위를 갖지 못하는 한편 높은 격자결함밀도를 가진다. 이는 캐리어의 수명을 단축시키는 동시에 DRAM을 제조하는 것을 어렵게 만든다.
이 때문에, 현존의 프로세스에 의해 제조되는 SOI기판에 실리콘웨이퍼와 같이 소형화 기술을 적용하는 것은 어렵고 또 고속특성을 달성할 수 없다. 이와 달리, 본 발명에 사용된 복합기판은 기판과 고품질의 실리콘 단결정 박막으로 구성된 2층구조를 갖게 되므로 통상의 LSI 제조기술에 직접 적용될 수 있고, 또한 달성 가능한 성능도 벌크 실리콘(bulk silicon)과 유사한 정도로 된다.
제14도에 도시된 후속 단계에서, 상기 기판(101)의 전체 표면을 덮는 단결정 실리콘 박막(103)이 주변회로영역과 픽셀어레이영역을 설정하도록 처리한다. 제14도에는 단지 2개의 영역의 경계부만이 부분적으로 도시되어 있다. 이 예에서, 상기 픽셀어레이영역에 존재하는 실리콘 단결정 박막은 그 전체면이 에칭 제거되어 상기 기판(101)의 표면이 외부로 노출된다. 한편, 상기 주변회로영역에 대해서는 소정 형상으로 패터닝된 마스크(104)를 통해 플라즈마 이온 에칭처리와 같은 선택 제거 처리가 수행되어 실리콘 단결정 박막(103)으로 이루어진 다수의 섬형상 소자영역(105)을 형성하는 것이다. 설명의 간략화를 위해 제14도에는 단지 하나의 소자영역만이 도시되어 있다.
제15도에 도시된 단계에서 섬형상으로 패터닝된 실리콘 단결정 박막(103)의 표면과 측면에 대해 열산화가 실시되어 실리콘이산화물로 이루어진 게이트절연막(106)이 형성된다.
제16도에 도시된 단계에서 다결정실리콘막이 기판(101)의 전체면을 덮도록 화학기상증착처리에 의해 퇴적되고, 이 다결정실리콘막은 소정 형상으로 패터닝된 레지스트 마스크(도시되지 않음)을 사용하여 선택적으로 에칭되어 게이트절연막(106)의 표면상에 제1 게이트전극(G1)을 형성한다. 이와 동시에 픽셀어레이영역에서도 다결정실리콘막이 선택적으로 에칭되어 제2 게이트전극(G2)을 형성하게 된다.
제17도에 도시된 후속단계에서 실리콘 단결정 박막(103)은 게이트전극(G1)을 마스크로 사용하여 게이트절연막(106)을 통해 불순물이온이 주입되어 제1 드레인영역(D1)과 제1 소오스영역(S1)이 형성된 표면을 가지고 있다. 따라서, 불순물이 도우프되지 않은 트랜지스터 채널형성영역이 상기 게이트전극(G1)의 아래 및 상기 드레이영역(D1)과 소오스영역(S1)사이에 형성된다. 이 결과, 섬형상소자영역(105)에는 절연 게이트 전계효과형 단결정 박막 트랜지스터가 형성되고, 이 트랜지스터는 상술한 바와 같이 주변회로소자를 구성하게 된다.
다음에, 상기 기판(101)은 그 전체면이 화학기상증착프로세스에 의해 실리콘이산화코팅막(107)으로 도포되고, 실리콘이산화코팅막(107)은 제2 게이트전극(G2)용 게이트절연막을 형성한다.
제19도에 도시된 후속단계에서 화학기상증착법으로 상기 실리콘이산화코팅막(107)의 전체 표면상에 다결정실리콘박막(108)을 형성한다. 상기 다결정실리콘박막(108)은 바람직하게는 수 100Å의 두께를 가지도록 설정하는 것이 바람직하고, 실제적으로 투명하다. 소정의 패턴으로 패터닝된 마스크(도시되지 않음)가 상기 다결정실리콘박막(108)을 부분적으로 제거하기 위한 선택적인 에칭을 위해 사용된다.
또, 제20도에 도시된 단계에서, 상기와 같이 패터닝된 다결정실리콘박막(108)에 불순물이 선택적으로 주입되어 제2 게이트전극(G2)의 양 측면에 제2 드레인영역(D2)과 제2 소오스영역(S2)이 형성된다. 이러한 불순물의 주입은 불순물이온주입 또는 불순물확산에 의해 수행된다. 따라서, 상기 픽셀어레이영역에는 제2 게이트전극(G2)과 제2 드레인영역(D2) 및 제2 소오스영역(S2)으로 이루어진 절연게이트전계효과형 다결정 박막 트랜지스터가 형성된다. 이와 동시에 상기 소오스영역(S2)으로부터 연장되는 다결정실리콘박막(108)의 부분은 투명픽셀전극(109)을 형성하게 된다.
제21도에 도시된 최종단계에서 소정의 전기적 접속을 위해 금속배선이 배설되고, 이어 상기 가판(101)은 그 전체면이 투명한 패시베이셔막(passivationfilm ; 110)으로 코팅된다.
따라서, 픽셀어레이영역은 다결정 박막 트랜지스터로 구성된 스위치소자와 다결정실리콘박막으로 구성된 픽셀전극으로 형성된다.
상기한 실시예에서, 픽셀어레이영역에는 다결정실리콘박막이 코팅되나, 이러한 사실에도 불구하고 코팅은 상기한 예에 한정하는 것은 아니다. 그 픽셀어레이영역에 실리콘 아몰퍼스 박막을 코팅하고 그 아몰퍼스 박막을 스위치소자등으로 형성함으로써 수행될 수도 있다. 또는, 상기 픽셀어레이영역에는 스위칭소자 등으로 형성된 실리콘 단결정 박막이 남겨질 수 있는데, 이 경우 실리콘 단결정 박막은 그 박막이 상기한 바와 같이 실리콘웨이퍼를 연마함으로써 형성되므로 대략 수 미크론의 두께를 가지게 된다. 따라서, 상기 실리콘 단결정 박막은 실질적으로 불투명하므로 투명픽셀전극으로서 사용할 수는 없다. 이는 선택적인 열산화에 의해 픽셀전극이 형성될 부분에서의 실리콘 단결정 박막을 필드산화막으로 변환하는 것을 필요로 하게 된다. 반면에, 상기 실리콘 다결정 박막이나 실리콘아몰퍼스박막은 그 박막이 그대로 투명픽셀전극으로서 사용될 수 있도록 진공증착법 또는 화학적 기상증착법에 의해 상당히 얇게 만들어질 수 있다. 한편, 상기 실리콘 단결정 박막 트랜지스터는 실리콘 다결정 박막 트랜지스터나 실리콘아몰퍼스 박막 트랜지스터보다 입사광에 의해 누설전류가 크게 되고, 이에 따라 스위치소자들은 더욱 바람직하게 단결정 재질이 아닌 다결정 또는 아몰퍼스재료로 이루어진 절연게이트 전계효과형 박막 트랜지스터로 실현할 수 있다. 또, 상기 실리콘 다결정 박막 또는 실리콘 아몰퍼스박막을 상기한 바와 같이 매우 얇게 퇴적할 수 있으므로 표면의 단차 치수(step size)가 감소되어 배선패턴 등의 계단형 절단을 효과적으로 방지할 수 있다.
본 실시예에서, 제1 게이트전극(G1)과 제2 게이트전극(G2)사이에 배설된 실리콘 다결정 박막은 동시에 패터닝된다. 이러한 사실에도 불구하고, 상기 제2 게이트전극(G2)은 그에 한정되는 것은 아니며 상기 실리콘 단결정 박막(103)을 선택적으로 에칭하여 섬형상 소자영역을 형성함과 동시에 상기 실리콘 단결정 박막(103)으로 형성할 수 있다.
[제13 실시예]
제22도를 참조하여 본 발명에 따른 평판형 광밸브기판 반도체 집적회로장치를 다른 예에 관련하여 이하에서 설명한다. 본 실시예에서도 기판(121)은 점선으로 표시된 바와 같이 픽셀어레이영역과 주변회로영역으로 분할되고, 상기 픽셀어레이영역에는 매트릭스형상으로 배열된 스위치소자군과 픽셀전극군이 형성되는 한편, 상기 주변회로영역에는 실리콘 단결정 박막이 코팅된다. 이 박막에는 상기한 실시예에서처럼 X구동회로(122)와 Y구동회로(123)뿐만 아니라 다기능의 부가적인 회로(124)가 형성된다. 상기 부가회로(124)는 고품질의 실리콘 단결정 박막으로 형성될 수 있고, 상기 여러 가지 부가회로군은 통상의 LSI기술을 이용하여 고밀도로 집적될 수 있다. 예를 들면, 상기 부가회로(124)에는 X구동회로와 Y구동회로를 제어하기 위한 제어회로가 포함된다.
이 제어회로는 외부신호원으로부터 입력된 이미지 또는 영상 신호를 처리하여 그 처리된 신호를 X구동회로(122)에 전송하는 영상신호처리회로로 구성된다. 이러한 영산신호처리회로를 반도체 집적회로 기판장치상에 부가함으로써 그 기판장치는 외부 이미지 신호원과 직접 접속될 수 있다. 따라서, 상당히 우수한 범용의 초소형 및 고속 이미지 디바이스를 실현하는 것이 가능하게 된다. 여기서, 부가적으로 결합될 수 있는 회로는 영상신호처리회로 이외에도 다기능을 갖춘 것이다.
[제14 실시예]
상기 부가회로로서는 DRAM 센스증폭기를 예로 들어 설명한다. 이 DRAM 센스증폭기는 각 픽셀전극에 일시 축적된 전하를 기억데이터로서 검출하여 각 픽셀의 결함을 검출하는데 사용할 수 있다. 먼저 그 원리에 대해 제23도를 참조하여 간단하게 설명한다. 제23도는 신호선(Xi)과 주사선(Yj)사이의 노드상에 존재하는 하나의 픽셀의 등가회로를 나타낸 도면으로서, 상기 픽셀은 스위치트랜지스터로 구성된 스위치소자(131)와, 액정(132), 용량성소자(133) 등으로 형성되고, 상기 스위치소자(131)는 상기 반도체기판장치의 표면에 형성되며, 상기 액정(132)은 상기 반도체 기판장치의 표면에 형성된 픽셀전극(134)과 상기 대향기판에 형성된 대향전극(135)사이에 개재된다. 또, 상기 용량성 소자(133)는 픽셀전극(134)과 신호선전극 또는 주사선전극과 같은 다른 전극사이에 형성된다. 또는. 그 용량성소자(133)는 단결정 실리콘상에 형성할 수도 있다. 상기 스위치트랜지스터(131)는 그 주사선(Yj)에 접속된 게이트전극과, 신호선(Xi)에 접속된 드레인전극 및, 픽셀전극(134)에 접속된 소오스영역을 갖추고 있다. 예컨대 상기 스위치트랜지스터(131)가 주사선(Yj)을 통해 도통되면, 상기 용량성소자(133)에는 상기 신호선(Xi)을 통해 소정의 전하가 축적된다. 이후, 상기 스위치트랜지스터(131)는 주사선(Yj)을 통해 즉시 비도통상태로 되어 용량성소자(133)에 전하가 축적되도록 한다. 상기 용량성소자(133)의 양단사이에 설정되는 전압에 의해 액정(132)이 구동되어 광밸브기능을 수행하게 된다. 따라서, 제23도에 도시된 등가회로는 DRAM의 하나의 메모리셀과 실질적으로 동일한 것이다. 또, 상기 용량성소자(133)는 상기 신호선(Xi)을 통해 공급되는 이미지신호를 전하로서 일시 축적하는 기능을 갖추고 있다. 본 발명에 있어서 이 일시 축적시간은 종래의 벌크 실리콘을 사용하는 DRAM과 같은 정도로 유지할 수 있다. 이는 재료가 동일하기 때문이다. 각 픽셀에 결함이 없으면, 메모리셀은 정상적인 동작을 수행하게 되고, 이에 따라 용량성 소자에 축적된 전하를 축적데이터로서 판독하게 되므로 각 픽셀의 결함이 존재하는 경우 그 결함이 상당히 쉽게 신속히 테스트될 수 있다.
이에 따라, 상기 부가회로(124)에는 상기 메모리셀에 축적된 데이터를 판독하기 위한 DRAM 센스증폭기가 포함된다. 또, 상기 DRAM의 용량 및 트랜지스터가 다결정실리콘으로 형성되는 경우 데이터축적시간은 너무 짧아서 DRAM을 동작시킬 수 없게 된다.
[제15 실시예]
제24도는 상기 DRAM센스증폭기의 상세한 회로구성의 일예를 나타낸 도면으로서, 제24도에는 매트릭스 픽셀어레이의 각 열구성요소에 대응하는 하나의 DRAM센스증폭기가 도시되어 있다. 이 센스증폭기는 제22도에 도시된 바와 같이 X구동회로(122)와 Y구동회로(123)가 접속되고, 또 그 센스증폭기는 3단 구성으로 이루어지고, 그중 제1단(141)과 제2단(142)은 판독 신호에 따라 동작상태로 된다. 구체적으로는 메모리어레이와 등가로 고려되는 픽셀어레이에 축적된 데이터가 판독되는 경우 판독신호가 출력되어 DRAM센스메모리회로를 독출 가능 상태로 해주게 된다.
상기 제1단(141)에서 1쌍의 입력단자에 X구동회로(122)를 통해 신호선(Xi)상에서 판독된 데이터(DXi)와 그 반전데이터(/DXi)(이하, "/"는 반전신호를 의미한다)가 인가되고, 상기 제1단은(141)은 그에 인가된 데이터를 증폭하게 된다.
또, 제2단은(142)은 주사선(Yj)상에 나타내는 주사신호(SYj)와 그 반전신호(/SYj)가 Y구동회로(123)를 통해 인가되는 입력단자를 갖추고 있고, 이 주사신호와 동기적으로 상기 제2단(142)에서는 제1단(141)으로부터 인가되는 데이터를 증폭하게 된다. 마지막으로 제3단(143)은 상기 제2단(142)의 출력단자로 판독되는 데이터가 순차적으로 인가되는 버퍼로 구성된다. 비록 도시되지는 않았지만, 상기와 같이 판독된 데이터는 기준데이터와 순차 비교되고 평가됨으로써 각 픽셀의 결함여부를 검출하게 된다. 제24도로부터 알 수 있는 바와 같이 DRAM 센스증폭기는 다수의 전송게이트, 인버터, N형 및 P형 트랜지스터로 구성되며, 이들 모든 회로소자는 절연게이트형 전계효과 트랜지스터로 구성될 수도 있다. 상기 실리콘 단결정 박막은 그룹화된 트랜지스터 소자를 고밀도·저누설전류·고속동작으로 집적하기에 가장 적합하게 된다. 특히 단결정 실리콘 CMOS 트랜지스터는 고속동작 및 저전력소비를 도모하기 위해 사용될 수 있다. 단결정의 경우 다결정보다 1배 이상 수명이 길기 때문에 DRAM의 기능이 쉽게 달성될 수 있다.
[제16 실시예]
제25도는 상기 부가회로내에 결합된 주변회로의 다른 예로서의 포토센서회로를 타나내는 도면으로, 이 포토센서회로는 반도체집적회로 기판장치를 조사하기 위한 입사광의 강도를 검출하는데 사용된다. 일반적으로, 광밸브장치에는 광원이 설치되며, 이 광원은 점차 강화되는 방사 강도를 갖도록 제한된 수명을 가지므로 상기 방사강도의 강하를 항상 감시함으로써 광원의 검사, 유지보수 및 교체를 용이하게 할 수 있다. 도시된 바와 같이 상기 포토센서회로는 전원전압단자(VDD)와 접지단자사이에 접속된 포토다이오드(151)를 포함하여 구성되고, 이 포토다이오드(151)는 PN접합이 소정 도전형의 단결정 실리콘 박막에 역도전형 불순물을 도우프하여 형성함으로써 쉽게 형성할 수 있다.
또, 상기 포토다이오드의 일단에는 전류/전압변환 저항(152)이 접속되고, 이 저항(152)은 상기 실리콘 단결정 박막에 불순물을 도우핑함으로써 쉽게 형성할 수 있다. 또 상기 저항(152)의 일단에는 차동증폭기(153)의 정(positive)입력단자가 접속되고, 이 차동증폭기(153)의 부(negative)입력단자에는 상기 차동증폭기(153)의 츨력단자가 접속되어 있으므로 이 차동증폭기(153)는 버퍼를 구성하게 된다. 또, 포토센서회로에는 다른 차동증폭기(154)가 더 포함되어 구성되는데, 이 차동증폭기(154)는 확산 저항(diffusion resistor)(155)을 통해 버퍼(153)의 출력단자가 접속된 정입력단자와 기준전압(Vref)이 인가되는 부입력단자를 갖추고 있다. 이 차동증폭기(154)는 포토다이오드(151)에 의해 검출되는 한편 입사광의 강도에 비례하는 레벨을 갖는 검출전압을 기준전압과 비교하여 그 검출전압이 기준전압보다 낮은 경우 경고신호를 출력한다. 이는 광밸브장치의 광원에 대해 입사광의 강도가 일정한 레벨 이하로 강하되는 경우 검사, 유지보수 또는 교체를 필요로 하기 때문이다. 제25도에 도시된 포토센서회로의 모든 구성요소는 실리콘 단결정 박막 상에 집적할 수 있다.
[제17 실시예]
이어, 부가회로에 포함되는 주변회로를 실현하는 온도센서회로에 대해 제26도를 참조하여 설명한다. 이 온도센서회로는 액정과 같은 광전재료와 대면하는 관계로 접촉되어 반도체기판장치가 광밸브에 패키지되는 경우에 그 광전재료의 온도변화를 감시하게 된다. 예를 들면 액정의 과열에 의해 동작범위를 넘는 경우에 온도센서회로는 광밸브의 정상동작을 유지하도록 경고신호를 발생한다. 본 실시예에서, 포토센서회로는 전원(VDD)과 접지(VSS)사이에 직렬로 접속된 정전류회로(162)와 하나의 NPN트랜지스터(161)로 구성된다. 종래부터 주지된 바와 같이 NPN트랜지스터의 베이스-에미터전압(Vf)은 전압 의존성을 가지므로 온도에 따른 출력전압(Vf)은 베이스와 에미터 사이에 정전류원(162)에 의해 일정한 전류(If)를 인가함으로써 정전류원(162)의 일단에서 확정되고, 예를 들면 이 출력전압(Vf)을 소정의 기준전압과 비교하는 경우 광밸브장치에 사용된 액정의 과열을 검출하는 것이 가능하게 된다. 상기 NPN트랜지스터(161)는 CMOS프로세스에서 쉽게 제조될 수 있고, 또 정전류회로(162)는 다수의 절연게이트 전계효과 트랜지스터를 사용하여 쉽게 구성될 수 있다.
[제18 실시예]
제27도는 고감도의 온도특성을 가진 광센서회로를 도시한다. 제26도의 광센서회로와 다른 것은 2개의 NPN트랜지스터가 달링톤 접속으로 배치되어 있다는 것이다. 이 온도센서회로를 CMOS IC에 내장시킴으로써, 예를 들면 1.5V에서 동작하는 써미스터의 감도와 대략 동일한 감도를 가진 온도센서회로를 제공할 수 있다. 이 온도센서회로는 -10℃내지 60℃의 온도범위에서 -6mV/℃의 온도감도를 보장하며 그것의 탁월한 선형성과 낮은 분산성 때문에 대량생산에 적합하다. 도시된 바와 같이 NPN트랜지스터(161)(163)가 베이스-에미터 전압을 인가할 정도로 복수개가 접속되는 경우, 콜렉터가 공동접속되기 때문에 반드시 달링톤 접속이 실현된다. 일정전류(If)가 정전류원(162)을 통해 달링톤 접속부에 공급되면 센서출력전압(Vf)이 실현된다.
[제19 실시예]
제28도는 온도센서소자로서 NPN트랜지스터로 이루어진 반도체집적회로기판장치의 단면구조를 도시하는 개략선도이다. 도시된 바와 같이, 전기절연 석영기판(71)은 그 위에 단결정 실리콘 박막(72)이 형성되어 있는 표면을 가짐으로써 전술한 복합기판을 구성한다. 이 복합기판은 그 좌측 절반부에는 NPN트랜지스터가 형성되어 있고 그 우측 절반부에는 N형 MOS트랜지스터가 형성되어 있다. 제28도로부터 알 수 있는 바와 같이, 이러한 NPN트랜지스터와 N형 MOS트랜지스터는 동시에 형성될 수 있다. 상기 NPN 트랜지스터는 온도센서소자로서 사용되며, N형 MOS 트랜지스터는 예를 들면 정전류회로의 부품을 구성하는 소자로서 사용된다. N-형의 단결성 실리콘 박막층(72)은 P-형 베이스 확산층으로 이루어진다. 이 베이스 확산층은 그 내부에 N+형 에미터영역을 구비하고 있다. P-형 베이스 확산층은 CMOS처리시에 N형 MOS트랜지스터의 P웰과 동시에 확산될 수 있으며, N+형 에미터영역은 N+형 소오스영역 및 드레인영역과 동시에 형성시킬 수 있다.
[제20 실시예]
제29도는 주변회로로서 태양전지가 내장된 평면형 광밸브기판 반도체 집적회로장치를 도시한다. 도시된 바와 같이, 기판(71)은 2개의 영역으로 나누어진다. 점선안의 영역은 픽셀전극군 및 스위치소자군과 집적된 픽셀어레이 영역이다. 점선밖의 나머지 영역은 X구동회로(122) 및 Y구동회로(123)로 이루어진 주변회로 영역이다. 동시에, 태양전지(191)는 주변회로 영역의 주변단부를 따라 형성된다. 이 태양전지(191)는 광밸브장치를 조사하는 입사광을 전기에너지로 변환시켜서 픽셀어레이, X구동회로(122) 및 Y구동회로(123)에 구동력을 공급한다. 또한, 전술한 여러 실시예와 마찬가지로, 주변회로영역은 고품질의 실리콘 단결정 박막으로 피복되어 있다. 이 실리콘 단결정 박막은 기판의 표면에 실리콘웨이퍼를 접착하고 이를 연마하여 형성된다. 태양전지(191)는 입사광의 광에너지를 PN접합부를 이용하여 전기에너지로 변환시키는 반도체 소자이다. 현재, 최고의 변환효율을 가진 태양전지는 단결정 실리콘을 사용함으로써 얻어지고 있다. 그결과, 반도체집적회로기판장치의 주변부에 상당히 효과적으로 태양전지소자를 형성시킬 수 있다.
[제21 실시예]
제 30도는 전술한 태양전지의 단면구조를 개략적으로 도시한다. 기판(71)의 표면에 부착된 단결정 실리콘 박막(72)은 N형 불순물로 미리 확산처리한 것으로서, 0.1 내지 1Ω ㎝의 저항을 갖는다. 붕소와 같은 P형 불순물은 그 표면부로 확산되어 P형층(202)을 형성한다.
그 결과, 광기전력 에너지(photo voltaic energy)를 가진 PN접합구가 형성된다. 또한, 기판(71)의 표면은 일산화실리콘으로 만들어진 반사방지막(203)에 의해 피복된다. 이 반사방지막은 진공증착법에 의해 형성시킬 수 있다. 이어서, 반사방지막(203)에는 접촉구멍(contact hole)이 부분적으로 형성되며, 금속으로 만들어진 음극단자(204)가 N형 실리콘 단결정 박막(72)과 접속된다. 또한, 반사방지막(203)의 다른 부분에도 접촉구멍이 형성되며, 금속으로 만들어진 음극단자(205)가 P형 확산층(202)과 접속된다.
이러한 전극단자(204) 및 (205)들은 주변회로의 전원단자로서 사용된다.
[제22 실시예]
제31도는 X구동회로(122) 및 Y구동회로(123)로부터 발췌한 외부접속단자 패턴의 일례를 도시하는 개략 상면도이다. 도시된 바와 같이, 외부접속단자 배선(211)군이 기판(71)표면의 한쪽 주변부에 동심원상으로 형성된다. 그 결과, 외부회로와의 전기접속이 상당히 용이하게 이루어질 수 있다. 예를 들면 기판(71)과 도시하지 않은 반대편의 기판을 열밀봉처리하여 광밸브장치를 제조할 때, 이와 동시에 외부접속단자 배선(211)의 전기 접속 공정이 이루어질 수 있다. 이때, 열밀봉처리용 가열부재는 X구동회로(122) 및 Y구동회로(123)와 직접 접촉하지 않는다. 그 결과, 반도체 집적회로 기판장치 상에 형상된 회로소자가 광밸브장치의 조립중에 열에 의해 파손될 염려를 하지 않아도 된다.
[제23 실시예]
마지막으로, 제 32도 및 제 33도를 보면, 픽셀전극을 선택적으로 활성화하는 스위치소자의 일례가 도시되어 있다.
제32도는 특정 신호선(Xi)과 특정 주사선(Yj)의 접점에 있는 하나의 픽셀전극과 하나의 스위치소자를 도시하는 개략 상면도이다. 도시된 바와 같이, 하나의 다이오우드(222)가 픽셀전극(221)의 일측과 당해 신호선(Xi)과의 사이에 접속되어 있다. 또한, 또 하나의 다이오우드(223)가 픽셀전극(221)의 타측과 당해 주사선(Yj)과의 사이에 접속되어 있다.
이와 같은 한쌍의 다이오우드(222) 및 (223)는 픽셀전극(221)을 선택적으로 활성화하는 스위치소자를 구성한다, 전술한 실시예들에 있어서, 스위치소자의 예로는 절연게이트 전계효과형 트랜지스터를 들 수 있다. 다이오우드는 픽셀당 개구열(aperture factor)를 증대시킬 수 있도록 트랜지스터보다 그 면적이 작다. 구체적으로 설명하면, 투명픽셀전극(221)에 의해 점유되는 하나의 픽셀의 면적비를 증대시킴으로써 화상표시 성능이 탁월한 투명 광밸브장치를 제공할 수 있다. 도시된 바와 같이, 주사선(Yj)에 선택신호를 공급하고 동시에 신호선(Xi)에 화상신호를 공급함으로써 한 쌍의 다이오우드(222 및 223)를 통해 픽셀전극(221)에 전하를 공급 및 저장할 수 있다. 제 33도는 제 32도에 도시한 하나의 픽셀부의 단면구조를 나타낸다. 본 실시예에서 상기 기판(71)의 표면에 부착된 실리콘 단결정 박막(72)은 다이오우드(222) 및 (223)를 형성시키는데 사용된다. 그러나, 실리콘 단결정 박막을 픽셀어레이 영역으로부터 제거한 후에 실리콘 다결정 박막 또는 아몰퍼스 박막을 형성시켜서 그 박막에 다이오우드를 형성해도 된다. 본 실시예에서, 실리콘 단결정 박막(72)은 한 쌍의 섬형상 소자영역을 형성하도록 선택적으로 에칭된다. 이들 각 섬형상 소자영역은 P+형 영역과 N형 영역으로 구성되는 PN접합부를 형성하여 다이오우드를 제공하도록 다른 전도형태의 불순물로 도핑된다. 또한 투명물질로 이루어진 픽셀전극(221)은 한 쌍의 다이오드(222 및 223)사이에 진공증착법 등에 의해 형성된다. 따라서, 제 33도로부터 알 수 있는 바와 같이, 다이오우드를 형성하는 섬형상 소자영역의 크기는 각 픽셀의 개구율이 증가하도록 상당히 소형화할 수 있다. 졀연게이트 전계효과형 박막 트랜지스터가 사용되는 경우, 개구율은 50% 내지 60%이다. 이에 반해, 한 쌍의 다이오우드가 사용되는 경우 개구율은 약 80%까지 개량될 수 있다.
본 발명에 의하면, 전술한 바와 같이, 광 밸브장치 기판은 픽셀어레이영역과 이것에 인접한 주변회로 영역으로 나누어진 표면을 갖는다. 그리고, 적어도 주변회로 영역은 기판에 부착되는 고품질의 반도체 단결정 박막으로 피복된다. 픽셀어레이 영역은 픽셀전극군과 스위치소자군으로 이루어지며, 주변회로영역은 여러 가지 기능을 가진 주변회로를 구성하는 회로소자군과 집적된 반도체 단결정 박막을 구비할 수 있다. 구체적으로, 단결정 실리콘으로 이루어진 트랜지스터는 약 100mV이하의 범위내에서 임계전압을 갖도록 칩내에 형성시킬 수 있어서 고정밀도의 주변회로를 용이하게 형성시킬 수 있다. 반도체 단결정 박막에는 이 박막이 단결정으로 이루어지기 때문에, 초고집적 반도체집적회로와 같은 여러가지 기능을 가진 주변회로를 집적회로기법에 의해 용이하게 첨가할 수 있다. 그 결과, 다양한 기능을 가진 고속 및 소형의 광밸브 반도체 집적회로기판을 제공할 수 있다. 주변회로로서는 스위치소자군을 구동하기 위한 X구동회로와 Y구동회로, DRAM 센스증폭기, 광검출회로, 온도검출회로 또는 태양전지를 들 수 있다.
[제 24 실시예]
다음은 본 발명의 또 다른 대표적인 실시예를 상세히 설명하고자 한다. 제 34도는 광밸브기판 반도체장치의 한 픽셀부를 확대 도시하는 개략 상면도이다. 전기절연기판의 표면은 실리콘 단결정 박막(241)과 같은 반도체 단결정 박막으로 피복되어 있다. 실리콘 단결정 박막(241)의 표면에는 높은 브레이크다운전압의 구조를 가진 MOSFET(242)가 형성되어 있다. 이 MOSFET(242)는 소오스영역(S)과 드레인영역(D)으로 이루어져 있다. 두 영역(S,D)사이에는 채널영역(C)이 형성된다. 채널영역(C)상에는 게이트 절연막을 통해 게이트 전극(G)이 중첩되어 있다. 또한, 기판의 표면에는 픽셀을 구획하는 픽셀전극(243)이 형성되어 있다. 이 픽셀전극(243)과 높은 브레이크다운 전압을 가진 MOSFET(242)의 드레인영역(D)은 접촉구명(244a)을 통해 서로 전기적으로 접속된다. 한편, 기판표면에는 신호선(245)이 형성되고, 이 신호선(245)은 접촉구멍(247)을 통해 높은 브레이크다운 전압을 가진 MOSFET(242)의 소오스영역(S)과 전기적으로 접속된다. 또한, 주사선(246)이 형성되어 있으며 이것이 부분적으로 연장되어 게이트전극(G)을 구성한다.
[제25 실시예]
다음은 제 35도 내지 제 38도에 의거하여 높은 브레이크다운 전압의 구조를 가진 MOSFET(242)의 특정 예를 상세히 설명하기로 한다. 제 35도는 안티-백 채널(anti-back channel)형의 높은 브레이크다운 전압 MOSFET(242)를 예시하는 것이다. 석영기판(254)과 같은 투명 전기전열기판의 표면은 실리콘 단결정 박막(241)으로 피복되어 있다. 이 실리콘 단결정 박막(241)은 선택적으로 열에 의해 산화되어 소자영역을 둘러싸는 필드산화막(251)을 형성한다. 이 실리콘 단결정 박막(241)은 열에 의해 완전 산화되기 때문에, 필드산화막(소자분리영역)(251)은 거의 투명한 이산화실리콘으로 이루어진다. 소자영역에 있는 실리콘 단결정 박막(241)은 얕은 불순물 확산층으로 이루어진 소오스영역(S)과 드레인영역(D)이 형성되어 있는 표면부를 구비한다. 이 두 영역의 불순물 확산 깊이는 기판(254)과 실리콘 단결정 박막(241)사이의 계면에 도달하지 않아서 두 영역(S,D)는 상기 계면에서 이격되어 있다. 두 영역 사이에 형성되어 있는 채널영역(C) 위에는 게이트 절연막(253)을 통해 게이트전극(G)이 형성되어 있다. 또한, 필드산화막(251)의 표면 위에는 ITO 등으로 만들어진 투명픽셀전극(243)이 형성되어 있다. 이 픽셀전극(243)은 그 일단부가 접촉구멍(244a)을 통해 드레인영역(D)에 전기적으로 접속되어 있다. 또한 주사전(246)이 형성되어 있으며, 이것은 접촉구멍(244b)을 통해 소오스영역(S)과 전기적으로 접속되어 있다. 마지막으로 석영기판(254)은 투명 패시베이션(passivation)막(252)에 의해 완전히 피복되어 있다. 본 실시예에서, 형성된 픽셀은 적층된 패시베이션막(252), 픽셀전극(243), 필드산화막(251) 및 석영기판(254)이 투명하기 때문에 투명할 수 있다.
또한, 종래의 광밸브기판 반도체장치에 있어서, MOSFET는 진공증착법 또는 스퍼터링법에 의해 침착된 실리콘 아몰퍼스 박막으로 구성되거나 화학적 기상증착법에 의해 침착된 실리콘 다결정 박막으로 구성된다. 이 박막들은 불순물 확산층으로 이루어진 소오스 및 드레인영역이 점선으로 표시된 바와 같이 기판과 박막사이의 계면까지 연장될 수 있을 정도로 얇다. 그 결과, 계면에 소위 "백체널(back channel)"이 형성되어 낮은 브레이크다운 전압의 문제가 발생한다. 반면, 본 실시예에서, 연마처리된 실리콘 단결정 박막(241)은 그 두께가 자유롭게 설정될 수 있도록 석영기판(254)에 적층된다. 그 결과, 형성된 소오스영역 및 드레인영역은 소망의 두께를 가진 실리콘 단결정 박막(241)의 표면부에만 불순물을 확산시킴으로써 작은 접합깊이를 가질 수 있다.
[제26 실시예]
제36도에 도시한 실시예에서는, 소위 "LDD구조"를 가진 높은 브레이크다운 전압의 MOSFET를 사용한다. 도시된 바와 같이, 기판(254)의 표면은 P-형 실리콘 단결정 박막(241)으로 피복되어 있다. 여기에서, P-형이란 불순물농도가 비교적 낮다는 것을 의미한다. 이 실리콘 단결정 박막(241)은 선택적으로 산화되어 소자영역주변에 필드산화막(251)을 형성한다. 이 소자영역에서, 높은 브레이크다운 전압 MOSFET(242)는 LSI제조기법을 이용하여 형성된다. 이 MOSFET(242)는 LDD구조를 가지며, 여기에서 채널영역(C)에는 그 양 단부에 불순물농도가 낮은 N-형 소오스영역(S1)과 불순물농도가 낮은 N-형 드레인영역(D1)이 배열되어 있고, 불순물농도가 높은 N+형 소오스영역(S2)이 소오스영역(S1)과 접촉 형성되어 있다.
한편, 드레인영역(D1)에는 불순물농도가 높은 N+형 드레인영역(D2)이 접촉 형성된다. 따라서, MOSFET(242)는 N형 LDD구조로 구성된다. LDD 구조에서, 불순물농도가 낮은 소오스영역(S1)과 드레인영역(D1)은 채널영역(C)의 양 단부에 형성된다. 그 결과, 핫 캐리어(hot carrier)가 효과적으로 방지되어 펀치-쓰루(punch-through)현상과 쇼트-채널(short-channel)효과가 효과적으로 억제되며, 그렇지 않으면 절연효과가 불량해진다. 결과적으로, MOSFET(242)의 브레이크다운 전압을 현저히 개량할 수 있다. 또한, 제 35도의 설명에서 취급하지 않은 요소들은 제 34도와 동일한 도면부호를 표시하며 구체적으로 설명하지는 않기로 한다.
[제 27 실시예]
제 37도 및 제 38도는 소위 "접촉 구조(butting contact structure)"를 가진 높은 브레이크다운 전압 MOSFET의 일례를 도시한다. 제 37도는 높은 브레이크다운 전압 MOSFET(242)를 도시하는 상면도이다. 도시된 바와 같이. 소자영역에는, 그 좌측에는 소오스영역(S)이, 그 우측에는 드레인영역(D)이 형성되어 있다. 소오스영역의 중심부에는 게이트절연막을 통해 게이트전극(G)이 배열되어 있다. 게이트전극 바로 아래의 채널영역(C)은 P-형 불순물 확산층으로 이루어져 있다. 한편, 드레인영역(D)은 N+형 불순물 확산층으로 이루어져 있다. 소오스영역(S)은 N+형 불순물 확산층으로 이루어져 있다. 그러나, 본 실시예에서, 소오스영역(S)의 내부에 있는 N+형 불순물 확산층은 P+형 불순물 확산층에 의해 좌우로 나누어져 있다. 또한, 소오스영역(S)에 노출되어 있는 접촉구멍(244b)은 N+형 불순물 확산층과 P+형 불순물 확산층이 외부로 노출되도록 배열된다. 상기 접촉구멍(244b)을 통해 소오스영역(S)은 도시하지 않는 주사선(246)과 전기적으로 접속된다. 그 결과, N+형 불순물 확산층과 P+형 불순물 확산층은 동일한 전위로 유지된다.
한편, 드레인영역(D)에는 접촉구멍(244a)이 뚫려 있으며, 이것을 통해 픽셀전극(도시하지 않음)과의 전기적 접속이 이루어진다.
제 38도는 제 37도의 트랜지스터를 도시하는 단면도이며 채널영역(C)의 세로방향으로 취한 것이다. 제 35도에 도시된 트랜지스터와 동일한 요소에 대해서는 동일한 부호를 표시한다. 도시된 바와 같이, 소오스영역(S)은 N+형 불순물 확산층 뿐만 아니라 P+형 불순물 확산층을 포함한다. 그 결과, 소자영역내의 P-형 실리콘 단결정 박막(241)과 소오스영역(S)의 내부에 형성되어 있는 P+형 불순물 확산층은 동일한 전도형으로 이루어져 있으며 PN접합부를 형성하지 않고도 저항으로 접속된다. 그 결과, P-형 실리콘 단결정 박막(241)은 소오스영역(S)과 동일한 전위로 유지된다. 이에 따라 전위변동으로 인해 일어날 수도 있는 핫 캐리어가 제거되어 펀치-쓰루 현상과 쇼트-채널(short-channel)효과가 효과적으로 억제되며, 그렇지 않으면 절연효과가 불량해질 수 있다.
다음은, MOSFET가 제 37도에 도시된 다양한 높은 브레이크다운 전압 구조를 가진 광밸브기판 반도체장치의 제조방법을 설명한다.
[제 28 실시예]
우선, 제 39(a)도 내지 제 39(f)도를 참조하여 제 35도에 도시한 안티-백채널형 높은 브레이크다운 전압 MOSFET 트랜지스터를 포함하고 있는 광밸브기판 반도체장치의 제조방법에 대하여 설명하고자 한다. 제 39(a)도에 도시한 단계에서, 석영기판(291)과 단결정 실리콘 반도체기판(292)이 제조된다. 사용하기에 바람직한 단결정 실리콘 반도체기판(292)은 LSI제조에 사용되는 고품질의 실리콘웨이퍼이며 <100>0.0± 1.0범위내의 균일한 결정 방위각과 500/㎠미만의 단결정 격자결함 밀도를 갖는 것이다. 이와 같이 제조된 석영기판(291)과 실리콘웨이퍼(292)의 표면은 제일 먼저 평탄한 표면으로 정교하게 손질된다. 이어서, 석영기판과 실리콘웨이퍼는 이들을 평탄하게 손질한 표면에 중첩시킨후 가열함으로써 서로 열압착결합된다. 이 열압착처리 결과, 석영기판(291)과 실리콘웨이퍼(292)가 서로 단단히 결합된다.
제 39(b)도에 도시된 다음 단계에서는, 실리콘웨이퍼의 표면이 연마처리된다. 그 결과, 석영기판(291)에는 그 표면에 소정의 두께(예를 들면, 수 μ )로 연마처리된 실리콘 단결정 박막(293)이 형성된다. 실리콘웨이퍼를 얇게 하기 위해서, 연마처리를 에칭처리로 대체할 수 있다. 이렇게 형성된 실리콘 단결정 박막(293)이 실리콘웨이퍼의 품질을 거의 그대로 유지하기 때문에, 결정방위각의 균일성과 격자 결함밀도 면에서 현저하게 탁월한 반도체기판 물질을 제공할 수 있다.
종래 기술에서는, 소위 "SOI기판"이라고 하는, 전기절연캐리어층과 실리콘결정박막으로 이루어진 적층구조를 가진 각종 반도체장치기판이 공지되어 있다. 이 SOI기판은 절연물질로 이루어진 캐리어기판의 표면상에 실리콘 다결정박막을 침착시킴으로써, 예를 들면 화학적 증착처리후 레이저비임 등을 조사하여 열처리하여 다결정 박막을 단결정 구조로 재결정화함으로써 제조된다. 그러나, 일반적으로 말해서 다결정을 재결정화하여 제조한 단결정은 항상 균일한 결정방위각을 가지는 것은 아니지만 격자결함 밀도는 크다. 이러한 이유 때문에, 종래방법에 의해 제조된 SOI기판에 고품질의 단결정 실리콘웨이퍼를 형성시키는데 LSI제조기법을 적용하기가 어렵다.
제39(c)도에 도시된 다음 단계에서, 실리콘 단결정 박막(293)은 선택적으로 열에 의해 산화된다. 이 열에 의한 산화는 MOSFET로 구성시키고자 하는 소자영역만을 덮는 마스크를 통해 실현되며 소자영역을 둘러싸도록 필드산화막(294)을 형성한다. 이 필드산화막(294)은 실리콘 단결정 박막(293)의 전체 두께를 완전히 열에 의해 산화시킴으로써 얻어지며 광학적으로 투명하여 이상적인 소자분리영역을 형성한다.
제39(d)도에 도시된 후속 단계에서 소자영역에만 놓인 실리콘 단결정 박막(293)의 표면을 다시 열에 의해 산화시킨다. 그 결과, 상당히 얇은 게이트절연막(295)이 실리콘 단결정 박막의 표면에 형성된다. 또한, 화학적 증착법 등에 의해 기판표면에 실리콘 다결정 박막이 침작된다. 이 다결정 박막은 소망의 패턴을 가진 마스크를 통해 에칭되어 게이트전극(296)을 형성한다. 이와 동시에, 도시하지는 않았지만 게이트전극(296)과 접촉하는 주사선도 형성된다.
또한, 제 39(e)도에 도시된 단계에서는 불순물이 도입된다. 예를 들면, 이온주입법에 마스크로서 게이트전극(296)을 사용하여 게이트절연막(295)을 통해 실리콘 단결정 박막(203)을 이온화불순물로 도핑한다. 이때, 불순물층의 확산깊이는 불순물이온의 가속화에너지를 적합하게 조절하고 주입시간을 제어하여 실리콘 단결정 박막(293)의 표면부까지로 제한할 수 있다. 그 결과, 도시한 바와 같이 비교적 작은 접합 깊이를 가진 소오스영역(297)과 드레인 영역(298)이 형성된다. 실리콘 단결정 박막(293)은 소오스영역(297)과 드레인영역(298)이 기판(291)과 실리콘 단결정 박막(293) 사이의 계면까지 확장되지 않도록 그 하부층이 이온이 주입되지 않은 상태로 남아있다. 그 결과, 절연효과를 저하시킬 수 있는 백채널을 효과적으로 방지할 수 있다.
제39(f)도에 도시된 마지막 단계에서, 필드산화막(294)의 표면에 픽셀전극(299)이 적층된다. 픽셀전극(299)은 그 일단부가 게이트절연막(295)의 일부에 형성된 접촉구멍(300a)을 통해 드레인영역(298)과 전기적으로 접속된다. 또한 신호선(301)이 형성된다. 또한 접촉구명(300b)을 통해 소오스영역(297)에 전기적으로 접속되는 신호선(301)이 형성된다. 마지막으로, 기판의 표면은 그 전체가 PSG 등으로 이루어진 투명 패시베이션막(302)으로 피복된다.
[제 29 실시예]
제 40a도 내지 제 40e도는 안티-백 채널형 MOSFET 트랜지스터가 집적된 광밸브기판 반도체장치의 제조방법에 대한 다른 실시예를 도시한다. 본 실시예에서는, 전술한 실시예에서 사용한 이온주입법 대신에 불순물 흡착 확산법을 사용한다. 이 방법에 의하면, 상당히 얇은 불순물 확산층으로 이루어진 소오스영역과 드레인영역이 형성되어 소형화를 촉진시킬 수 있다. 제 40a도에 도시한 단계에서, 필드산화막(294)에 의하여 둘러싸인 소자영역을 가진 반제품이 준비되어 있다. 이 반제품은 도39a 내지 도39d에 도시한 단계에 의하여 제조된 것과 동일하다. 따라서, 동일한 구성요소에는 동일한 도면부호를 병기한다. 소자영역은 실리콘 단결정 박막(293)으로 구성되고, 상기 소자영역은 게이트절연막(295)을 매개로 게이트전극(296)과 중첩되어 있다.
도40b에 도시한 공정에서, 게이트전극(296)을 마스크로 사용하여 게이트절연막(295)을 제거함으로써, 실리콘 단결정 박막(293)의 표면을 외부에 노출시킨다. 그러나, 이 상태에서 실리콘 단결정 박막(293)은 그 표면이 약 30Å이하의 두께를 가진 천연산화물층으로 피복될 수도 있다. 천연산화물층을 제거하기 위해서, 기판은 10-4Pa 이하의 진공도를 가진 대기하에서 약 850℃ 이상의 온도로 가열된다. 상기 대기하에서 수 분 동안 안정화된 후, 약 10-2Pa의 수소기체가 도입된다. 이 수소의 작용에 의해, 실리콘 단결정 박막의 표면에 있는 천연산화물층이 제거되어 표면이 깨끗해진다. 그 결과, 활성화 실리콘 원자가 표면으로 나온다.
제 40c도에 도시된 단계에서, 활성화된 실리콘 단결정 박막(293)의 표면에는 불순물 흡착층(303)이 형성된다. 이 불순물 흡착층은 기판이 예를 들면 고온으로 유지되는 동안 활성 표면에 불순물 성분 함유 기체를 공급하는 작용을 한다. 흡착된 기체는 열분해되어 활성 표면 상에 불순물 흡착층(303)을 침착시킨다. P형 불순물 흡착층을 형성시키고자 하는 경우에는 예를 들면 P형 붕소를 함유하는 디보레인(diborane) 기체가 사용된다. N형 불순물 흡착층을 형성시키고자 하는 경우에는 예를 들면 비소를 함유하는 아신(arsine) 기체가 사용된다.
제 40d도에 도시된 단계에서는 확산 소오스로서 불순물 확산층(303)을 사용하여 고상 확산을 수행함으로써 실리콘 단결정 박막(293)의 표면부에 소오스영역(297)과 드레인영역(298)이 형성된다. 소오스영역(297)과 드레인영역(298)을 형성하는 불순물 확산층의 확산깊이와 농도는 확산 소오스로서 침착된 불순물 흡착층(303)의 두께 또는 고상 확산 처리온도를 적합하게 조절함으로써 자유롭게 설정할 수 있다. 예를 들면, 확산깊이는 표면으로부터 수백Å까지로 제한할 수 있다. 이 확산깊이의 값은 이온주입에 의해 얻어진 수치보다도 더 작게 할 수 있어 극히 얇은 소오스영역과 드레인영역을 형성할 수 있다. 그 결과, 안티-백 채널구조가 용이하게 실현되어 확산깊이의 감소율에 따라 MOSFET의 소형화를 촉진할 수 있다.
제 40e도에 도시된 마지막 단계에서는, 패턴화 처리에 의해 픽셀전극(299)과 신호선(301)이 형성된다. 본 실시예에서는 소오스영역(297)과 드레인영역(298)의 표면이 게이트절연막(295)에 의해 피복되지 않기 때문에, 면대면 접촉에 의해 직접 전기적으로 접속시킬 수 있다. 이들 단계 후에 기판은 그 표면 전체가 투명 패시베이션막(302)으로 피복된다.
[제 30 실시예]
다음은, 제 41a 내지 제 41e도를 참조하여 LDD구조를 갖는 높은 브레이크다운 전압 MOSFET가 집적된 광밸브기판 반도체장치의 제조방법을 상세히 설명하기로 한다. 제 41a도에 도시된 단계에서는 도시된 바와 같은 반제품이 준비된다. 이 반제품은 제 39a도 내지 제 39d도에서 도시한 단계들로 이루어진 것과 유사한 방법에 의해 준비된다. 이 반제품에 있어서, 기판(311)은 그 표면이 소자영역을 둘러싸고 있는 필드산화막(312)으로 이루어져 있다. 이 소자영역은 실리콘 단결정 박막(313)으로 이루어진다. 이 실리콘 단결정 박막(313)은 실리콘웨이퍼를 연마처리함으로써 형성된다. 실리콘 단결정 박막(313)은 게이트절연막(314)을 통해 게이트전극(315)에 의해 충첩되다. 또한, 본 실시예에서 사용되는 실리콘 단결정 박막(313)은 P+형으로 이루어진다.
제 41b도에 도시된 단계에서는, N형 불순물의 이온주입이 수행된다. 구체적으로, 게이트전극(315)을 마스크로서 사용하여 비교적 단시간동안 게이트절연막(314)을 통해 비교적 낮은 가속에너지를 가진 N형 불순물을 주입한다. 그 결과, 표면에 상당히 얇은 N-형 소오스영역(316)과 N-형 드레인영역(317)이 구비된 P-형 실리콘 단결정 박막(313)이 형성된다.
제 41c도에 도시된 단계에서는 예를 들면 화학증착법을 이용하여 표면전체에 이산화실리콘막을 침착시킨다. 막두께는 게이트전극(315)의 두께와 동일한 것이 바람직하다. 이어서, 이방성 에칭이 수행되어 상기 침착된 이산화실리콘막이 제거된다. 이방성 에칭으로 인해 에칭 잔류물의 측벽(318)이 게이트전극(315)의 둘레에 형성된다. 이 측벽(318)은 미리 형성시킨 N-형 소오스영역(316)과 드레인영역(317)의 선단부를 덮도록 형성된다.
제 41d도에 도시된 단계에서는 N-형 불순물의 이온주입이 수행된다. 이 이온주입은 선행 이온주입시보다 장시간동안 높은 가속 에너지에 의해 수행된다. 게이트전극(315)과 이 게이트전극 주변에 형성된 측벽(318)은 게이트절연막(314)을 통해 이온주입을 수행함으로써 N+형 소오스영역(319) 및 N+형 드레인영역(320)을 형성시키기 위한 마스크로서 사용된다. 도시된 바와 같이, N-형 소오스영역(316) 및 N-형 드레인영역(317)은 소위 "LDD구조"가 형성되도록 측벽(318)의 바로 아래에 위치하고 있다. 이 LDD구조는 고온 전자(hot electron)의 발생을 방지하여 절연효과를 저하시킬 수도 있는 펀치-쓰루 현상 및 쇼트-채널효과를 효과적으로 억제하는 바, 그 이유는 불순물농도가 낮은 소오스영역과 드레인영역이 채널영역의 양 단부에 위치하고 있기 때문이다.
제 41e도에 도시된 마지막 단계에서는 픽셀전극(321)이 형성된다. 이 픽셀전극(321)은 그 일단부가 게이트절연막(314)에 개구(開口)된 접촉구멍을 통해 드레인영역(320)에 전기적으로 접속된다. 또한 신호선(322)도 형성되며, 이것은 다른 접촉구멍을 통해 소오스영역(319)에 전기적으로 접속된다.
이들 단계 후에 기판은 그 표면 전체가 패시베이션막(323)으로 피복된다.
[제 31 실시예]
마지막으로, 제 42a도 내지 제 42f도를 참조하여 소위 "접촉 구조"를 가진 높은 브레이크다운 전압 MOSFET 트랜지스터가 집적된 광밸브기판 반도체장치의 제조방법을 상세히 설명하기로 한다. 먼저, 제 42a도에 도시된 단계에서는 반제품이 준비된다. 이 반제품은 제 39a도 내지 제 39c도에 도시된 것과 유사한 단계들을 포함하는 방법으로 준비된다. 구체적으로, 도시된 바와 같이 기판(331)의 표면상에는 필드산화막(332)으로 둘러싸인 소자영역이 형성된다. 이 소자영역은 P-형 실리콘 단결정 박막(333)으로 이루어진다. 이 단결정 실리콘 박막(333)은 접착 및 연마처리에 의해 형성된다. 제 42b도는 제 42a도에 도시된 반제품의 정면도이다. 필드산화막(332)에 의해 둘러싸인 직사각형 소자영역이 개구되어 있다.
제 42c도에 도시된 다음단계에서는 소자영역의 중심부에 폭방향으로 게이트전극(334)이 형성된다. 도시하지는 않았지만, 게이트전극(334)과 소자영역에 노출된 실리콘 단결정 박막(333)사이에 게이트절연막이 끼워진다.
제 42d도에 도시된 단계에서는 P형 불순물을 사용하는 선택적 이온주입이 수행된다. 이 이온주입은 소자영역 좌측의 폭방향 중심부에서만 선택적으로 수행되어 P+형 불순물 확산층(335)을 형성한다. 이 P+형 불순물 확산층(335)은 소자영역내의 P-형 실리콘 단결정 박막과 전기적으로 접속된다. 그 결과, P-형 실리콘 단결정 박막은 그 전위가 P+형 불순물 확산층(335)을 통해 고정될 수 있다.
제 42e도에 도시된 단계에서는 N형 불순물을 사용하는 선택적 이온주입이 수행된다. 이 이온주입은 P+형 불순물 확산층(335)을 피하여 수행된다. 그 결과, 게이트전극(334)에 의해 세로방향으로 나뉘어진 소자영역의 좌측부에 N+형 불순물 확산층(336)이 형성된다. 이 N+형 불순물 확산층(336)은 소오스영역을 구성한다. 또한, 소자영역의 우측에는 N+형 불순물 확산층(337)이 형성된다. 이 확산층(337)은 드레인영역을 형성한다. 소오스영역과 드레인영역은 도시하지 않았지만 그 표면에 게이트절연막으로 피복되어 있다.
제 42f도에 도시된 마지막 단계에서는 소오스영역의 표면에 있는 게이트절연막이 부분적으로 개구되어 접촉구멍(338)을 형성한다. 이 접촉구멍(338)은 N+형 불순물 확산층(336)과 P-형 불순물 확산층(335)을 횡단하도록 형성된다. 이 접촉구멍(338)을 통해 소오스영역이 신호선(도시하지 않음)과 전기적으로 접속되어, 소위 "접촉(butting contact)"을 이룬다. 환언하면, P-형 실리콘 단결정 박막은 P+형 불순물 확산층(335)을 통해 신호선에 공급되는 전압레벨로 유지 및 고정될 수 있다. 한편, 드레인영역의 표면에 있는 게이트절연막도 개구되어 접촉구멍(339)을 형성한다. 이 접촉구멍(339)을 통해 픽셀전극(도시하지 않음)이 드레인영역과 전기적으로 접속된다. 소자영역의 세로방향에서 절취한 제 42f도의 반도체장치의 단면은 제 38도에 도시되어 있다.
전술한 바와 같이 본 실시예들에 의하면, 광밸브기판 반도체장치는 절연기판상에 형성된 고품질의 실리콘 단결정 박막내에 LSI제조기법에 의해 픽셀전극군과 스위치소자군을 집적시킴으로써 제조된다. 그 결과, 픽셀밀도가 상당히 높은 광밸브기판 반도체장치를 제공할 수 있는 효과를 얻을 수 있다. 또 다른 효과로서는 본 발명에 의한 반도체 장치의 칩 크기를 통상의 LSI칩의 크기만큼 작게 만들 수 있다는 것을 들 수 있다.
실리콘 단결정 박막이 사용되기 때문에, LSI제조기법을 직접 적용하여 스위치소자의 소형화를 더욱 촉진시킬 수 있는 효과를 얻을 수 있다. 또한, 스위치소자가 높은 브레이크다운 전압 구조를 가진 절연게이트 전계효과형 트랜지스터로 이루어지기 때문에, 신뢰도와 유전 브레이크다운(dielectric breakdown)에 대한 저항성이 탁월한 광밸브기판 반도체 장치를 제공할 수 있다는 본 발명의 특징적인 효과를 얻을 수 있다. 이와 같은 높은 절연파괴 전압 구조의 채택으로 인해 스위치소자의 소형화를 더욱 촉진시킬 수 있다.
[제 32 실시예]
제 43도는 본 발명에 의한 광밸브기판 단결정 반도체장치의 또 다른 일반적인 실시예를 도시하는 개략단면도이다. 이해를 돕기 위해 하나의 픽셀부분만을 예로 들어 설명한다. 도시된 바와 같이, 본 반도체장치는 복합기판(341)을 사용한다. 이 복합기판(341)은 석영유리판(342)과 같은 전기절연 투명 캐리어와 석영유리판(342)상에 형성된 실리콘 단결정 박막(343)과 같은 반도체 단결정 박막으로 이루어진 2층 구조를 갖는다. 실리콘 단결정 박막(342)은 고품질의 실리콘웨이퍼를 석영유리판(342)에 열압착 결합시킨 후 이것을 연마처리 및 박막처리함으로써 얻어진다. 본 실시예에서, 실리콘 단결정 박막(343)은 그것의 일부가 필드산화막(34)을 형성하도록 선택적으로 열산화 처리된다. 이 필드산화막(344)은 투명하며, 그 이유는 광학적으로 불투명한 실리콘 단결정 박막(343)이 그 두께 전체가 광학적으로 투명한 이산화실리콘으로 전환되기 때문이다. 필드산화막(344)으로 둘러싸인 부분에는 미전환상태로 남아있는 실리콘 단결정 박막(343)의 소자영역이 형성된다. 이 소자영역에는 절연게이트 전계효과형 트랜지스터로 이루어진 스위치소자(345)가 일체로 형성된다. 이 트랜지스터소자(345)는 실리콘 단결정 박막(343)의 표면부상에 형성된 한 쌍의 불순물 확산영역으로 이루어진 소오스영역(346) 및 드레인영역(347)과, 소정의 형상을 가지며 게이트절연막(348)을 통해 적층된 게이트전극(349)으로 구성된다. 또한 배선금속패턴(351)도 형성되어 있다. 이 금속패턴(351)은 층간절연막(350)에 형성된 접촉구멍을 통해 소오스영역(346)에 전기적으로 접속되며 게이트전극(349)을 덮도록 부분적으로 연장되어 입사광의 차광막으로서 작용한다.
한편, 필드산화막에는 실리콘 다결정 박막과 같은 반도체 다결정 박막으로 이루어진 픽셀전극(352)이 형성되어 있다. 실리콘 다결정은 본래는 광학적으로 불투명하지만 그 두께를 극도로 얇게 형성함으로써 입사광을 거의 투과시키게 할 수 있다. 실리콘 다결정 박막은 그 두께를 조절하면서 화학증착법에 의해 침착시킬 수 있다. 또한, 실리콘 다결정은 사진식각법과 이방성 에칭법에 의해 고도로 정교하게 패턴화시켜서 픽셀전극(352)을 형성시킬 수 있다. 실리콘 다결정 박막은 충분한 내열성을 가지기 때문에, 반도체공정 또는 IC공정의 수행중에 열화되지 않는다.
그 결과, 픽셀전극(352)을 형성시키기 위한 공정순서는 전혀 제한되지 않지만 공정순서는 적합하게 효율적으로 설정할 수 있다.
본 실시예에서, 픽셀전극(352)은 새의 부리형상부 특히, 필드산화막(344)의 경사단부(344a)를 통해 스위치소자(345)의 드레인영역(347)과 전기적으로 접속된다. 이 구조에 의하면, 종래기술의 계단부에서 비교적 자주 일어났던 계단식 절단과 같은 결합이 효과적으로 방지될 수 있다.
[제 33 실시예]
제 44도는 픽셀전극의 구조에 대한 또 다른 실시예를 도시하는 개략정면도이다. 도시된 바와 간이 픽셀전극(352)은 소정의 형상으로 패턴화된 통공(aperture(352b))을 가진 실리콘 다결정 박막(352a)과, 통공(352b)을 덮도록 소정의 형상으로 패턴화된 ITO박막과 같은 투명 도전성 박막(352c)으로 구성되는 2층 구조를 갖는다. 본 실시예에서 픽셀전극(352)은 실리콘 다결정 박막(352a)에 의해 구획된 외주를 갖고 있다. 실리콘 다결정 박막(352a)은 사진식각법 및 이방성 이온 에칭법에 의해 고도로 정교하고도 미세하게 패턴화될 수 있다. 그러나, 실로콘 다결정 물질은 본래 광학적으로 불투명하기 때문에, 그것이 얇은 경우에도 입사광중 일부를 흡수할 것이다. 이러한 문제를 해결하기 위해서, 실리콘 다결정 박막(352a)에는 입사광을 투과시키는 통공(352b)이 형성된다. 이 통공은 효과적인 전극면을 형성하도록 투명 ITO막(352c)으로 피복된다. 이 ITO막(352c)은 통공(352b)을 덮을 수 있도록 정교하게 패턴화된 외주를 갖고 있다. 픽셀전극(352)의 2층 구조로 인해, 소형화와 동시에 고투명도를 실현할 수 있다. 또한, ITO막(352c)은 실리콘 다결정 박막(352a)의 패턴화를 포함하는 반도체공정의 종료 후에 형성되기 때문에, 그것의 형성이 반도체공정에 역효과를 미치지 않는다.
제 45도는 제 44도에 도시된 픽셀전극구조를 가진 광밸브기판 단결정 박막 반도체장치의 구조를 도시하는 개략단면도이다. 제 45도는 A-A선을 따라 절취한 단면이며 이해를 돕기 위해 하나의 픽셀부분만을 도시한다. 제 43도에 실시예와 동일한 요소는 동일부호를 표시하며, 그들의 설명은 생략하기로 한다. 제 45도로부터 알 수 있는 바와 같이, 통공(352b)은 실리콘 다결정 박막(352a)을 가지지 않지만 ITO(352c)에 의해 부분적으로 채워진다. 그 결과, 입사광에 대한 픽셀전극(352)의 평균투명도를 개량할 수 있다.
[제 34 실시예]
제 46도는 본 발명에 의한 광밸브기판 단결정 박막 반도체장치의 또 다른 실시예를 도시하는 개략단면도이다. 이해를 돕기 위해 하나의 픽셀부분만을 발췌하여 도시하였으며, 제 43도에 도시된 실시예와 동일한 요소들은 동일부호로 표시하고 그 설명은 생략하기로 한다. 제 43도에 도시된 실시예와 다른 점은 픽셀전극(352)이 픽셀의 유효영역을 구획하는 ITO박막과 같은 투명 도전성 박막(352d)과, 투명 도전성 박막(352d)과 대응 스위치소자(345)의 드레인영역(347)을 전기적으로 접속시키는 실리콘 다결정 박막단자(352e)로 구성된다는 것이다. 이러한 구조를 가진 반도체장치는 드레인영역(347)을 형성시킨 후, 소정형상으로 패턴화된 실리콘 다결정 박막단자(352e)를 형성시키고, 알루미늄 등으로 이루어진 금속패턴(351)을 층간절연막(350)을 통해 침착시킴으로써 제조된다.
상기한 일련의 공정들은 반도체 프로세스에 의하여 달성된다. 실리콘 다결정 박막단자(352e)는 접착성이 우수하고 또한 필드산화막(244)의 경사단부를 따라서 배열되어 단차에 의한 절단의 우려를 제거할 수 있다. 또, 반도체 프로세스의 최종 공정에서 형성된 금속패턴(351)이 스위치소자(345)를 완전히 덮을 수 있으므로 이상적인 차광 기능을 유지할 수 있게 된다.
반도체 프로세스를 완전히 종료하는 단계에서 필드산화막(344)상에 ITO 박막(352d)이 형성된다. 그후, ITO 박막(352d)의 일부는 실리콘 단결정 박막단자 (352e)의 노출부에 겹쳐진다. ITO박막(352d)은 실질적으로 평탄한 필드산화막(244)상에 침착되므로 단차에 의한 절단의 우려를 피할 수 있어 충분히 얇게 할 수 있다. ITO 박막(352d)의 두께가 예를 들면 200Å 이하인 경우에는 화소전극은 미크론 단위의 정밀도로 패턴닝될 수 있다. 일반적으로 ITO 박막의 에칭 공정은 습식 공정이다. ITO 박막이 두꺼울수록 사이드 에칭(side etching)의 영향에 의하여 패터닝 정밀도는 더 열화된다.
픽셀전극이 종래 기술에서와 같이 ITO박막만으로 이루어지는 경우, 금속패턴 등이 반도체공정에 의해 중첩식으로 형성될 수 없을 정도로 내열성이 낮아진다. 종래기술의 구조에 있어서는 ITO박막과 드레인영역(347)사이의 접촉부가 금속패턴으로 이루어진 차광막으로 피복될 수 없기 때문에 완벽한 차광효과를 얻을 수 없다.
[제 35 실시예]
제 47도는 픽셀전극구조의 또 다른 실시예를 도시하는 개략단면도이다. 편의상, 픽셀전극의 일부만을 발췌하여 도시하였다. 도시된 바와 같이, 픽셀전극(352)은 측벽 형상으로 형성된 실리콘 다결정의 선형 패턴(352f)으로 이루어진다.
이 선형패턴(352f)은 석영유리판(342)상에 형성된 필드산화막(344)을 이방성 에칭시켜서 얻어지는 선형 융기부(linear ridge)의 측면에 형성된다. 이 측벽구조는 실리콘 다결정 박막을 필드산화막(344)의 주름잡힌 표면전체에 침착시키고 그 전체 표면을 이온으로 이방성 에칭시킴으로써 얻어진다. 구체적으로, 필드산화막(344)의 융기 표면이 노출된 상태에서 이방성 이온에칭을 중단하면, 에칭 잔류물이 선형 융기부의 측벽에 남아 측벽구조를 형성하게 된다. 도시하지는 않았지만, 실리콘 다결정의 선형 패턴들은 서로 공통 접속되어 있으며 스위치소자의 드레인영역과 전기적으로 접속된다. 이러한 구조에 의하면, 픽셀전극(352)의 영역에는 광학적으로 불투명한 실리콘 다결정으로 피복되지 않은 부분이 많이 남아 있게 되므로 전체 픽셀전극의 투명도가 개량된다. 또한, 측벽 형상으로 형성된 실리콘 다결정의 선형패턴(352f)을 0.2㎛정도로 작게 만들 수 있기 때문에 상당히 작은 픽셀전극을 형성시킬 수 있다.
[제 36 실시예]
다음으로, 제 48a도 내지 제 48f도를 참조하여 제 43도에 도시한 광밸브기판 단결정 박막 반도체장치의 제조방법을 상세히 설명하기로 한다. 제 48a도에 도시된 제1단계에서는 석영판(361)과 단결정 실리콘판(362)이 준비된다. 사용되는 단결정 실리콘판(362)은 LSI제조에 사용되는 고품질의 실리콘 웨이퍼로 이루어지며 <100> 0.0± 1.0 범위내의 균일한 결정방위각과 500/㎠이하의 단결정 격자결함밀도를 가지는 것이 바람직하다. 먼저, 석영판(361)과 단결정 실리콘판(362)은 그들의 각 표면과 이면이 정교하게 손질 및 평탄화된다. 이어서, 평탄하게 손질된 두 면은 두 기판이 열압착 결합되도록 가열처리된다. 이 열압착 결합에 의해 두 기판(361,362)은 단단히 결합된다.
제 48b도에 도시된 그 다음단계에서는 단결정 실리콘판 또는 실리콘 웨이퍼의 표면이 연마 처리된다. 그 결과, 석영판(361)의 표면에는 소정 두께로 연마 처리된 실리콘 단결정 박막(363)이 형성된다. 이렇게 해서 석영판(361)과 실리콘 단결정 박막(363)으로 이루어진 2층 구조를 가진 복합기판이 얻어진다. 또한, 실리콘 웨이퍼(362)는 연마 처리의 대신에 에칭처리에 의해 얇게 만들 수 있다. 이렇게 얻어진 실리콘 단결정 박막(363)은 실리콘 웨이퍼(362)의 품질을 거의 그대로 유지하기 때문에 결정방위각의 균일성과 격자 결함밀도면에서 상당히 우수한 반도체장치 재료를 얻을 수 있다.
제 48c도에 도시된 그 다음단계에서는 실리콘 단결정 박막(363)의 선택적인 열적 산화가 수행되어 필드산화막(364)이 형성된다. 이 선택적인 열적 산화가 실리콘 다결정 박막(363)의 두께에 전체적으로 일어나기 때문에, 이렇게 제조되는 필드산화막(364)은 광학적으로 투명하게 된다. 이와 같이 필드산화막(364)에 의해 둘러싸인 부분에 있는 실리콘 단결정 박막(363)은 소자영역을 형성한다.
제 48d도에 도시된 그 다음단계에서는 소자영역에 있는 실리콘 단결정 박막(363)의 표면이 열에 의해 산화되어 상당히 얇고 조밀한 게이트 절연막(365)을 형성한다. 이어서, 실리콘 다결정막이 화학증착법 등에 의해 기판 전체에 침착되며, 이어서 사진식각법 및 에칭법이 수행되어 소정의 형상을 가진 게이트전극(366)이 형성된다.
제 48e도에 도시된 그 다음단계에서는 비소와 같은 불순물이 도입되어 실리콘 단결정 박막(363)의 표면에 한 쌍의 불순물영역을 형성한다. 예를 들면, 게이트전극(366)은 소오스영역(367)과 드레인영역(368)을 형성시키기 위해 게이트 절연막(365)을 통해 불순물이온을 도입하기 위한 마스크로서 사용된다. 그 결과, 트랜지스터 채널형성영역을 이들 소오스 및 드레인 영역사이와 게이트전극(366) 아래에 형성되며, 절연게이트형 전계효과 트랜지스터로 이루어진 스위치소자(369)는 소자영역에 형성된다. 이어서, 화학증착법에 의해 산화실리콘막이 침착되어 층간절연막(370)을 형성한다.
제 48f도에 도시된 마지막 단계에서는 게이트절연막(365)이 드레인영역(366)의 상부면으로부터 제거되어 드레인영역(368)의 일부가 외부에 노출되며, 층간절연막(370)에 접촉구멍이 개구되어 소오스영역(367)의 표면의 일부가 외부에 노출된다. 이 상태에서, 그 표면 전체에는 화학증찹법에 의해 실리콘 다결정막이 침착된다. 이어서, 상기 침착된 실리콘 다결정 박막은 사진식각법 및 에칭법에 의해 패턴화되어 픽셀전극(371)과 배선패턴(372)을 동시에 형성한다. 또한, 픽셀전극(371)은 실리콘 다결정 박막으로 이루어지는 한편, 배선패턴(372)은 진공증착법에 의해 알루미늄과 같은 다른 물질을 침착시킨 후에 그것을 패턴화시킴으로써 형성시킬 수 있다.
이상의 설명으로부터 알 수 있는 바와 같이, 광밸브기판 단결정 박막 반도체장치는 마지막 단계와 완전히 동일한 반도체공정에 의해 제조할 수 있다. 특히, 스위치소자는 실리콘 단결정 박막에 집적되며, 픽셀전극은 다결정 실리콘막으로 이루어지기 때문에, LSI제조기법을 바로 사용하여 소형화된 고정밀도의 스위치소자군과 픽셀전극군을 동시에 형성시킬 수 있다.
픽셀전극으로서 실리콘 다결정 박막이 사용되는 경우에, 그 두께를 거의 투명한 상태가 되도록 감소시킴으로써 투명한 형태의 광밸브장치를 제조할 수 있다. 한편, 픽셀전극의 저항은 인가되는 전압의 강하를 방지할 수 있을 정도로 최소화시켜야 한다. 이러한 요건을 만족시키기 위해 픽셀전극을 구성하는 실리콘 다결정막은 고농도의 불순물로 도핑된다. "분자층 도핑법(molecular layer doping)"이라고 하는 공정은 극히 얇은 실리콘 다결정 박막에 고농도의 불순물을 주입시키는데 효과적이다.
[제 37 실시예]
다음은 제 49a도 내지 제 49c도를 참조하여 분자층 도핑법을 상세히 설명하기로 한다. 제 49a도에 도시된 제 1단계에서는 제 48f도에 도시된 반도체장치가 준비된다. 제 49a도는 제 48f도의 일부, 즉 석영판(361), 필드산화막(364) 및 실리콘 다결정 박막으로 구성되는 픽셀전극(371)의 적층구조만을 도시한다. 이 픽셀전극(371)은 전술한 분자층 도핑법에 의해 처리된다. 이 분자층 도핑을 위해 먼저 픽셀전극(371)을 구성하는 실리콘 다결정 박막의 표면이 세정된다. 반도체장치는 1 × 10-4Pa이하의 주위 압력을 가진 진공챔버의 중심부에 설치된다. 기판온도는 예를 들면 850℃로 유지되며, 수소기체가 일정시간 동안 도입된다. 도입하고자 하는 수소기체의 양은 챔버내의 압력이 예를 들면 1.3×10-2Pa가 될 수 있도록 설정한다. 그 결과, 픽셀전극(371)의 표면을 덮는 천연산화막이 제거되어 화학적으로 활성인 실리콘 다결정 표면이 외부에 노출된다.
제 49b도에 도시된 그 다음단계에서는 불순물 예를 들면 붕소 흡착층(372)이 활성화 픽셀전극(371)의 표면에 형성된다. 구체적으로 픽셀전극 표면의 세정을 완료한 후, 수소기체의 도입을 중단하고 기판온도를 예를 들면 825℃로 설정한다. 이 설정온도에 도달하여 안정화된 후 픽셀전극(371)의 표면에는 일정시간 동안 디보레인(diborane) 또는 붕소를 함유하는 화학 기체가 공급된다. 디보레인의 공급량은 챔버의 내부압력이 1.3×10-2Pa가 되도록 설정된다. 그 결과, 디보레인 기체는 활성화 픽셀전극(371)의 표면에서 분해되어 상기 분해된 생성물 또는 붕소가 픽셀전극의 표면에 화학적으로 흡착된다. 그 결과, 붕소 흡착층(372)이 형성된다.
제 49c도에 도시된 마지막 단계에서는 확산 소오스로서 붕소 흡착층(372)을 사용하여 고상(固相) 확산을 수행함으로써 불순물 붕소가 픽셀전극(371)을 구성하는 다결정 실리콘 박막에 도입되도록 한다. 붕소 흡착층(372)을 형성시킨 후, 디보레인 기체의 도입을 중단하고 기판을 진공중에서 열처리한다. 그 결과, 확산 소오스로서 붕소 흡착층(372)을 사용하는 고상 확산과 동시에 불순물 붕소가 활성화된다. 픽셀전극(371)의 전기저항은 불순물의 확산도 및 활성화도에 따라 조절된다. 이 공정에서 소망의 불순물농도를 가진 실리콘 다결정 박막은 붕소의 흡착량과 온도 또는 시간주기와 같은 어닐링(annealing) 조건을 조절함으로써 형성시킬 수 있다.
전술한 실시예들에 있어서, 실리콘 다결정 박막을 P형 불순물로 도핑하는데 사용된 도핑 기체로는 디보레인 기체를 예로 들 수 있다. 도핑 기체는 이것에만 한정되는 것이 아니며 트리메틸 갈륨(trimethyl gallium) 또는 삼염화 붕소(boron trichloride)와 같은 Ⅲ족 원소의 화학기체로 효과적으로 대체할 수 있다. 또한, 실리콘 다결정 박막에 사용되는 N형 도핑 기체의 예로는 아신(arsine), 삼염화인(phosphor trichloride), 사염화 안티몬(antimony tetrachloride) 또는 포스핀(phosphine)을 들 수 있다. 분자층 도핑 기법을 이용하여 극히 얇은 실리콘 다결정 박막으로 이루어진 픽셀전극을 상당히 높은 농도의 불순물로 도핑시킴으로써 그것의 저항을 충분히 저하시킬 수 있다.
[제 38 실시예]
마지막으로, 제 50a도 내지 제 50d도를 참조하여 규화된 다결정 실리콘 박막으로 이루어진 픽셀전극의 제조방법을 설명하고자 한다. 픽셀전극의 재료로는 소위 "내화성 금속"과 실리콘의 화합물 또는 규화물(silicate)이 적합하며, 이들이 실리콘보다 투명도가 높기 때문이다. 또한 고온공정을 적용할 수 있기 때문에 규화물이 LSI제조기법에 적합하다. 제 50a도에 도시된 첫 번째 단계에서는, 다결정 실리콘 박막으로 이루어진 픽셀전극이 형성되어 있는 복합기판이 준비된다. 도시된 바와 같이, 이 복합기판은 석영판(361)상에 필드산화막(364)을 적층시킨 후 다결정 실리콘으로 이루어진 픽셀전극(371)을 적층시킴으로써 제조된다. 환언하면, 제 50a도에 도시된 구조는 제 48f도에 도시된 구조로부터 발췌한 일부분을 도시하는 것이다. 활성막 또는 천연산화막은 픽셀전극(371)의 표면으로부터 제거되는 것이 바람직하다.
제 50b도에 도시된 그 다음단계에서는 진공증착법 또는 스퍼터링법을 이용하여 다결정 실리콘으로 이루어진 픽셀전극(371)의 표면상에 내화성 금속막(373)을 침착시킨다. 내화성금속의 재료로는 크롬, 알루미늄, 몰리브덴, 티타늄 또는 텅스텐으로부터 선택할 수 있다.
제 50c도에 도시된 그 다음단계에서는, 기판전체를 고열처리하여 내화성 금속과 실리콘사이에 반응을 일으키도록 함으로써 그들의 규화물을 생성시킨다. 환언하면, 금속막(373)에 함유된 금속을 다결정 실리콘막내로 열적으로 확산시켜서 화학반응을 일으키도록 함으로써 다결정 실리콘을 규화물로 전환시킨다.
제 50d도에 도시된 마지막 단계에서는 스퍼터링 등에 의해 금속막(373)을 제거하여 규화물로 이루어진 픽셀전극(371)을 외부에 노출시킨다. 그 결과, 픽셀전극(371)의 투명도 및 전도율이 향상된다. 픽셀전극(371)을 구성하는 규화물이 내열성이 대단히 우수하기 때문에, 그 특성은 그후 복합기판을 반도체 공정으로 처리하더라도 변환되지 않는다.
전술한 바와 같이 이러한 실시예들에 의하면, 반도체소형화기술 또는 LSI 제조기술에 의해, 절연기판상에 형성된 고품질의 반도체 단결정 박막에 스위치소자군과 주변회로가 집적된다. 그 결과, 상당히 소형화된 고밀도 광밸브기판 반도체장치 집적회로 칩을 제공할 수 있는 효과를 얻을 수 있다. 또한, 픽셀전극군은 반도체 다결정 박막으로 이루어지기 때문에 반도체공정을 스위치소자군에 적용시킬 수 있어서 상당히 소형화 및 미세화된 픽셀을 형성할 수 있는 효과를 얻을 수 있다. 스위치소자군은 반도체 단결정 박막으로 이루어지는 반면 픽셀전극군은 반도체 다결정 박막으로 이루어지기 때문에, 마지막 단계까지 계속해서 반도체공정을 적용시킬 수 있어서, 생산율을 상당히 향상시킬 수 있는 효과를 얻을 수 있다. 또한, 픽셀전극을 구성하는 반도체 다결정 박막은 접착 특성이 탁월하여 소자분리를 위한 필드산화막에 침착될 수 있다. 따라서, 소자들이 소형화됨에 따라 기판 표면이 심하게 거칠어지더라도 단차에 의한 절단과 같은 배선 결함이 전혀 발생하지 않는 또 다른 효과가 얻어진다.
[제 39 실시예]
제 51도는 본 발명에 의한 광밸브기판 단결정 박막 반도체장치의 일부를 도시하고 그 광밸브장치의 조립상태를 도시하는 개략단면도이다. 편의상, 한 픽셀부를 발췌하여 도시하였다. 도시된 바와 같이, 반도체장치는 전기절연기판(381)의 기판표면상에 배열된 반도체 단결정 박막(382)으로 구성되는 2층 구조를 가진 복합기판을 사용한다. 기판(381)은 예를 들면 석영으로 이루어지며, 반도체 단결정 박막(382)은 예를 들면 실리콘 단결정으로 이루어진다. 반도체 단결정 박막(382)은 필드산화막(383)으로 부분적으로 변화되도록 선택적으로 열에 의해 산화된다. 반도체 단결정 박막(382)중 선택적으로 열에 의해 산화되지 않고 남아 있는 부분은 소자영역(384)을 형성한다. 필드산화막(383)위에는 개별 픽셀들을 구획하기 위한 픽셀전극(385)이 배열된다. 이 픽셀전극은 예를 들면 실리콘 다결정 박막을 소정의 형상으로 패턴화함으로써 얻어진다. 한편, 소자영역(384)에는 스위치소자(384a)가 집적된다.
이러한 스위치소자(384a)는 대응하는 픽셀전극(385)을 선택적으로 활성화 하도록 구성되며 예를 들면 실리콘 단결정 박막 절연게이트 전계효과형 트랜지스터로 이루어진다. 구체적으로, 각 트랜지스터 스위치소자(384a)는 반도체 단결정 박막(382)의 표면부 공간에 형성된 한 쌍의 소오스영역(386) 및 드레인영역(387)과, 게이트절연막(388a)을 통해 적층되어 소정의 형상을 가진 게이트전극(388)으로 구성된다. 드레인영역(387)은 픽셀전극(385)에 전기적으로 접속되며, 소오스영역(386)은 층간절연막(389)에 형성된 접촉구멍을 통해 금속배선(390)과 접속된다. 금속배선(390)은 트랜지스터 스위치소자(384a)를 덮도록 연장되어 차광막으로서도 작용한다.
픽셀전극(385)은 스위치소자(384a)를 통해 선택적으로 공급되는 전하를 저장하기 위한 캐패시턴스 소자(391)와 접속된다. 이 캐패시턴스 소자(391)는 유전막(392)을 통해 픽셀전극(385)아래에 적층된 전극(393)을 구비한다. 이 유전막(392)은 예를 들면 실리콘 다결정 박막을 열에 의해 산화시킴으로써 얻어진다. 열적 산화막은 유전막(392)으로서 가장 적합한 것이며, 이것은 절연특성이 탁월하고 밀도가 조밀하여 극히 얇게 만들 수 있기 때문이다. 본 실시예에서 캐패시턴스 소자(391)는 한 쌍의 픽셀전극(385) 및 전극(393)과, 두 전극사이에 협지된 유전막(392)으로 구성되는 캐패시터이다. 전극(393)은 ITO와 같은 투명전극물질로 이루어진다. 픽셀전극(385)의 아래에 적층된 유전막(392)은 투명한 열적 산화막으로 이루어지며, 전극(393)은 투명 물질로 이루어지기 때문에, 캐패시턴스 소자(391)의 존재로 인해 픽셀전극(385)에 대한 광학적 장애가 전혀 발생하지 않는다. 또한, 픽셀전극(385)을 구성하는 실리콘 다결정막이 얇아서 픽셀전극(385) 자체가 투명한 경우, 픽셀전극(385)에 중첩되어 필드산화막(383)과 석영기판(381)도 투명하기 때문에 픽셀 자체는 그 전체가 투명해진다. 그 결과, 픽셀은 투명 광밸브로서 작용할 수 있다.
스위치소자(384a), 픽셀전극(385) 및 캐패시턴스 소자(391)가 형성되어 있는 기판표면은 평탄한 패시베이션막(394)으로 피복된다. 이러한 구조를 가진 반도체장치가 액정 광밸브로서 사용되는 경우에는 평탄한 패시베이션막(394) 위에 액정 정렬층(395)이 형성된다. 이 구조는 본 실시예에서 예시되는 것이며, 여기에서는 대향기판(396)이 소정 간격을 두고 반도체장치 위에 배열된다. 이 대향기판(396)은 유리 캐리어(397), 유리 캐리어(397)의 내부에 형성된 공통전극(398) 및, 공통전극의 표면을 덮는 액정 정렬층(399)으로 구성된다. 상기 간격에는 액정층(400)이 채워진다.
전술한 바와 같이, 본 반도체장치는 복합기판을 사용하여, 여기에서 기판(381)은 그 표면에 반도체 단결정 박막(382)이 형성된다. 이 반도체 단결정 박막(382)은 기판 표면에 고품질의 실리콘 단결정 웨이퍼를 열압착 결합시킨 후에 그것을 연마 처리하고 박막화하여 형성시키는 것이 바람직하다. 이렇게 얻어진 실리콘 단결정 박막(382)은 실리콘 단결정 웨이퍼의 고품질을 그대로 유지하기 때문에 LSI제조기술을 직접 적용하여 절연게이트 전계효과형 트랜지스터와 같은 스위치소자를 소형화할 수 있다.
또한, 실리콘 단결정 박막에 형성된 절연게이트형 전계효과 트랜지스터는 종래 기술에 따라 아몰퍼스 실리콘 박막 또는 다결정 실리콘 박막에 형성되는 트랜지스터보다 높은 암전류(dark current)를 갖는다. 그러나, 본 발명에 의하면 픽셀전극(385)이 캐패시턴스 소자(391)와 접속되어 암전류로 인한 전하손실을 충분히 보상할 수 있는 전하량을 저장할 수 있다.
[제 40 실시예]
제 52도는 본 발명에 의한 광밸브기판 단결정 박막 반도체장치의 다른 실시예의 일부를 도시하는 개략 단면도이다. 제 51도에 도시된 실시예와 동일한 요소들에 대해서는 동일 부호로 표시하고 그들의 설명은 생략하기로 한다. 선행 실시예들과 다른 것은 캐패시턴스 소자의 구조에 있다. 구체적으로 설명하면, 본 실시예에서 캐패시턴스 소자(401)는 주사전극 버스 또는 게이트선(403), 투명픽셀전극(385)의 연장부(385a) 및, 상기 두 요소사이에 협지된 유전막(402)으로 구성된다. 게이트선(403)은 게이트전극(388)과 전기적으로 접속되며 각 스위치소자(384a)를 선택하는 주사신호를 공급한다. 이 게이트선(403)은 게이트전극(388)에서와 동일한 박막과 같은 다결정 실리콘 박막을 소정 형상으로 패턴화시킴으로써 얻어진다. 게이트선(403)은 통상적으로 필드산화막(383) 위에 배열된다. 한편, 게이트선(403)을 피복하는 유전막(402)은 실리콘 다결정 박막을 열에 의해 산화 시킴으로써 얻어진다. 그 결과, 유전막(402)은 절연 특성이 탁월하고 밀도가 조밀하여 큰 정전용량을 제공할 수 있을 정도로 극히 얇게 만들 수 있다. 픽셀전극(385)의 연장부(385a)도 투명전극 물질로 이루어진다. 전술한 실시예와는 달리, 본 실시예에 의하면 특수 전극이 필요없기 때문에 구조가 보다 더 간략화되어 제조방법이 효율적이다.
[제41 실시예]
제 53도는 제 52도의 한 픽셀부를 도시하는 정면도이다. 또한 제 52도에 도시된 구조의 좌측부는 제 53도의 A-A선을 따라 절취한 단면구조에 대응하며, 제 52도에 도시된 구조의 우측부는 제 53도의 B-B선을 따라 절취한 단면구조에 대응한다. 제 53도에 도시된 바와 같이, 스위치소자(384a)의 게이트전극(388)은 주사전극 버스 또는 게이트선(403)의 일부로부터 연장되고 그것의 드레인영역(387)이 접촉구멍을 통해 픽셀전극(385)과 전기적으로 접속되는 한편 그것의 소오스영역(386)이 접촉구멍을 통해 신호전극 버스 또는 금속패턴(390)과 전기적으로 접속된다. 도시하지는 않았지만, 신호전극 버스(390)는 스위치소자(384a)를 덮도록 부분적으로 연장된다. 이 연장부는 제 52도에 도시된 구조의 좌측부에 명확히 표시되어 있다.
픽셀전극(385)의 연장부(385a)는 주사전극 버스 또는 게이트선(403)의 표면을 덮도록 형성된다. 제 53도로부터 알 수 있는 바와 같이, 연장부(385a)는 캐패시터와 그 하부에 배열된 주사전극버스(403)로 구성되어 스위치소자(404a)를 통해 픽셀전극(385)에 선택적으로 공급되는 전하량을 임시로 저장할 수 있다.
[제 42 실시예]
다음은, 제 54a도 내지 제 54g도를 참조하여, 제 51도에 도시된 광밸브기판 단결정 박막 반도체장치의 제조방법을 상세히 설명한다. 제 54a도에 도시된 첫 번째 단계에서는 석영기판(411) 및 실리콘 단결정 기판(412)이 준비된다. 사용하기에 바람직한 실리콘 단결정 기판(412)의 예로는 LSI제조에 사용되며 <100>0.0± 1.0 범위내의 균일한 결정방위각과 500/㎠ 이하의 단결정 격자결함밀도를 갖는 고품질의 실리콘 웨이퍼를 들 수 있다. 이렇게 준비된 석영기판(411)과 실리콘 단결정 기판(412)은 먼저 그들의 각 표면과 배면이 정교하게 평탄화되고 손질된다. 이어서 두 기판은 평탄하게 손질된 두 면을 중첩시킨 후 가열함으로써 열압착 결합된다. 이 열압착 결합결과, 두 기판(411, 412)은 서로 단단하게 결합된다.
제 54b도에 도시된 그 다음단계에서는, 실리콘 단결정 기판(412)의 표면이 연마 처리된다. 그 결과, 석영기판(411)의 표면에는 소정 두께로 연마 처리된 실리콘 단결정 박막(413)이 형성된다. 또한, 연마 처리의 대신에 습식 또는 건식 에칭 처리를 수행하여 실리콘 단결정 기판(412)을 얇게 만들 수 있다. 이렇게 형성된 실리콘 단결정 박막(413)은 실리콘 웨이퍼(412)의 품질을 거의 그대로 보유하기 때문에 결정방위각의 균일성과 격자결함밀도가 상당히 탁월한 반도체기판 재료가 제조된다. 그 결과, LSI제조기술을 직접 적용하여 미크론 또는 서브-미크론 단위의 상당히 소형화된 스위치소자 등을 높은 생산수율로 제조할 수 있다.
제 54c도에 도시된 그 다음단계에서는 실리콘 단결정 박막(413)이 선택적으로 열에 의해 산화된다. 이 선택적인 열적 산화는 실리콘 단결정 박막(413)의 두께 전체에서 수행되어 광학적으로 투명한 필드산화막(414)이 형성된다. 실리콘 단결정 박막(413)중 필드산화막(414)에 의해 둘러싸인 부분은 그대로 남아서 소자영역(415)을 구획한다.
제 54d도에 도시된 그 다음단계에서는 소자영역에 존재하는 실리콘 단결정 박막(413)의 표면부가 열에 의해 산화되어 게이트절연막(416)이 형성된다. 이 게이트절연막(416)은 두께가 극히 작다. 실리콘 다결정 박막이 화학증착법 등에 의해 게이트절연막(416)에 침착된 후, 실리콘 다결정 박막은 사진식각법 및 이방성 에칭법에 의해 패턴화되어 소정의 형상을 가진 게이트전극(417)이 형성된다.
제 54e도에 도시된 단계에서는 실리콘 단결정 박막(413)의 표면부가 불순물에 의해 도핑되어 불순물 확산영역으로 이루어지는 소오스영역(418)과 드레인영역(419)이 형성된다. 이 불순물 도핑공정은 예를 들면 마스크로서 게이트전극(417)을 사용하여 게이트절연막(416)을 통해 비소 불순물을 이온주입시킴으로써 완료된다. 그 결과, 한 쌍의 소오스영역(416)와 드레인영역(419)사이, 그리고 게이트전극(417) 아래에 트랜지스터 채널형성영역이 형성되어 실리콘 단결정 박막 절연게이트 전계효과 트랜지스터가 형성된다. 이 트랜지스터가 LSI제조기법에 의해 실리콘 단결정 박막으로 형성되기 때문에, 미크론 또는 서브-미크론 단위의 작은 크기를 가지며 고속 응답성이 탁월하다.
제 54f도에 도시된 그 다음단계에서는 필드산화막(414) 위에 픽셀전극(420)이 형성된다. 이 픽셀전극(420)은 예를 들면 소자영역(415)을 마스크로 은폐한 후, 화학증착법에 의해 기판표면 위에 실리콘 다결정 박막을 침착시키고 실리콘 다결정 박막을 소정의 형상으로 패턴화시킴으로써 얻어진다. 다결정 실리콘은 본래 광학적으로 불투명하나 극히 얇게 만들어진다면 입사광에 대해 거의 투명해질 수 있다. 또한, 픽셀전극(420)을 형성하고자 하는 경우, 게이트절연막(416)에 접촉구멍을 미리 형성시키고, 그것을 통해 스위치소자의 드레인영역(419)과 픽셀전극 사이의 전기전도를 유지시킨다.
이어서, 픽셀전극(420)위에 유전막(421)이 형성된다. 유전막(421)은 예를 들면 다결정 실리콘 박막으로 이루어진 픽셀전극(420)의 표면을 열에 의해 산화시킴으로써 얻어진다. 열적 산화실리콘막은 절연특성이 탁월하고 밀도가 상당히 조밀하여 얇게 만들 수 있기 때문에 우수한 유전물질이다.
소자영역을 덮고 있는 마스크를 제거한 후, 층간절연막을 침착시키고 그위에 금속패턴(422)을 형성한다. 이때, 층간절연막과 게이트절연막에 접촉구멍이 형성되고, 그것을 통해 트랜지스터 스위치소자의 소오스영역(418)과 금속패턴(422)사이의 전기전도가 유지된다.
제 54g도에 도시된 마지막 단계에서는 유전막(421) 위에 전극(423)이 적층된다. 이 전극(423)은 ITO와 같은 투명전극물질로 이루어진다. ITO막을 피복한 후, 사진식각법 및 에칭법에 의해 패턴화 처리를 수행하여 소정의 형상을 가진 전극(423)을 형성시킬 수 있다. 그 결과, 픽셀전극(420), 전극(423) 및 상기 두 요소사이에 협지된 유전막(421)으로 이루어진 캐패시턴스 소자가 형성된다. 본 실시예에서 전극(423), 유전막(421) 및 픽셀전극(420)은 모두 투명하기 때문에 투명 광밸브장치를 구성할 수 있다. 전극(423)을 형성시킨 후, 기판은 그 표면 전체가 패시베이션막(424)으로 피복된다. 이 패시베이션막(424)은 그 표면이 평면화된다.
전술한 바와 같이, 본 발명에 의하면, 캐패시턴스 소자가 픽셀전극과 접속된다. 그 결과, 절연게이트형 전계효과 트랜지스터와 같은 반도체 단결정 박막에 형성된 스위치소자가 비교적 높은 암전류를 가짐에도 불구하고 픽셀전극에 선택적으로 공급되는 유효전하를 유지할 수 있어서 안정한 광밸브 동작 특성을 얻을 수 있는 효과가 얻어진다. 또한, 픽셀전극은 반도체 다결정 박막으로 이루어지고, 박막의 표면을 선택적으로 열에 의해 산화시켜서 얻은 조밀한 막은 캐패시턴스 소자의 유전막으로서 사용된다. 따라서, 브레이크다운 전압이 탁월하고 비교적 높은 용량을 가진 캐패시터를 제공할 수 있는 효과가 얻어진다.
[제43 실시예]
제 55도는 광밸브기판 단결정 박막 반도체장치의 일실시예의 일부를 도시하는 개략 단면도로서 한 픽셀에 대응하는 발췌부를 도시한다. 도시된 바와 같이, 이 반도체장치는 전기절연기판(431)을 사용한다. 이 기판은 투명 석영 등으로 이루어진다. 이 기판(431)의 표면에는 반도체 단결정 박막(432)이 배열된다. 이 반도체 단결정 박막(432)은 예를 들면 단결정 실리콘으로 이루어지며 그 두께는 약 0.1㎛로 설정된다. 반도체 단결정 박막(432)은 그 두께를 감소시킴으로써 입사광에 대해 거의 투명하게 만들 수 있다. 반도체 단결정 박막(432)은 픽셀전극(433)을 구성하도록 소정 형상으로 패턴화된 특정부를 갖는다. 픽셀전극(433)에 인접한 반도체 단결정 박막(432)의 부분에는 스위치소자(434)가 형성된다. 이 스위치소자(434)는 집적된 단결정 박막소자로 이루어지며, 이들 각각은 반도체 단결정 박막(432)을 통해 대응하는 픽셀전극(433)을 직접 선택적으로 활성화하도록 접속된다. 스위치소자(434) 또는 단결정 박막소자는 예를 들면 게이트전극(435)과 한 쌍의 불순물 확산영역, 즉 소오스영역(436) 및 드레인영역(437)으로 구성되는 절연게이트 전계효과형 트랜지스터로 구성된다. 불순물 확산영역중 하나, 즉 드레인영역(437)은 대응하는 픽셀전극(433)에 접속된다. 환언하면, 드레인영역(437)과 픽셀전극(433)은 공통 반도체 단결정 박막(432)에 형성되어 있는 불순물 확산영역으로 이루어진다. 이 반도체 단결정 박막(432)은 기판(431)의 표면에 접착되어 있는 고품질의 연마 처리된 실리콘 단결정 박막으로 이루어진다. 케이트전극(435)은 게이트절연막(438)을 통해 박막 트랜지스터 스위치소자(434)의 채널형성영역 위에 배열된다. 이 채널형성영역은 한 쌍의 소오스영역(436)과 드레인영역(437)사이에 협지된다. 금속 알루미늄으로 이루어진 배선패턴(440)은 절연막을 통해 스위치소자(434)위에 형성된다. 배선패턴(440)은 절연막(439)에 형성된 접촉구멍을 통해 스위치소자(434)의 소오스영역(436)에 전기적으로 접속된다. 배선패턴(440)은 또한 화상신호를 스위치소자(444)에 인가하도록 도시되지 않은 신호선에 접속된다. 이 화상신호는 전도상태에서 채널형성영역 및 드레인영역(437)을 통해 픽셀전극(433)에 선택적으로 공급된다. 상기 배선패턴(440)의 표면상에는 패시베이션막(441)이 형성된다. 이 패시베이션막(441)은 픽셀전극(433)이 형성된 부분을 제외한 기판(431)의 전체 표면을 덮어서 외부 스트레스(stress)로부터 스위치소자(434)를 보호한다. 마지막으로, 기판 표면은 그 전체가 정렬막(442)으로 덮혀진다. 이 정렬막(442)은 본 광밸브기판 단결정 박막 반도체장치를 액정패널로서 조립하고자 하는 경우에 필요하다.
제 55도는 전술한 광밸브기판 단결정 박막 반도체장치를 사용하여 제조한 액정패널을 도시한다. 도시된 바와 같이, 기판(431)으로부터 소정 간격을 두고 대향기판(443)이 배열된다. 대향기판(443)은 유리캐리어(444), 유리캐리어(444)의 내측에 형성된 공통전극(445) 및, 공통전극(445)을 덮는 정렬막(446)으로 구성되는 적층 구조를 갖는다. 복합기판(431)과 대향기판(443)사이의 소정 간격에는 액정층(447)이 채워진다. 이 액정층(447)은 한 쌍의 정렬막(442,446)에 의해 수직으로 협지되어 소정의 액정분자 어레이구조를 갖는다. 액정층(447)의 액정분자 어레이상태는 소정 전압이 공급될 때 공통전극(445)과 픽셀전극(433)사이에 선택적으로 공급되는 하전량에 따라 변화된다. 이러한 변화에 따라 입사광의 투명도가 조절되어 각 픽셀에 대한 광밸브 기능이 이루어진다.
[제 44 실시예]
제 56도는 제 55도에 도시된 광밸브기판 단결정 박막 반도체장치의 변형예를 도시하는 개략단면도이다. 제 55도에 도시된 요소와 동일한 부분은 동일부호로 표시하고, 그들의 설명은 생략하기로 한다. 제 55도에 도시된 실시예와 다른 것은 반도체 단결정 박막(432)중 픽셀전극(433a)을 형성하는 부분의 두께가 반도체 단결정 박막(432)중 대응하는 박막 스위치소자(434)가 집적된 부분의 두께보다 작다는 것이다. 구체적으로, 반도체 단결정 박막(432)은 그 두께가 부분적으로 감소된 픽셀전극(433a)을 형성하도록 소정의 패턴에 따라 선택적으로 에칭된다. 이에 따라, 픽셀전극(433a)의 투명도는 상당히 개량될 수 있으며, 스위치소자(434)를 형성시키고자 하는 반도체 단결정 박막(432)의 두께를 미리 매우 얇게 만들 필요가 없기 때문에 스위치소자(434)의 형성단계를 간략화할 수 있다.
[제 45 실시예]
제 57도는 본 발명에 의한 광밸브기판 단결정 박막 반도체장치의 다른 변형예를 도시하는 개략 단면도이다. 제 55도에 도시된 요소와 동일한 부분은 동일 부호로 표시하고, 그들의 설명은 생략하기로 한다. 제 55도에 도시된 실시예와 다른 것은 반도체 단결정 박막(432)중 픽셀전극(433b)을 형성하는 부분의 두께가 반도체 단결정 박막(432)중 대응하는 박막 스위치소자(434)가 집적된 부분의 두께보다 작다는 것이다. 그러나, 제 56도에 도시된 변형예와는 달리 반도체 단결정 박막(432)이 광학적으로 투명한 산화막(433c)으로 변환되도록 소정 패턴을 따라 열에 의해 산화된다. 그 결과, 픽셀전극(433b)의 영역내에서 반도체 단결정 박막(432)은 투명도가 거의 100%가 될 정도로 그 두께가 감소된다. 기판(431)의 표면은 평탄하기 때문에 제 56도에 도시된 변형예와는 달리 층 정렬 처리와 같은 후속 단계가 용이하다는 이점을 얻을 수 있다.
[제 46 실시예]
제 58도는 본 발명에 의한 광밸브기판 단결정 박막 반도체장치의 또 다른 변형예를 도시하는 개략 단면도이다. 제 55도에 도시된 요소와 동일한 부분은 동일부호로 표시하고 그들의 설명은 생략하기로 한다. 본 실시예에서도 역시 반도체 단결정 박막(432)중 픽셀전극(433d)을 구성하는 부분의 두께가 반도체 단결정 박막(432)중 대응하는 박막 스위치소자(434)가 집적된 부분의 두께보다 작다. 그러나, 제 56도에 도시된 실시예와는 달리 본 실시예의 픽셀 영역을 구획하는 기판(431)의 표면부에 미리 사다리형 계단(433e)이 형성된다. 이 단계식 표면은 평탄한 반도체 단결정 박막(432)으로 피복된다. 그 결과, 반도체 단결정 박막(432)의 두께가 계단부(433e)의 높이에 대응할 정도로 감소된다. 이 계단부의 높이를 적당히 설정함으로써 픽셀전극(433d)의 투명도가 거의 100%까지 증가될 수 있다.
[제 47 실시예]
다음은, 제 59a도 내지 제 59f도를 참조하여 제 55도에 도시된 광밸브기판 단결정 박막 반도체장치의 제조방법을 상세히 설명하고자 한다. 제 59a도에 도시된 첫 번째 단계에서는 석영기판(361) 및 실리콘 단결정 기판(362)이 제조된다. 실리콘 단결정 기판(362)은 LSI제조에 사용된 고품질의 실리콘 웨이퍼로 이루어진 것이 바람직하며 <100>0.0± 1.0 범위내의 균일한 결정방위각과 500/㎠의 단결정 격자결함밀도를 갖는다. 이렇게 제조된 석영기판(361)과 실리콘 단결정 기판(362)은 우선 그들의 각 표면 및 배면이 정교하게 평탄화 및 연마처리된다. 이어서, 평탄화 및 연마 처리된 두 면을 중첩시킨 후에 가열함으로써 상기 두 기판이 열압착 결합된다. 이 열압착 결합처리 결과, 두 기판(361,362)은 서로 단단히 결합된다.
제 59b도에 도시된 그 다음단계에서는 실리콘 단결정 기판(362)의 표면이 연마 처리된다. 그 결과, 석영기판(361)의 표면에는 소정두께로 연마 처리된 실리콘 단결정 박막(363)이 형성된다. 또한, 실리콘웨이퍼(362)는 연마 처리의 대신에 에칭처리를 수행하여 얇게 만들 수 있다. 이렇게 해서 얻어진 실리콘 단결정 박막(363)은 광학적으로 투명할 정도로 얇고 실리콘 웨이퍼(362)의 품질이 거의 그대로 유지되기 때문에, 결정방위각의 균일성과 격자결함밀도가 상당히 우수한 반도체장치 재료를 얻을 수 있다.
제 59c에 도시된 그 다음단계에서는 실리콘 단결정 박막(363)이 소정형상을 따라 패턴화되어 픽셀전극(364)이 형성된다. 이와 동시에, 소자영역(365)이 픽셀전극(364)과 접촉상태로 형성된다. 이 픽셀전극(364) 및 소자영역(365)은 실리콘 단결정 박막(363)으로 이루어진다. 이어서, 소정 형상으로 패턴화된 실리콘 단결정 박막(363)의 표면은 열에 의해 산화되어 산화실리콘막(366)을 형성한다. 소자영역(365)내에서 소정의 형상을 가진 게이트전극(367)은 산화실리콘막(366)을 통해 침착된다.
제 59d도에 도시된 그 다음단계에서는, 게이트전극(367)이 산화실리콘막(366)을 통해 불순물의 이온주입을 수행하기 위한 마스크로서 사용된다. 그 결과, 실리콘 단결정 박막(363)은 선택적으로 불순물에 의해 도핑되어 게이트전극(367)의 양 측면에 소오스영역(368)과 드레인영역(369)이 형성된다. 이와 동시에, 드레인영역(369)과 접촉하는 픽셀전극(364)도 불순물로 도핑된다. 그 결과, 픽셀전극(364)의 전도도가 실용화 가능한 수준까지 저하된다. 전술한 단계들에 의해, 소자영역(365)에는 단결정 박막 절연게이트 전계효과형 트랜지스터가 형성되며, 그것의 드레인영역(369)은 픽셀전극(364)에 직접 전기적으로 접속되어있다. 이에 따라, 픽셀전극(364)도 종래 기술과는 달리 완전한 반도체공정에 의해 처리할 수 있다. 또한, 스위치소자와 픽셀전극이 동시에 형성되기 때문에, 이들은 종래 기술과는 달리 스위치소자가 형성될 때 일어날 수 있는 기판표면의 거칠기에 의해 불리한 영향을 받지 않는다.
제 59e도에 도시된 그 다음단계에서는 스위치소자가 층간절연막(370)으로 피복된다. 이 층간절연막(370)에는 소오스영역(368)과 연통하는 접촉구멍이 형성되며 알루미늄 패턴(371)이 침착된다. 그 결과, 스위치소자가 외부에 대하여 전도성이 될 수 있다.
제 59f도에 도시된 마지막 단계에서는 스위치소자가 패시베이션막(372)으로 피복된다. 또한, 이렇게 제조된 광밸브기판 단결정 박막 반도체장치가 액정 패널을 조립하는데 사용되는 경우에는 기판표면이 정렬층(373)으로 피복된다.
전술한 바와 같이, 본 발명에 의하면, 픽셀전극군과 스위치소자군은 LSI제조기술에 의해 절연기판상에 형성된 고품질의 반도체 단결정 박막에 집적된다. 그 결과, 상당히 높은 픽셀 밀도와 스위치 소자 집적밀도를 가진 광밸브기판 단결정 박막 반도체장치를 제조할 수 있는 효과가 얻어진다. 스위치소자 뿐만 아니라 픽셀전극도 반도체 단결정 박막에 형성되기 때문에, 스위치소자와 대응 픽셀전극사이에 전기전도가 자동적으로 이루어져서 구조가 간략화되는 또 다른 효과도 얻어진다. 또한, 종래 기술과는 달리 마지막 단계까지 반도체공정이 일관성있게 수행될 수 있기 때문에, 품질이 높고 결함이 적은 광밸브기판 단결정 박막 반도체장치를 제공할 수 있는 또 다른 효과가 얻어진다.
[제 48 실시예]
제 60도는 본 발명에 의한 광밸브기판 단결정 박막 반도체장치의 일반적인 실시예의 일부를 도시하는 개략 단면도이다. 도시된 바와 같이, 이 장치는 전기절연 투명 캐리어층(381)과 이 투명 캐리어층(381) 위에 적층된 반도체 단결정 박막(382)으로 구성되는 적어도 2상(two phase)의 구조를 가진 복합기판을 사용한다. 이 2상 구조는 접착에 의해 형성되기 때문에, 단결정 박막(382)의 결정 특성을 LSI에 사용된 기판의 특성과 동일하게 만들 수 있다. 투명 캐리어층(381)은 예를 들면 석영으로 이루어지며, 반도체 단결정 박막(382)은 예를 들면 단결정 실리콘으로 이루어진다. 도시된 바와 같이, 복합기판은 우측 절반부의 광학적 투명영역과 좌측 절반부의 광학적 불투명영역으로 나누어진다. 광학적 투명영역에는 매트릭스 형상의 픽셀전극군과 스위치소자군이 형성되나, 편의상 제 60도에는 하나의 투명픽셀전극(383)과 대응하는 하나의 스위치소자(384)만을 도시한다. 각 스위치소자(384)는 일반적으로 반도체 단결정 박막(382)의 표면부에 형성된 한쌍의 소오스영역(S) 및 드레인영역(D)과, 게이트절연막(385)을 매개로 적층된 게이트전극(G)으로 이루어지는 절연게이트 전계효과 트랜지스터로 구성된다. 투명 화소전극(383)은 게이트절연막(385)상에 형성된 접촉구멍을 통해 소오스영역(S)과 전기적으로 접속된다. 한편, 광학적 불투명영역에서는 복수의 회로소자로 이루어지는 구동회로 등을 포함하는 주변회로가 형성된다. 제 60도에는 간단히 하나의 회로소자(386)만을 도시한다. 또한 이 회로소자(386)는 절연게이트형 전계효과 트랜지스터로 이루어지기도 한다.
광학투명영역에는 투명분리영역(387)이 형성되어 각 스위치소자(384)들을 전기적으로 분리시킨다. 제 60도에 도시된 실시예에서, 투명분리영역(387)은 그 전체 두께가 반도체 단결정 박막(382)의 두께 전체를 열에 의해 선택적으로 산화 시켜서 얻은 필드산화막으로 이루어진다. 일반적으로 말해서, 실리콘 단결정층의 두께는 열에 의해 완전히 이산화 실리콘층으로 산화되면 대략 2배가 된다. 이산화 실리콘층으로 이루어진 필드산화막은 광학적으로 투명하다. 투명픽셀전극(383)이 상기 투명분리영역(387)상에 중첩되기 때문에, 광학적 투명영역에서의 투명픽셀전극(383)을 통해 입사광이 완전히 투과되어 우수한 광밸브 기능을 실현할 수 있다. 반도체 단결정 박막(382)이 그 두께전체가 열에 의해 산화되면, 새의 부리형 상부가 커져서 스위치소자(384)를 형성하는 소자영역의 유효면적이 작아진다. 그러나, 이러한 사실에도 불구하고, 회로소자(386)보다는 스위치소자(384)에 대한 보다 엄격한 집적밀도 또는 크기 정밀도가 요구되기 때문에 아무런 문제도 발생하지 않는다. 한편, 광학투명영역에서는 각 회로소자(386)가 대향기판(389)과, 반도체기판장치와 상기 대향기판 사이의 간격에 채워지는 액정으로 이루어진 전광물질층으로 구성된다. 전술한 바와 같이, 반도체기판 장치의 표면에는 픽셀을 구획하는 픽셀전극(383)의 매트릭스군과, 소정 신호에 따라 각 픽셀전극(383)을 선택적으로 활성화하는 스위치소자(384)군이 형성된다.
[제 49 실시예]
다음은 본 발명의 실시예를 그들의 제조방법 및 구조와 관련하여 상세히 설명하고자 한다. 먼저, 제 60도의 실시예를 제 61a도 내지 제 61g도를 참조하여 상세히 설명한다. 본 실시예는 제 60도에 도시한 광밸브 반도체 기판장치의 제조방법의 일례를 도시한다. 제 61a도에 도시된 첫 번째 단계에서는, 석영기판(391)과 실리콘 단결정 기판(392)이 제조된다. 이렇게 제조된 석영기판(391)과 실리콘 단결정 기판(392)은 그 각 표면과 배면이 정교하게 평탄화 처리된다. 이어서, 두 기판은 평탄하게 처리된 두 면을 중첩시킨후 가열함으로써 열압착 결합한다. 이 열압착 결합에 의해 두 기판(391,392)은 서로 단단히 결함된다.
제 61b도에 도시된 단계에서는 실리콘 단결정반도체기판(392)의 표면이 연마 처리된다. 그 결과, 석영기판(391)의 표면에는 소정두께로 연마 처리된 실리콘 단결정 박막(383)이 형성된다. 이에 따라 석영기판으로 이루어진 캐리어층(391)과 실리콘 단결정 박막(383)으로 구성되는 2상 구조를 가진 복합기판이 얻어진다.
제 61c도에 도시된 그 다음단계에서는 실리콘 단결정 박막(393)의 표면부만 열에 의해 산화되어 얇은 필드산화막(394)이 형성된다. 제 61c도에서, 우측 절반부는 광학적 투명영역을 나타내며, 좌측 절반부는 광학적 불투명영역을 나타낸다. 상기 얇은 필드산화막(394)은 광학적 불투명영역에만 형성되어 회로소자영역(395)을 구획한다. 상기 얇은 필드산화막(384)의 아래에는 실리콘 단결정 박막(393)의 일부가 위치하여 완전 불투명한 분리영역을 형성한다.
제 61d도에 도시된 단계에서는 투명영역에서의 실리콘 단결정 박막(393)의 전체 표면이 선택적으로 열에 의해 산화되어 두꺼운 필드산화막(396)을 형성한다. 이 두꺼운 필드산화막은 실리콘 단결정 박막(393)의 전체 두께를 이산화실리콘으로 변화함으로써 형성한다. 그 결과, 상기 두꺼운 필드산화막(396)은 거의 투명하여 투명 분리영역을 형성한다. 상기 두꺼운 필드산화막(396)에 의해 둘러싸인 부분에는 스위치소자영역(397)이 형성된다. 전술한 실시예에서는 상기 얇은 필드산화막(394)이 먼저 형성되고, 상기 두꺼운 필드산화막(396)이 나중에 형성된다. 그러나, 이러한 사실에도 불구하고, 본 발명의 제조방법은 여기에 국한되는 것이 아니며 두 종류의 필드산화막의 형성순서는 바뀌어도 된다.
제 61e도에 도시된 단계에서는 소자영역(395,397)의 표면 각각에는 게이트산화막(398,399)이 동시에 형성된다. 또한, 이러한 게이트산화막 위에는 패턴화된 게이트전극(G)이 각각 형성된다. 또한, 이러한 게이트산화막(398,399)은 열적 산화에 의해 형성된다. 한편, 게이트전극은 다결정 실리콘막을 화학증착법에 의해 침착시킴으로써 형성된다. 구체적으로, 상기 침착된 다결정 실리콘막은 소정 형성으로 패턴화된 레지스트를 사용하여 선택적으로 에칭시킴으로써 게이트산화막(398,399) 위에 다결정 실리콘막으로 이루어진 게이트전극(G)이 형성된다.
제 61f도에 도시된 그 다음단계에서는 게이트전극(G)을 마스크로 사용하여 실리콘 단결정 박막(393)에 드레인영역(D)과 소오스영역(S)이 형성되도록 게이트산화막(398)(399)을 통해 비소와 같은 불순물 이온을 주입한다. 그 결과, 각 소자영역(395)(397)에는 불순물이 도핑되지 않은 트랜지스터 채널영역이 게이트전극(G)의 아래에 그리고 드레인영역(D)과 소오스영역(S) 사이에 형성된다. 그 결과, 광학적 불투명영역에서 회로소자영역(395)에는 회로소자를 구성하는 절연 게이트형 전계효과 트랜지스터가 형성된다. 광학적 투명영역에서 스위치소자영역(397)에는 스위치소자를 형성하는 절연게이트형 전계효과 트랜지스터가 형성된다.
제 61g도에 도시된 그 다음단계에서는 스위치소자를 구성하는 트랜지스터의 소오스영역(S) 위에 있는 게이트산화막(399)이 부분적으로 제거되어 접촉구멍이 형성되고, 이 접촉구멍은 투명픽셀전극(400)으로 피복된다. 이 픽셀전극(400)은 ITO 등으로 이루어지며 투명 필드산화막(396)위에 중첩된다. 그 결과, 픽셀전극(400), 두꺼운 필드산화막(396) 및 석영기판(391)으로 구성되는 3상 구조는 광학적 투명 광밸브장치를 제공할 수 있다. 이에 반해 광학적 불투명영역에 형성된 상기 얇은 필드산화막(394)의 아래에는 불투명 실리콘 단결정 박막(393)이 부분적으로 남아 있다. 도시된 바와 같이, 상기 얇은 필드산화막(394)에서의 새의 부리형상부가 상기 두꺼운 필드산화막(396)의 두께보다 작기 때문에, 회로소자영역(395)은 작은 분산도와 고밀도를 갖도록 정교하게 형성시킬 수 있다. 마지막으로, 복합기판의 표면은 PSG 등으로 이루어진 패시베이션막으로 피복된다. 도시하지는 않았지만, 스위치소자군과 회로소자군은 소정 패턴에 따라 서로 전기적으로 접속된다.
전술한 바와 같이, 제 61a도 내지 제 61g도에 도시된 제조방법에서, 고품질의 실리콘 단결정 박막은 고온에서의 박막화 처리, 고해상도의 사진식각, 이온주입 등을 수행함으로써 미크론 또는 서브-미크론 단위의 크기를 가진 절연게이트형 전계효과 트랜지스터로 집적시킬 수 있다. 단결정 실리콘은 품질이 상당히 높은 것이 사용되기 때문에, 얻어진 절연게이트형 전계효과 트랜지스터는 전기적 특성이 탁월하다. 동시에, 픽셀전극은 소형화 기술에 의해 미크론 단위를 갖도록 형성시킬 수 있기 때문에, 고밀도 및 소형구조를 가진 액티브 매트릭스 액정 반도체 집적회로 칩 기판을 제조할 수 있다.
[제 50 실시예]
다음은 제 62a도 내지 제 62c도를 참조하여 일실시예를 상세히 설명하고자 한다. 본 실시예는 스위치소자영역의 크기가 분산되는 것을 감소시키기 위해 얇은 필드산화막이 투명 분리영역을 구성하는 두꺼운 필드산화막의 둘레에 연장되도록 제 46실시예를 개량한 것이다. 제 62a도에 도시된 첫 번째 단계에서는 석영 캐리어층(401) 및 실리콘 단결정 박막(402)으로 구성되는 복합기판이 제조된다. 이 복합기판의 제조방법은 제 46실시예와 유사하다. 이어서 실리콘 단결정 박막(402)은 그 표면부분만이 열에 의해 선택적으로 산화되어 얇은 필드산화막(403)이 형성된다. 제 62a도에서 좌측부는 광학적 불투명영역을 나타내고 우측부는 광학적 투명영역을 나타낸다. 광학적 불투명영역에는 주변회로소자영역(404)이 형성되고, 광학적 투명영역에는 스위치소자영역(405)이 형성된다. 상기소자영역중 하나는 이것이 상기 얇은 필드산화막(403)에 둘러싸이기 때문에 상당히 높은 크기 정밀성을 갖는다. 이것은 상기 얇은 필드산화막(403)의 에지부(edge portion)에 있는 새의 부리 형상부의 분산성이 작기 때문이다. 또한, 필드산화막은 소정 패턴으로 형성되는 산화실리콘막과 질화실리콘막으로 이루어진 2층을 마스크로서 사용하여 실리콘 단결정 박막(403)을 부분적으로 열에 의해 산화시킴으로써 얻어진다.
제 62b도에 도시된 그 다음단계에서는 제2의 선택적인 열적 산화처리가 수행되어 두꺼운 필드산화막(406)이 형성된다. 이 두꺼운 필드산화막(406)은 광학적 투명영역내에 그리고 상기 얇은 필드산화막(403)위에만 형성된다. 그 결과, 상기 얇은 필드산화막(403)은 도시된 바와 같이 상기 두꺼운 필드산화막(406)의 주변부에 위치된다. 그 결과, 스위치소자영역(405)은 크기 변화가 전혀없다. 상기 두꺼운 필드산화막(406)은 석영 캐리어층(401)의 표면에 도달하도록 형성되기 때문에, 상기 두꺼운 필드산화막(406)은 완전히 광학적으로 투명하며 주변회로소자군과 스위치소자군을 전기적으로 완전히 분리시킬 수 있다.
제 62c도에 도시된 마지막 단계에서, 회로소자영역(404)에는 게이트전극(G), 드레인영역(D) 및 소오스영역(S)으로 구성되는 트랜지스터가 형성되며, 스위치소자영역에도 게이트전극(G), 드레인영역(D) 및 소오스영역(S)으로 구성되는 트랜지스터가 형성된다. 이 단계들은 제 61e도 내지 제 61g도가 도시된 것과 유사하다. 픽셀전극(407)은 스위치소자 트랜지스터의 소오스영역(S)과 전기적으로 접속된다. 또한, 복합기판의 전체 표면은 투명 패시베이션막(408)으로 피복된다.
[제 51 실시예]
다음은 제 63a도 내지 제 63c를 참조하여 본 발명의 일실시예를 설명하기로 한다. 본 실시예에 있어서, 불투명 분리영역은 반도체 단결정 표면부를 제한적 그리고 선택적으로 열에 의해 산화시켜서 얻은 얇은 필드산화막으로 형성되고, 이 투명분리영역은 반도체 단결정 박막의 전체 두께를 선택적으로 에칭하여 형성시킨 분리 홈으로 형성된다. 제 63a도에 도시된 제1 단계에서는 석영판의 캐리어층(411)과 실리콘 단결정 박막(412)이 적층된 구조의 복합기판을 제조한다. 이러한 복합기판을 제조하는 방법은 제 61a도에 도시된 것과 유사하다. 실리콘 단결정 박막(412)은 대략 수 미크론의 두께를 갖는다. 실리콘 단결정 박막(412)의 전체 두께를 선택적으로 열에 의해 산화시켜서 두꺼운 투명 필드산화막을 형성시키려면 장시간동안 고온처리를 해야 한다. 예를 들면 2㎛ 두께의 실리콘 단결정 박막을 전부 열적 산화막으로 변환시키려면 예를 들면 1100℃에서 24시간 동안 연속적으로 고온 열처리를 해야 한다. 이 결과, 제 46실시예 및 제 47 실시예는 비교적 제조효율이 낮다. 따라서, 본 실시예에서는 두꺼운 필드산화막 대신에 에칭 홈으로 투명분리영역을 형성시키게 된다.
더욱 구체적으로 설명하면, 제 63b도에 도시된 단계에 있어서 실리콘 단결정 박막(412)은 분리 홈(413)을 형성하도록 선택적으로 에칭된다. 이러한 선택적 에칭은 예를 들면 플라즈마 이온 등을 이용한 이방성 에칭기법으로 소정의 패턴을 갖는 마스크를 통해서 실행할 수 있다. 이러한 분리 홈(413)은 제 63b도의 우측 절반부에 해당하는 광학적으로 투명한 영역에만 형성시켜서 섬형상의 스위치소자영역(414)이 형성되도록 한다. 한편, 회로소자영역(415)은 제 63b도의 좌측 절반부에 해당하는 광학적으로 불투명한 영역에 형성시킨다.
제 63c도에 도시된 최종 단계에서 섬형상의 소자영역(414)에는 게이트전극(G), 드레인영역(D) 및 소오스영역(S)으로 이루어진 스위치 트랜지스터가 형성된다. 스위치트랜지스터를 형성시키는 방법은 상술한 실시예의 그것과 유사하다. 또한, 픽셀전극(416)은 스위치트랜지스터의 소오스영역(S)에 접속된다. 제 63a도로부터 명백한 바와 같이, 스위치소자영역(414)은 투명한 분리 홈으로 둘러싸여 있으므로, 새의 부리모양으로 돌출된 두꺼운 필드산화막에 의해 스위치소자영역(414)이 둘러싸인 상술한 실시예의 구조와는 다르다. 한편, 광학적으로 불투명한 영역에 있어서, 실리콘 단결정 박막(412)상에는 회로소자영역(415)을 규정하기 위한 얇은 필드산화막(417)이 형성된다. 이러한 회로소자영역(415)은 게이트전극(G), 드레인영역(D) 및 소오스영역(S)으로 이루어진 주변회로소자트랜지스터로 구성된다. 이러한 제조방법은 상술한 실시예의 그것과 유사하다. 마지막으로, 상기 트랜지스터는 PSG 등과 같은 투명물질로 이루어진 패시베이션막(418)으로 피복된다. 이에 따라, 분리 홈(413)은 패시베이션막에 의해서 매립된다.
[제 52 실시예]
다음은 제 64a도 내지 제 64c도를 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다. 본 실시예는 분리 홈을 산화막층으로 매립하여 평탄하게 만들고 있는 점에서 제 63a도 내지 제 63c도에 도시된 실시예에 대한 개량 발명이다. 제 64a도에 도시된 제1단계에서는 석영 결정막(421)과 실리콘 단결정 박막(422)이 적층된 적층구조를 갖는 복합기판이 제조된다. 이러한 실리콘 단결정 박막(422)은 이방성의 선택적 에칭처리를 거쳐서 분리 홈(423)을 형성하게 된다. 상기 분리 홈(423)은 제 64a도의 우측에 위치한 광학적으로 투명한 영역에만 형성되어 섬형상의 스위치소자영역(424)을 규정한다.
제 64b도에 도시된 후속단계에 있어서, 소자 분리 홈(423)은 기판표면을 평탄화할 수 있도록 실리콘산화막(425)으로 채워진다. 이와 같은 실리콘산화막(425)의 매립시에는 화학증착법에 의해 이산화실리콘을 침착시키는 방법을 채용할 수 있다. 제 47실시예와는 달리, 본 실시예에서는 기판 표면이 평탄화되므로, 이후에 형성되는 배선패턴이 단차에 의하여 절단되는 것을 효과적으로 방지할 수 있다. 더욱이, 기판 표면이 평탄하면, 광밸브장치를 조립하였을 때 대향기판으로부터 간극(gap)의 크기를 일정하게 유지하여 광밸브장치의 동작특성을 안정화시킬 수 있다.
제 64c도에 도시된 최종 단계에 있어서, 섬형상의 스위치소자영역(424)에는 절연게이트형 전계효과 트랜지스터가 형성된다. 이 스위치트랜지스터는 투명한 픽셀전극(426)에 접속된 소오스영역(S)을 갖는다. 상기 투명한 픽셀전극(426)은 투명한 매립 산화막(425) 위에 형성되어 있다. 도시된 바와 같이 좌측 절반부에 해당하는 광학적으로 불투명한 영역에는 얇은 필드산화막(427)이 형성되어 회로소자영역(428)을 규정하게 되며, 상기 회로소자영역(428)에는 절연게이트형 전계효과 트랜지스터로 이루어진 주변회로소자가 상술한 실시예에서와 유사한 방법으로 형성된다.
[제 53 실시예]
다음은 제 65a도 내지 제 65c도를 참조하여 본 발명의 일실시예를 상세히 설명한다. 본 실시예는 제 51실시예에 대한 개량이다. 개량 사항은 스위치 트랜지스터가 형성될 섬형상의 소자영역의 일부 표면에만 필드산화막을 형성시켜서 트랜지스터소자의 동작 특성을 안정화시킨 점에 있다. 제 65a도는 스위치 트랜지스터의 종방향 L로 절단한 단면도이다. 도시된 바와 같이, 석영기판(431)의 표면상에는 섬형상의 스위치소자영역(432)이 형성된다. 이러한 스위치소자영역(432)은 실리콘 단결정 박막을 선택적으로 에칭하여 얻을 수 있다. 상기 섬형상 소자영역의 표면과 측면은 게이트산화막(433)으로 피복되어 있다. 이와 같은 분리소자영역(432)에는 종방향 L로 소정의 간극을 두고 이격된 드레인영역(D)과 소오스영역(S)이 형성된다. 이러한 한 쌍의 불순물확산영역사이에는 채널영역이 형성되어 있다. 다시 말해서 종방향 L은 채널방향을 나타낸다. 이 채널영역 위에는 게이트절연막(433)을 매개하여 게이트전극(G)이 형성된다.
제 65b도는 동일한 스위치트랜지스터를 폭방향 W로 절단해서 나타낸 단면도이다. 도시된 바와 같이, 채널영역의 폭방향 양 측면에는 얇은 필드산화막(434)이 형성된다. 이들 필드산화막(434)은 소자영역(432)을 구성하는 실리콘 단결정 박막의 표면부분만을 열에 의해 산화시켜서 얻는다.
제 65c도는 동일한 스위치트랜지스터의 평면도이다. 도시된 바와 같이, 섬형상 소자영역의 표면에는 종방향 L로 드레인영역(D), 게이트전극(G) 및 소오스영역(S)이 기재된 순서대로 형성되어 있다. 또한, 게이트전극(G)의 바로 아래에서 채널영역의 폭방향 크기를 규정하기 위한 한 쌍의 얇은 필드산화막(434)도 형성된다. 일반적으로 에칭 정밀도는 1000Å급이고 선택적인 열적 산화 정밀도는 100Å급이다. 본 실시예에 있어서, 채널의 폭방향 치수는 우수한 처리 정밀도의 필드산화막에 의해서 규정된다. 이 결과, 각 스위치트랜지스터의 동작특성이 분산되는 것을 억제하여 안정적인 동작성능을 갖는 광밸브기판 반도체장치를 제공할 수 있다. 반면, 이와 같이 얇은 필드산화막을 사용하지 않은 경우에는 섬형상 소자영역의 한 쌍의 에칭 단면에 의해서 채널영역의 폭방향 치수가 규정된다. 그러나, 에칭 정밀도는 열적 산화처리 정밀도에 비해서 불량하기 때문에 채널영역의 폭방향 치수가 분산되어 버린다.
[제 54 실시예]
제 66도는 본 발명의 일실시예이다. 일반적으로, 광학적 불투명영역에 형성되는 회로소자군은 P형 및 N형 트랜지스터소자를 구비하고 있다. 본 실시예에 있어서, 동일한 종류의 트랜지스터소자는 당해 소자의 비교적 얇은 두께에 대응하는 범위의 두께를 갖는 필드산화막에 의해서 분리되고, 서로 다른 종류의 트랜지스터소자는 반도체 단결정막을 그것의 전체 두께에 걸쳐 선택적으로 열에 의해 산화시켜서 얻은 전체적으로 두꺼운 필드산화막에 의해서 분리된다. 이러한 구조 덕분에, 이른바 "래치업(latch-up)" 현상을 방지할 수 있다. 제 66도에 도시된 바와 같이, 투명한 절연 캐리어층(441)의 표면을 덮고 있는 실리콘 단결정 박막(442)에는 서로 인접한 N형 절연게이트형 전계효과 트랜지스터 및 P형 절연게이트형 전계효과 트랜지스터가 형성된다. 이들 트랜지스터는 광학적 불투명영역에 배치되어서 주변회로소자군을 구성한다. N형 트랜지스터(443)는 P형 불순물로 도핑처리된 실리콘 단결정 박막(442)의 일부분에 형성되는 것으로서, N+형 드레인영역 및 소오스영역과 게이트전극으로 구성되어 있다. 이러한 N형 트랜지스터(443)는 비교적 얇은 두께를 갖는 필드산화막(444)으로 둘러싸인 소자영역에 형성된다. 한편, P형 절연게이트형 전계효과 트랜지스터(445)는 N형 불순물로 도핑처리된 실리콘 단결정 박막의 일부분에 형성된다. 이러한 P형 트랜지스터(445)는 P+형 드레인영역 및 소오스영역과 게이트전극으로 구성된다. 또한, P형 트랜지스터(445)는 얇은 필드산화막(444)으로 둘러싸인 소자영역에도 형성되어 있다. 상기 P형 트랜지스터(445)의 근방에는 다른 하나의 P형 트랜지스터(446)가 형성된다. 도시된 바와 같이, 한 쌍의 P형 트랜지스터(445)(446)는 얇은 필드산화막(444)에 의해 서로 분리되어 있다. 그 결과 N형 불순물로 도핑처리된 실리콘 단결정 박막(442)의 부분은 2개의 트랜지스터 사이에 이어져 있으면서도 전기절연에 아무런 문제점도 발생시키지 않는다.
한편, 서로 인접한 N형 트랜지스터(443)와 P형 트랜지스터(445)는 두꺼운 필드산화막(447)에 의해서 완전히 분리되어 있다. 이 결과, N형 불순물로 도핑처리된 단결정 박막(442)의 부분과 P형 불순물로 도핑처리된 단결정 박막(442)의 부분은 서로 분리되어 있다. 만약, 서로 인접한 실리콘 단결정 박막(442)의 N형 영역 및 P형 영역을 만들기 위한 두꺼운 필드산화막(447)을 형성시키지 않으면, N형 트랜지스터(443)의 드레인영역과 P형 트랜지스터(445) 사이에 NPNP 접합 구조를 갖는 기생 사이리스터(thyristor)가 형성되고, 서로 다른 종류의 트랜지스터(443)사이에서는 래치업 현상이 발생하여 트랜지스터의 고장을 유발시킨다. 그러나 본 실시예에 있어서는 실리콘 단결정 박막(442)을 그것의 전체 두께에 걸쳐 열에 의해 선택적으로 산화시켜서 두꺼운 필드산화막(447)이 형성되도록 함으로써 래치업 현상의 발생이 없는 구조를 실현할 수 있다.
[제 55 실시예]
마지막으로, 제 67a도 내지 제 67d도를 참조하여 본 발명의 일실시예를 설명하기로 한다. 본 실시예는 섬형상의 소자영역을 미리 형성시킨 복합기판의 제조방법에 관한 것이다. 제 67a도에 도시된 제 1단계에서는 LSI제조용의 웨이퍼 등으로 이루어진 고품질의 실리콘 단결정판(451)을 제조한다. 이러한 실리콘 단결정판(451)의 배면에는 이방성 에칭기법을 이용해서 오목부(recess)(452)를 형성시킨다.
제 67b도에 도시된 후속단계에서, 실리콘 단결정판(451)의 배면 전체에는 화학증착법에 의해서 이산화실리콘막(453)이 침착된다. 이 결과, 오목부(452)는 산화실리콘막으로 채워진다. 더욱이, 산회실리콘막(453)은 평탄한 표면을 갖도록 화학적으로 연마 처리된다.
제 67c도에 도시된 단계에서는 석영으로 이루어진 투명한 절연 캐리어기판(454)에 제조된다. 이 캐리어기판(454)은 그 표면이 매끈하게 마무리 가공된 다음, 가열압착에 의해 산화실리콘막(453)에 접착된다.
제 67d도에 도시된 최종단계에서, 실리콘 단결정판(451)은 기계적 또는 화학적 연마처리에 의해 제거된다. 이러한 연마처리는 산화실리콘막(453)의 사다리꼴 표면부분이 외부로 노출될 때까지 실행한다. 이렇게 연마 처리된 실리콘 단결정 박막(455)은 노출상태의 산화실리콘막에 의해서 분리된다. 상기 제조공정을 거쳐 제조된 복합기판은 소자영역(455)과 투명한 분리영역(456)이 미리 형성된 표면을 갖는다. 더욱이, 상기 복합기판은 매우 평탄한 표면을 가지므로 후속단계에서의 수율을 개선할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면 광밸브 반도체 집적회로 기판장치는 캐리어층 위에 형성된 반도체 단결정 박막을 갖는 복합기판으로 구성된다. 따라서, 복합기판의 광학적 투명영역에는 픽셀전극군 및 이 픽셀전극군을 선택적으로 통전시키기 위한 스위치소자군을 고밀도를 형성시킬 수 있을 뿐만 아니라 광학적으로 불투명한 주변영역에는 LSI제조기법을 이용해서 스위치소자군을 구동하기 위한 주변회로소자군을 형성시킬 수 있다. 특히, 광학적 투명영역의 소자분리영역과 광학적 불투명영역의 소자분리영역이 갖는 광학적 또는 물리적 특성을 변화시킴으로써 광밸브 반도체 기판장치의 성능을 개선할 수도 있다. 더욱 구체적으로 설명하면, 광학적으로 투명한 영역에 있어서의 광밸브의 광학변조효율은 투명한 소자분리영역을 이용해서 개선할 수 있다. 한편, 광학적으로 불투명한 영역에 있어서는 투명한 소자분리영역을 형성시킬 필요도 없이 치수 및 형상면에서 높은 정밀도를 갖는 불투명한 소자분리영역을 이용하여 주변회로소자군의 집적밀도를 개선할 수 있다.
[제 56 실시예]
다음으로 본 발명의 반도체장치의 다른 실시예를 설명한다. 제 68도는 본발명에 따른 반도체장치를 나타내는 단면도이다. 기판(461)상에는 절연막(462)을 매개하여 집적회로가 형성된다. 제 68도는 입출력단자용 보호회로의 일부를 나타내는 단면도이다. N형 실리콘막(464)과 알루미늄막(465)은 서로 협동하여 쇼트키(schottky) 다이오드를 구성한다. 또한, N형 실리콘막(467)과 알루미늄막(468)사이에는 다른 하나의 쇼트키 다이오드가 형성된다. 상기 쇼트키 다이오드중 하나는 접지(VSS)에 접속된 알루미늄막(468)을 갖는다. 각각의 쇼트키 다이오드의 N형 영역(463)은 공급전압(VDD)에 접속된다. 다른 하나의 쇼트키 다이오드는 접지(VSS)에 접속된 알루미늄막(468)을 갖는다. 각각의 쇼트키 다이오드는 알루미늄막(465)과, 입출력신호가 인가되는 N형 실리콘막(466)을 구비한다. 기판(461)은 실리콘기판으로 제조할 수도 있고, 유리기판, 석영기판 또는 알루미늄기판으로 제조하는 것도 가능하다. 절연막(462)은 산화실리콘막, 질화실리콘막, 산화실리콘막과 질화실리콘막의 복합막, 산화질화실리콘막으로 제조할 수 있다. 이러한 제조방법의 예로서는 가열 산화법 또는 화학증착법을 들 수 있다.
제70도는 제68도의 보호회로를 나타내는 전기회로도이다. 이 보호회로는 입출력단자(VIN)와 집적회로의 내부회로 사이에 접속된다. 입출력 단자에 양의 과전압, 예를 들면 +200V의 전압이 공급되면 다이오드(D2)는 순방향으로 바이어스되어 그것을 통해 방전이 이루어지도록 한다. 입출력단자에 음의 과전압, 예를 들면 -200V의 전압이 공급되면 다이오드(D1)가 순방향으로 바이어스되어 그것을 통해 방전이 이루어지도록 한다. 본 발명에 있어서 중요한 것은 다이오드에 병렬로 접속되는 캐패시턴스(C1)(C2)를 증가시킬 수 있다. 이들 캐패시턴스(C1)(C2)는 본 발명에 의한 쇼트키 다이오드의 접합 캐패시턴스이다. 이들 캐패시턴스는 알루미늄 전극(465)(468)의 면적에 비례하여 증가시킬 수 있다. 이러한 접합 캐패시턴스는 실리콘 반도체(464)(467)의 표면에 평면적으로 형성시킬 수 있으므로 그 수를 증가시킬 수 있는 것이다. 저항(R)과 쇼트키 다이오드 및 캐패시턴스(C1)(C2)는 내부회로에 들어 있기 때문에 짧은 상승 시간(rising time)을 갖는 노이즈가 입출력단자(VIN)에 공급되더라도 노이즈 레벨이 감소되어 파손에 대한 저항력이 크다. 본 발명에 있어서 쇼트키 다이오드의 실시예로서 사용된 금속막은 알루미늄막이지만 다른 금속막을 사용할 수도 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 절연막 위에 형성된 박막 반도체를 이용한 SOI형 반도체회로는 그것의 입출력보호회로에 쇼트키 다이오드를 구비하고 있으므로, 다이오드의 접합 캐패시턴스를 증가시켜서 반도체장치의 정전기 브레이크다운 전압을 높일 수 있는 효과가 제공된다.
[제 57 실시예]
이 실시예에 있어서, 캐리어층상에 형성되는 반도체 단결정막에는 구동회로 뿐만 아니라 광신호를 검출하거나 입사광으로부터 전력을 발생시킬 수 있는 광전소자가 형성된다.
이를 달성하기 위한 수단에 대하여 제 71도를 참조하여 설명하기로 한다. 제 71a도는 본 발명에서 사용되는 기판(471)을 나타내는 평면도이고, 제 71b도는 동 기판의 구조를 나타내는 단면도이다. 도시된 바와 같이, 기판(471)은 예를 들면 직경 6인치의 웨이퍼 형상을 갖는다. 이 기판(471)은 석영 등으로 이루어진 캐리어층(472)과, 이 캐리어층(472)위에 형성된 실리콘 등으로 이루어진 단결정 반도체층(473)을 구비한 2층 구조를 취하고 있다. 단결정 반도체층(473)에는 미세 반도체 제조기술을 적용하여 각각의 칩 부분에 대한 액티브 매트릭스 표시장치의 구동회로, 광전소자 및 픽셀전극을 형성시킨다.
제 71c도는 이렇게 해서 얻어진 집적회로 칩을 도시하는 확대 평면도이다. 도시된 바와 같이, 상기 집적회로 칩(474)은 한쪽 길이가 1.5㎝이므로 종래 기술의 액티브 매트릭스 표시장치의 크기에 비해서 훨씬 작다. 이러한 집적회로 칩(474)은 매트릭스 형상으로 배열된 소형 픽셀전극과 이 각각의 픽셀전극에 대응하는 절연게이트 전계효과 트랜지스터가 형성된 픽셀영역(475)과, 각각의 트랜지스터에 화상신호를 공급하기 위한 구동회로, 즉 X구동기가 형성된 X구동기 영역(476)과, 개별적인 트랜지스터를 라인에 대하여 순차적으로 주사하기 위한 주사회로, 즉 Y구동기 영역(477)과, 입사광으로부터 광전에너지를 발생시키기 위한 태양전지가 형성된 태양전지영역(478)과, 입사광신호로부터 화상신호의 클럭 또는 동기 제어신호를 발생시키기 위한 광신호검출영역(479)으로 구성된다. 본 발명에 의하면, 단결정 박막은 아몰포스 박막 또는 다결정 박막에 비해 훨씬 높은 전하 이동도와 훨씬 적은 결정결함을 갖는다. 따라서, 픽셀영역과 동일한 표면에, 고속 응답 특성을 갖기 위해서 필요한 X구동기 및 Y구동기와, 높은 광전변환 효율을 갖는 태양전지와, 높은 속도 및 광검출 감도를 갖는 광신호검출수단을 형성시킬 수 있다. 태양전지의 출력은 X구동기 및 Y구동기의 공급원에 접속되고, 광신호검출기로부터의 화상신호는 X구동기에 접속되고, 클럭 또는 동기제어신호는 X구동기 및 Y구동기에 접속된다.
제 71d도는 상술한 집적회로 칩(474)에 극히 작은 크기로 조립되고 신호 및 전원을 초고밀도로 광학적으로 입력할 수 있는 액티브 매트릭스형.광밸브 장치를 나타내는 단면도이다. 도시된 바와 같이, 광밸브장치는 소정의 간극을 두고 상기 집적회로칩(474)에 대향하는 대향기판(480)과, 상기 간극에 채워지는 전광물질로 이루어진 액정층(481)으로 구성된다. 다시 말해서, 집적회로 칩(474)은 액정층(481)에 포함된 액정분자를 정렬시키기 위한 정렬막(482)이 피복된 표면을 갖는다. 집적회로 칩(474)의 픽셀영역(475)에 형성된 각각의 픽셀전극은 대응하는 트랜지스터소자가 온(ON)상태로 될 때에 선택적으로 여기되어 액정층(481)을 제어함으로써 광밸브로서의 기능을 수행한다. 각각의 픽셀전극은 약 10㎛의 치수를 가지므로 극히 정밀한 액티브 매트릭스 액정 광밸브장치를 제공할 수 있다.
제 71e도는 제 71c도에 도시된 픽셀영역(475)의 일부를 나타내는 확대 평면도로서, 하나의 픽셀을 도시한다. 제 71f도는 이러한 하나의 픽셀을 나타내는 개략도이다. 도시된 바와 같이, 픽셀(483)은 픽셀전극(484)과, 신호에 응답하여 픽셀전극(484)을 여기시키기 위한 트랜지스터(485)와, 상기 트랜지스터(485)에 신호를 공급하기 위한 신호선(486)과, 상기 트랜지스터를 주사하기 위한 주사선(487)으로 구성된다. 상기 신호선(486)은 X구동기에 접속되고 주사선(487)은 Y구동기에 접속된다. 트랜지스터(485)는 단결정 박막(473)에 형성된 드레인영역 및 소오스영역과, 게이트절연막을 매개하여 채널영역상에 형성된 게이트전극(488)으로 구성된다. 상기 트랜지스터(485)는 절연게이트 전계효과형이다. 게이트전극(488)은 주서선(487)의 일부로 이루어지고 소오스영역은 픽셀전극(484)에 접속되며 드레인영역은 드레인전극(489)에 접속된다. 이 드레인전극(489)은 신호선(486)의 일부를 구성한다.
위에서 설명한 바와 같이, 본 발명에 의하면, 소형화 기술을 반도체 단결정 박막에 적용하여 픽셀전극, 픽셀을 구동하기 위한 스위치소자, 태양전지, 광신호검출소자 등을 집적시킬 수 있다. 따라서, 이렇게 얻어진 집적회로 칩은 극히 높은 픽셀 밀도와 극히 작은 픽셀 크기를 가지므로, 외부로부터의 전기접속단자를 없애거나 감소시킨 액티브 매트릭스 액정표시장치 등과 같은 소형의 광밸브장치를 구성할 수 있는 것이다.
[제 58 실시예]
다음은 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 제 72도는 본 발명에 따른 광밸브장치의 일실시예를 나타내는 개략 분해 사시도이다. 도시된 바와 같이, 이러한 광밸브장치는 구동기판(471)과, 상기 구동기판에 대향하는 대향기판(480)과, 상기 구동기판(471)과 상기 대향기판(480)사이에 배치된 전광물질층 등과 같은 액정층(481)으로 구성된다. 상기 구동기판(471)에는 픽셀을 규정하기 위한 픽셀전극 또는 구동소자(484)와, 소정의 신호에 응답하여 구동전극(484)을 여기시키기 위한 구동회로와, 구동회로에 전력을 공급하기 위한 태양전지(478)와, 입사광신호를 전기적 신호로 변환시켜서 구동회로에 전기적 신호를 공급하기 위한 광신호검출소자(479)가 형성된다.
상기 구동기판(471)은 석영 캐리어층(472)과 단결정 반도체 박막(473)으로 이루어진 2층 구조를 갖는다. 또한, 석영 캐리어층(472)의 배면에는 분광판(490)이 접착된다. 더욱이, 구동회로와, 태양전지 또는 광신호검출소자 등과 같은 광전소자는 단결정 반도체 박막(473)에 집적된다. 이러한 집적회로는 매트릭스 형상으로 배열된 복수개의 전계효과 절연게이트 트랜지스터(485)를 구비하고 있다. 각각의 트랜지스터(485)는 대응하는 픽셀전극(484)에 접속된 소오스전극과, 주사선(487)에 접속된 게이트전극과, 신호선(486)에 접속된 드레인전극을 갖는다. 또한, 집적회로는 종방향 신호선(486)에 접속된 X구동기(476)를 구비하고 있고, 횡방향 주사선(487)에 접속된 Y구동기(477)를 구비하고 있다. 한편, 대향기판(480)은 유리캐리어(491)와, 이 유리캐리어(491)의 외면에 형성된 편광판(492)과, 유리캐리어(491)의 내면에 형성된 대향 또는 공통전극(493)으로 구성된다.
다음은 상술한 실시예의 동작을 제 72도를 참조하여 상세히 설명하기로 한다. 각각의 트랜지스터소자(485)는 Y구동기(477)에 의해서 주사신호를 공급받는 라인의 순서대로 당해 트랜지스터소자(485)가 온(ON) 또는 오프(OFF) 상태로 되도록 주사선(485)에 접속된 게이트전극을 갖는다. X구동기(476)로부터 출력되는 표시신호는 신호선(486)을 통해서 통전 상태에 있는 선택된 트랜지스터(485)로 공급된다. 이렇게 공급된 표시신호는 대응하는 픽셀전극(484)으로 전달되어 그것을 여기시키므로써, 액정층이 대략 100%의 투명도로 동작되도록 한다. 한편, 선택되지 않은 트랜지스터소자(485)는 비도통 상태로 되어서 픽셀전극에 기록된 표시신호를 전하로서 유지한다. 또한, 액정층(481)은 높은 비저항을 가지며, 일반적으로 개패시턴스를 갖도록 동작한다. 이들 구동트랜지스터소자(485)는 온(ON)/오프(OFF) 전류 비율을 이용해서 스위치 성능을 나타내게 된다. 액정 동작에 필요한 전류비율은 기록시간과 유지시간으로부터 용이하게 판단할 수 있다. 표시신호가 예를 들어 TV신호인 경우 약 60 μ sec의 일회 주사주기동안 당해 신호의 90%이상이 기록되어야 한다. 한편, 전하의 90% 이상은 약 16msec의 일회 필드주기동안 유지되어야 한다. 따라서, 전류비율은 5자리(즉, 105)이상이어야 하는 것이다. 이때, 구동트랜지스터소자는 극히 높은 전하 이동도를 갖는 단결정 실리콘 반도체막(473)위에 형성되므로 6자리(즉, 106) 이상의 온(ON)/오프(OFF)비율을 가질 수 있다. 그러므로, 극히 높은 신호 응답성을 갖는 액티브 매트릭스형 광밸브장치를 제공할 수 있는 것이다. 이와 동시에 주변회로(476)(477)는 단결정의 우수한 이동도를 이용해서 공통의 단결정 실리콘 반도체막 위에 형성시킬수 있다. 더욱이, 단결정 실리콘 반도체막은 결정결함을 거의 갖지 않으므로, 고효율의 태양전지(478)와 우수한 응답속도 및 검출감도의 광신호검출소자(479)를 공통의 단결정 실리콘 반도체막 위에 형성시킬 수도 있다. 제 73도에 도시된 바와 같이, 태양전지(478)는 복수개의 PN접합 다이오우드(494)를 필요한 전압에 맞게 직렬로 접속하거나 또는 필요한 전류 면적을 증가시키기 위하여 병렬로 접속해서 제조한다. PN접합 다이오우드(494)에서 출력된 전력은 정전압회로(495)를 통해서 안정화된 다음에 구동회로(476)(477)로 공급된다. 또한, 광신호검출소자(479)는 PN접합 다이오우드(496)를 이용해서 상기 검출된 광전류를 저항소자(497)에 공급하고, 이때 발생된 전압은 증폭기(498)에 의해서 증폭된다. 그후, 증폭전압은 구동회로(476)(477)로 공급된다. 구동회로에서 일반적으로 필요로 하는 최소 신호로서는 X구동기 및 Y구동기용의 동기신호와 클록신호를 들 수 있다. 광검출소자는 이들 신호에 대응하는 개수로 형성된다. 광밸브장치는 일반적으로 입사광의 존재 상태에서 사용되므로, 픽셀 또는 구동회로를 제외한 영역에 태양전지를 배치하면 광밸브장치의 입사광중 일부를 태양전지의 입사광원으로서 사용할 수 있다. 광신호검출소자에 입력된 광신호는 레이저 다이오우드 또는 포토다이오우드에 의해 변조된 다음에 렌즈를 이용하는 광학시스템에 의해서 집속되거나 광파이버를 통해서 안내된 후에 각각의 광검출소자에 입력된다. 입사광에 맞춰진 광학 필터를 광검출소자 위에 배치하면 미광(stray light) 등과 같은 외란으로 인한 광을 제거하여 광검출 성능을 개선할 수 있다. 광입력의 수를 최소화하기 위해서는 입력을 화상신호에만 한정시키게 되며, 이들 화상신호는 화상신호 처리회로에 입력시켜서 X구동기 및 Y구동기 또는 클럭에 대한 동기신호를 발생시킬 수 있다. 본 실시예에 있어서 광입력은 단 하나의 화상신호일 수도 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예(다수)에 의하면, 픽셀전극, 구동회로, 태양전지를 채용한 전원회로 및 입사광 신호 검출회로가 반도체 소형화 기술에 의해서 캐리어층 위의 반도체 단결정 박막에 형성되어 있는 집적회로 칩 기판을 이용해서 광밸브장치를 제조할 수 있다. 따라서, 극히 높은 픽셀 밀도의 광밸브장치를 제공할 수 있는 효과가 얻어진다. 다른 하나의 효과는 집적회로 칩 만큼이나 작은 극히 소형의 광밸브장치를 제공할 수 있는 점이다. 집적회로기술을 단결정막에 적용할 수 있으므로, LSI에 필적하는 다양한 기능을 갖는 회로를 용이하게 부가할 수 있다고 하는 효과도 얻을 수 있다. 또 하나의 효과는 스위칭 트랜지스터 뿐만 아니라 구동회로, 전원으로서의 태양전지 및 신호입력 광검출소자를 단결정 박막을 이용해서 동시에 패키지할 수 있는 점이다. 또하나, 전기접속을 전혀 또는 거의 하지 않고 광밸브장치를 구동할 수 있다고 하는 효과도 얻어진다.
[제 59 실시예]
제 75도는 액정 광밸브장치의 일부, 즉 하나의 픽셀영역부를 나타내는 확대 개략도이다. 본 실시예에서 사용되는 액정층의 예로는 네마틱 액정 재료를 들 수 있다. 네마틱 액정분자(518)는 그것의 주축을 용이하게 정렬시킬 수 있다고 하는 특징이 있다. 복합기판(501)의 픽셀영역에는 정렬수단(513)이 형성된다. 이러한 정렬수단(513)은 종방향을 따라 등간격으로 배열되어 액정분자(518)를 종방향으로 정렬시키기 위한 홈으로 구성된다. 다시 말해서, 복합기판(501)의 표면 근방에 존재하는 액정분자(518)는 홈을 따라 배열되는 것이다. 이상에서 설명한 바와 같이, 본 발명에 의하면, 픽셀의 크기는 LSI 제조기술을 이용해서 소형화시켜서 픽셀영역을 10μ ㎡로 축소시킬 수 있다. 이 경우, 배열된 홈의 간극 또는 피치는 약 1㎛인 것이 바람직하다. 이러한 미세 피치 패턴은 사진식각법 또는 에칭법으로 형성시킬 수 있다. 구체적으로 설명하면, 픽셀영역에는 포토레지스트를 피복한 다음에 소정의 마스크 패턴을 이용해서 노광 및 현상시킨다. 그후 잔존하는 포토레지스트 부분을 제거한 후, 픽셀영역의 표면에는 이방성 에칭기법에 의해서 홈을 형성시킬 수 있다. 고정밀도의 패턴형성을 위한 노출원의 예로는 자외선 또는 X선을 들 수 있다.
또한, 대향기판(502)의 표면에는 정렬층(517)이 형성된다. 본 실시예에서 상기 정렬층(517)은 일정한 피치로 배열된 홈으로 이루어진다. 그러나, 이들 홈은 횡방향으로 배열된다. 따라서, 대향기판(502)의 표면 근방에 존재하는 액정분자(518)는 횡방향으로 배열되는 것이다. 도시된 바와 같이, 상측 및 하측 기판은 90°의 상이한 정렬방향을 가지므로, 액정분자(518)도 90°만큼 회전된다. 이른바 네마틱 액정의 트위스트 배열이 이루어지는 것이다. 따라서, 트위스트 네마틱 액정층을 통과하는 분광 축은 90° 만큼 회전된다.
한편, 픽셀전극과 공통전극사이에 전계가 인가되면, 액정분자(518)는 전계의 방향, 즉 기판에 대하여 수직한 방향으로 정렬되므로, 입사광에 대한 차광특성이 상실된다. 이러한 변화는 액정층의 상하에 배열된 한 쌍의 분광판에 의해서 광학적으로 검출된다. 다시 말해서, 픽셀영역을 통해 전달되는 입사광은 전압의 인가여부에 따라 통과되거나 차단된다. 따라서, 트위스트 네마틱 액정층은 각각의 픽셀영역에 대한 전광변환기능을 수행하게 되는 것이다.
[제 60 실시예]
제 76도는 정렬수단의 개량 실시예를 나타내는 개략도이다. 이 도면은 복합기판(501)에서 하나의 픽셀부분만을 분리해서 확대 도시한 것이다. 본 실시예에서도 정렬수단(513)은 픽셀영역의 표면에 형성된 홈으로 이루어진다. 이들 홈은 일정한 간격을 두고 일방향으로 배열된다. 따라서, 액정분자(518)는 홈의 연장방향을 따라 일축방향으로 배열되는 것이다. 홈의 간격은 예를 들면 1㎛로 설정된다. 제 76도로부터 명백한 바와 같이, 각 홈의 폭은 그것의 연장방향, 즉 액정분자(518)의 배열방향을 따라 주기적으로 변화한다. 홈의 폭을 이와 같이 주기적으로 변화시키면, 액정분자(518)는 기판(501)의 표면에 대하여 소정의 경사각도, 즉 경사각도(θ)로 배열된다. 다시 말해서, 액정분자의 일축방향 배열상태를 실현할 수 있는 것이다. 정렬수단(513)의 패턴형상은 제 76도에 도시된 바와 같이 미세 사진식각법 및 에칭법을 이용해서 형성시킬 수 있다. 이와 달리, 홈을 따라 에너지 비임을 조사하되, 당해 에너지 비임의 강도를 주기적으로 변화시킴으로써 패턴형상을 형성시킬 수도 있다. 실제로, 정렬수단(513)은 픽셀영역의 표면에 존재하는 박막에 형성된다. 이러한 박막은 예를 들면 폴리이미드막을 인가하여 형성시킬 수 있다. 이와 달리, 상기 정렬수단(513)은 질화실리콘막 또는 산화실리콘막으로 이루어진 패시베이션막 위에 형성시킬 수 있다. 또한, 상기 정렬수단(513)은 픽셀영역을 규정하기 위한 픽셀전극을 형성하는 ITO막의 표면상에 형성시키는 것도 가능하다.
상술한 것과 같이 액정분자를 경사지게 배열하는 이유는 전계에 응답하여 액정분자가 기립되는 방향을 일정하게 유지하기 위하여 당해 액정분자를 어느 정도까지 세워둘 수 있는 조건을 설정하기 위함이다. 일반적인 트위스트 네마틱(twist nematic) 액정에 있어서, 경사각도(θ)는 수 도(°) 정도로 설정할 수 있다. 그러나, 소위 "슈퍼 트위스트 네마틱(super-twist nematic) 액정"에서와 같이 트위스트 각도가 증가하면, 경사각도를 5도 이상으로 설정해야 된다. 이러한 액정분자의 경사각도(θ)는 정렬수단(513)을 구성하는 홈의 피치 및 홈 폭의 변화 주기를 적절히 조정하여 소망하는 값으로 설정할 수 있다. 따라서, 제 76도에 도시된 실시예는 슈퍼 트위스터 네마틱 액정을 채용한 광밸브장치에 특히 적합하다.
[제 61 실시예]
다음은 제 77도 내지 제 80도를 참조하여 본 발명에 따른 정렬수단의 구조를 구체적으로 설명한다. 제 77도는 픽셀전극이 규칙적인 주름 표면으로 되어있는 실시예를 도시하는 개략 단면도로서, 복합기판에서 분리한 하나의 픽셀영역을 나타낸다. 도시된 바와 같이, 석영기판은 실리콘 단결정 박막(542)이 피복된 표면을 갖는다. 상기 실리콘 단결정 박막(542)은 열에 의해서 선택적으로 산화되어서 그 일부가 필드산화막(543)으로 변환된다. 실리콘 단결정 박막(542)의 나머지 부분은 스위치소자(544)를 형성하기 위한 소자영역을 규정한다. 이 스위치소자(544)는 게이트절연막(545)을 매개해서 섬형상으로 남아 있는 실리콘 단결정 박막(542)위에 배열된 게이트전극(546)을 갖는다. 상기 실리콘 단결정 박막(542)의 우측 부분에는 불순물을 확산시켜서 소오스영역(547)이 형성되도록 하고, 그 좌측 부분에는 불순물을 확산시켜서 드레인영역(548)이 형성되도록 한다. 이들 게이트전극(546), 소오스영역(547) 및 드레인영역(548)은 절연게이트 전계효과 트랜지스터로 이루어진 스위치소자(544)를 구성한다. 필드절연막(543)의 표면에는 ITO 등으로 이루어진 투명픽셀전극(549)이 형성된다. 상기 픽셀전극(549)의 일단부는 트랜지스터의 소오스영역(547) 및 드레인영역(548)에 전기적으로 접속되어서 드레인전극(550)을 형성한다.
제 77도에 도시된 실시예에 있어서, 정렬수단(551)은 픽셀전극(549)의 표면에 형성된 규칙적인 주름부로 이루어진다. 이들 규칙적인 주름부는 일정한 간격을 두고 일방향으로 배열된 홈이다. 홈의 간격은 1 내지 2㎛로 설정되며, 홈의 깊이는 200 내지 2000Å으로 설정된다. 이러한 홈의 패턴은 사진식각법 또는 이방성 에칭법을 이용해서 용이하게 형성시킬 수 있다.
다음은 제 78도에 도시한 변형예를 설명한다. 제 77도에 도시된 것과 동일한 구성요소에 대하여는 동일한 참조부호를 부여하고 그에 대한 설명은 생략한다. 제77도에 도시된 실시예와 다른 점은 정렬수단(551)이 픽셀전극(549)의 표면에 형성되지 않고 패시베이션막(552)의 표면에 형성되어 있는 점이다. 이러한 패시베이션막(552)은 스위치소자(544)를 근본적으로 보호한다. 본 실시예에 있어서, 패시베이션막(552)은 픽셀전극(549)에 의해서 규정된 픽셀영역까지 연장된다. 이러한 패시베이션막(552)은 사진식각 및 이방성 에칭 과정을 거쳐 복수개의 홈으로 이루어진 정렬수단(551)을 형성한다.
제 79도는 다른 변형예를 나타낸다. 제 77도에 도시된 실시예에서와 동일한 구성요소에 대하여는 동일한 참조부호를 부여하고 그에 대한 설명은 생략한다. 제 77도에 도시된 실시예와 다른 점은 정렬수단(551)이 필드산화막(543)의 표면에 형성된 규칙적인 주름부로 이루어진다. 구체적으로 설명하면, 픽셀전극(549)이 형성되기 전에, 필드산화막(543)의 표면에는 소정의 간격으로 배열된 홈을 미리 형성시킨다. 홈이 형성된 필드산화막(543)을 픽셀전극(549)위에 중첩시키면 픽셀전극(549)의 표면에도 대응 홈이 형성된다.
제 80도는 또 다른 변형예를 도시한다. 제 77도에 도시된 실시예의 것과 동일한 구성요소에 대하여는 동일한 참조부호를 부여하고 이에 관한 설명은 생략한다. 제 77도에 도시된 실시예와 다른 점은 정렬수단(551)을 석영기판(541)의 표면에 미리 형성시킨 점이다. 홈을 갖는 석영 캐리어층(541)의 표면에 도시된 바와 같이 필드산화막(543)을 중첩시키면, 당해 필드산화막(543)에도 대응 주름부가 형성된다. 주름부를 따라 픽셀전극(549)을 중첩시키면, 당해 픽셀전극(549)의 표면에도 주름부가 나타난다. 실제로, 액정분자는 주름부에 의해서 정렬된다. 이와 같이, 석영기판(541)의 표면에 홈을 형성시키면, 중간 단계에서 정렬수단을 형성시키기 위한 특별한 처리를 하지 않더라도 자동적으로 정렬수단(551)이 형성된다.
[제 62 실시예]
마지막으로, 제 81a도 내지 제 81g도를 참조하여 본 발명에 따른 액정광밸브 장치의 제조방법을 설명한다. 제 81a도에 도시된 단계에서는 석영기판(561)과 단결정 실리콘기판(562)을 제조한다. 이러한 단결정 실리콘기판(562)은 LSI의 제조에 이용되는 고품질의 실리콘웨이퍼로 제조하는 것이 바람직하며, <100> 0.1±1.0 범위내의 균일한 결정방위각 및 500개/㎠ 이하의 단결정 격자결함밀도를 갖는다. 이렇게 제조되는 석영기판(561) 및 실리콘웨이퍼(562)의 표면은 정밀하게 마무리 가공된다. 그후, 석영기판과 실리콘웨이퍼는 매끄럽게 가공된 두 면을 중첩시킨 상태에서 열을 가하여 가열 압착시킨다. 이러한 가열 압착방법에 의해서 석영기판(561)과 실리콘웨이퍼(562)는 서로 견고하게 접착된다.
제 81b도에 도시된 후속 단계에서는 실리콘웨이퍼의 표면을 연마 처리한다. 따라서, 석영기판(561)의 표면에는 실리콘 단결정 박막(563)이 형성되고, 소망의 두께, 예를 들면 수 미크론의 두께로 연마 처리된다. 또한, 실리콘웨이퍼는 연마처리 대신에 에칭처리를 하여 두께를 얇게 만들 수 있다. 이렇게 얻어진 단결정 실리콘 박막(563)은 실리콘웨이퍼와 사실상 동일한 품질을 가지므로, 결정방위각의 균일도 및 격자결함밀도가 극히 우수한 반도체기판 소재를 얻을 수 있다.
제81c도에 도시된 후속 단계에서, 실리콘 단결정 박막(563)은 열에 의해서 선택적으로 산화된다. 이러한 가열산화는 스위치소자트랜지스터가 형성될 소자영역만을 덮는 마스크를 통해서 실시되어 소자영역의 주위에 필드산화막(564)을 형성시킨다. 상기 필드산화막(564)은 실리콘 단결정 박막(563)을 그 두께 전체에 걸쳐서 열에 의해 완전히 산화시켜서 이상적인 소자분리영역을 형성할 수 있을 정도로 완전히 투명하게 함으로써 얻을 수 있다.
제 81d도에 도시된 후속단계에 있어서, 소자영역에 남아 있는 실리콘 단결정 박막(563)의 표면은 다시 가열 산화처리과정을 거친다. 따라서, 실리콘 단결정 박막의 표면에는 극히 얇은 두께를 갖는 게이트절연막(565)이 형성된다. 또한, 기판의 표면에는 예를 들면 화학증착법에 의해서 실리콘 단결정 박막이 침착된다. 이러한 단결정 박막을 소망하는 패턴으로 처리된 마스크를 통해서 에칭하여 게이트전극(566)을 형성한다.
제 81e도에 도시된 실시예에 있어서는 불순물의 도입을 행한다. 예를 들면, 게이트전극(566)을 마스크로서 사용해서 게이트절연막(565)을 통해 이온 주입법을 실시하여 실리콘 단결정 박막(563)을 이온화된 불순물로 도핑처리한다. 따라서, 도시된 바와 같이 소오스영역(567)과 드레인영역(568)이 형성된다.
제 81e도에 도시된 실시예에 있어서, 필드산화막(564)의 표면에는 픽셀전극(569)이 적층된다. 픽셀전극(569)의 일단부는 게이트절연막(565)의 일부에 형성된 접촉구멍(570a)을 통해서 소오스영역(567)에 전기적으로 접속되어 있다. 상기 신호선(571)은 접촉구멍(570b)을 통해서 드레인영역(568)에 전기적으로 접속되도록 형성된다. 그후, 기판표면에는 PSG 등으로 이루어진 투명한 패시베이션막(572)이 피복되고, 이 결과 스위치소자 트랜지스터가 완성된다. 그러나, 픽셀전극(569)의 표면은 투명한 패시베이션막(572)으로 피복되지 않으며 외부로 노출된다. 이러한 노출표면에는 규칙적인 주름부, 즉 일정한 피치를 갖는 선형 홈이 형성되어 정렬수단(573)을 제공하게 된다.
[제 63 실시예]
다음은 이들 선형 홈을 형성시키기 위한 방법을 제 82도에 의거하여 설명한다. 본 실시예에 있어서, 표면처리는 에너지 비임을 조사하여 행한다. 이때 사용되는 에너지 비임의 예로는 레이저 비임, 이온 비임 또는 전자 비임 등이 있다. 전자 비임은 라스터(raster)식으로 주사되어 픽셀전극의 표면에 조사된다. 따라서, 픽셀전극의 표면은 에너지 비임의 이동 궤적을 따라 선형 홈이 형성되도록 처리된다. 레이저 비임을 사용하는 경우에는 조사된 부분이 가열 용융되므로 상기 조사 부분이 열에 의해 변형되어 홈이 형성될 수 있다. 이와 달리, 높은 에너지의 레이저 비임을 이용해서 픽셀전극의 표면에 존재하는 원자를 조사.증발시킴으로써, 대기 가스와의 화학반응이 촉진되도록 하여 홈을 형성시킬 수도 있다. 한편, 이온 비임을 사용하는 경우에는 픽셀전극(569)의 표면을 선택적으로 스퍼터링 및 에칭하여 조사궤적을 따라 홈을 형성시킨다. 또한, 레이저 비임과 마찬가지로 열적 변형을 유발시켜서 홈이 형성되도록 할 수도 있다. 다른 실시예에서, 픽셀전극(569)의 표면에는 폴리이미드막을 형성시킨 다음에 전자 비임을 조사하여 홈을 형성시킬 수도 있다. 이러한 폴리이미드는 액정정렬 물질로서 특히 우수하다. 이와 같이 에너지 비임을 조사해서 홈을 형성시키는 경우에는 주변의 스위치소자를 손상시키지 않으면서도 픽셀영역을 선택적으로 표면 처리할 수 있다. 또한, 에너지 비임의 조사는 진공 챔버내에서 행하므로, 기판의 표면을 먼지 또는 보풀이 붙지 않은 상태로 깨끗하게 유지할 수 있다. 물론, 에너지 비임의 조사 대신에 위에서 언급한 사진식각법 및 이방성 에칭법을 병행하여 선형 홈을 형성시킬 수도 있다.
마지막으로, 제 81g도를 참조하여 액정패널의 조립 단계를 설명한다. 대향기판(574)은 상기 완성된 복합기판과 별도로 제조한다. 이러한 대향기판(574)은 유리캐리어(575)와, 이 유리캐리어(575)의 표면에 형성된 공통전극(575)과, 이 공통전극(576)의 표면을 덮는 정렬막(577)으로 구성된다. 상기 정렬막(577)은 예를 들면 약 50㎚의 폴리이미드막을 퇴적한 다음에 이것을 문질러서 얻는다. 또한, 정렬수단(573)과 마찬가지로 미세 표면 처리법을 이용해서 공통전극(576)의 표면에 일정한 피치를 갖는 선형 홈을 형성시킬 수도 있다. 규칙적인 선형 홈을 이용할 경우에는 균일한 정렬을 실현하여 결함을 효과적으로 방지할 수 있다. 다음에는 복합기판(561)과 대향기판(574)을 소정의 간격을 두고 서로 접착하여 결합시킨다. 기판의 주변부가 서로 접착되도록 하기 위해서는, 도면에는 도시하지 않았지만 한쪽 기판의 주변부에 에폭시 수지로 이루어진 시일부재(seal member)를 인쇄하면 된다. 그러나, 나중에 액정을 채우기 위한 개구(opening)를 미리 형성시켜 두어야 한다. 시일부재의 내부에는 한쌍의 기판사이의 간극을 조절하기 위한 혼합 스페이서 입자가 배치된다. 또한, 이 간극을 균일화하기 위해서 기판의 표면에도 스페이서 입자를 분산시킨다. 이들 스페이서 입자는 픽셀영역을 피해서 분산시키는 것이 바람직하다. 상기 한쌍의 기판이 시일부재에 의해 가열 압착된 후, 기판사이의 간극에는 액정(578)을 채운다. 이러한 액정의 충전작업은 액정판넬의 충전 구멍을 진공챔버 내의 액정에 침지시켜서 행하게 된다.
이어서, 진공챔버를 대기중으로 소기(掃氣)시키면 액정이 외부 압력에 의해서 패널의 내부로 밀려들어간다. 그후, 액정판넬은 액정의 소거점(clearing point)보다 높은 온도로 가열된 다음에 냉각된다. 이어서, 액정분자는 정렬수단(573) 및 정렬막(577)에 의해서 소정의 방향으로 정렬된다. 마지막으로, 액정판넬의 표면에는 한쌍의 분광판(580)을 접착해서 광밸브장치를 완성시킨다.
본 발명에 따르면, 액정층의 정렬상태는 미세한 픽셀전극에 의해 규정된 픽셀영역에 선택적으로 형성되어 있는 규칙적인 주름부를 이용해서 제어한다. 따라서, 종래 기술에서 문질러서 처리하던 것과는 달리, 픽셀영역의 근방에 배열된 스위치소자가 손상될 염려는 전혀 없다. 또 다른 효과는 소자가 형성된 반도체기판의 주름부에 의해서 악영향을 받는 일없이 액정의 정렬상태를 제어할 수 있다는 점이다. 본 발명에 따르면, 사진식각법 또는 에너지 비임의 조사에 의해서 규칙적인 주름 표면을 형성시키므로, 종래 기술의 문지르기 방식과는 달리 먼지 또는 보풀의 발생이 전혀 없고 정렬결함을 거의 해소할 수 있다고 하는 효과가 얻어진다. 또한, 극히 정밀한 표면 처리에 의해서 정렬막을 형성시키므로, 균일성 및 재생 특성이 우수한 액정배열이 가능하다고 하는 또 다른 효과가 제공된다.
[제 64 실시예]
제 84도는 제 82도에 도시된 화상투사기를 도시하는 개략 확대 단면도이다. 이 화상투사기(581)는 그것에 패키지화된 3개의 액티브 매트릭스형 투명광밸브장치(583∼585)를 갖는다. 백색 광원 램프(582)에서 방사된 백색광은 반사경(MT)에 의해서 반사된 다음에, 3색 분해 필터(586)에 의해서 적색, 청색 및 녹색으로 분해된다. 2색 반사경(DMT)에 의해서 선택적으로 반사된 적색광은 반사경(M2)에 의해서 반사된 후, 접속렌즈(C1)에 의해서 제1 광밸브장치(583)에 접속된다. 영상신호에 따라 광밸브장치(583)에 의해서 변조된 적색광은 2색 반사경(DM3)(DM4)을 통과하고 확대렌즈(587)에 의해서 확대되어 전방으로 투사된다. 이와 마찬가지로, 2색 반사경(DM1)을 통과한 청색광은 2색 반사경(DM2)에 의해서 선택적으로 반사되고 집속렌즈(C2)에 의해서 집속된 다음에, 제2 광밸브장치(584)로 보내진다. 이러한 청색광은 영상신호에 따라 제2 광밸브장치(584)에 의해서 변조된 후에 2색 반사경(DM3)(DM4)을 통해 공통 확대렌즈(587)로 안내된다. 또한, 상기 녹색광은 2색 반사경(DM1)(DM2)을 통과한 후에 집속렌즈(C2)에 의해서 집속되어 제3 광밸브장치(585)로 안내된다. 이러한 녹색광은 영상신호에 따라 제3 광밸브장치(585)에 의해서 변조되고 반사경(M3) 및 2색 반사경(DM4)에 의해서 반사된 후에 확대렌즈(587)로 안내된다. 이와 같이, 3개의 광밸브장치에 의해서 개별적으로 변조된 3원색은 최종적으로 합성된 후, 확대렌즈(587)에 의해서 확대된 2차 화상으로 전방으로 투사된다. 이때 사용되는 광밸브장치는 수 ㎝정도의 크기를 가지므로 각종 광학부품 및 백색 램프의 크기도 소형화할 수 있다. 따라서, 화상투사기(581)의 전반적인 형상 및 크기를 종래기술에 비해서 축소시킬 수 있는 것이다.
[제 65 실시예]
제 85도는 제 84도에 도시된 화상투사기(581)가 투사용 CRT에 적용되는 일실시예를 도시하는 개략 사시도이다. 이 투사용 CRT에 있어서, TV프레임을 형성하는 스크린은 화상투사기(581)에 의해 후방에서 조사되어 TV스크린상에 확대된 제 2화상(582)을 투사한다. 이 투사용 CRT는 초고해상도 및 고휘도를 갖는다. 또한, 투사용 CRT는 완전히 평탄한 프레임을 형성할 수 있으며 극히 가볍다.
[제 66 실시예]
마지막으로, 제 86도는 본 발명에 의한 집적회로기판이 칼라표시장치를 구성하는데 사용되는 일실시예를 도시하는 개략 단면도이다. 집적회로 칩 기판(590) 위에는 복수개의 픽셀전극(591)이 형성된다. 이 집적회로 칩(590) 위에는 소정 간격을 두고 대향 유리기판(595)이 중첩된다. 두 기판간의 상기 간격은 액정층(592)으로 채워진다. 대향 유리기판(595)의 내표면에는 3원색 필터(594)가 형성된다. 이 3원색 필터(594)는 픽셀전극(591)에 대응하는 소자로 나뉘어진다. 3원색 필터(594)는 피복층(593)으로 피복되어 있다. 이 피복층(593) 위에는 공동전극(596)이 형성된다. 이러한 구조로 인해, 액정층(592)이 공통전극(596)과 픽셀전극(591)사이에 협지되며 전기장에 의해 선택적으로 구동된다. 사용된 3원색 필터(594)의 제조방법으로는 색순도가 높고 패턴 정밀도가 탁월한 염색 방법을 예로 들 수 있다. 이 염색방법은 유기기판을 3회의 사진식각범에 의해 적색, 녹색 및 청색 염료로 선택적으로 염색함으로써 수행된다.
또한, 칼라 표시장치는 전기분해 침착법에 의해 집적회로기판(590)위의 픽셀전극(591)에 3원색 필터를 형성시킴으로써 완성시킬 수 있다.
[제 67 실시예]
제 87도는 본 발명에 의한 광밸브장치가 측정장치의 표시유닛에 사용되는 일실시예를 도시하는 개략 도면이다.
Claims (35)
- 전기절연기판과, 상기 기판 위에 형성된 반도체 단결정 박막으로 이루어진 복합기판과; 상기 복합기판 위에 형성되고, 적어도 일군의 픽셀전극을 선택적으로 통전시키기 위한 일군의 스위치 소자를 구비한 픽셀어레이부를 포함하여 구성되고, 상기 픽셀어레이부에 형성된 상기 스위치 소자는 절연게이트형 전계효과 박막 트랜지스터이고, 상기 각각의 박막 트랜지스터는 상기 반도체 단결정 박막으로 제조된 소오스영역, 드레인영역 및 채널영역과, 상기 반도체 단결정 박막 위에 적층된 게이트절연막과 게이트전극을 구비하고 있으며, 상기 소오스영역 및 상기 드레인영역은 상기 절연게이트 전계효과 박막 트랜지스터에 높은 브레이크다운 전압을 인가할 수 있도록 상기 전기절연기판과 상기 반도체 단결정 박막 사이의 계면으로부터 이격되어 있는 것을 특징으로 하는 광밸브기판 반도체장치.
- 제1항에 있어서, 상기 전기절연기판이 석영으로 제조된 것을 특징으로 하는 광밸브기판 반도체장치.
- 제1항에 있어서, 상기 전기절연기판과 상기 반도체 단결정 박막이 스트레스 버퍼층을 매개하여 고정적으로 적층된 것을 특징으로 하는 광밸브기판 반도체장치.
- 제1항에 있어서, 상기 일군의 픽셀전극은 상기 반도체 단결정 박막으로 제조된 것을 특징으로 하는 광밸브기판 반도체장치.
- 제1항에 있어서, 상기 픽셀전극은 반도체 다결정 박막으로 제조되고, 상기 반도체 다결정 박막은 불순물이 도핑되거나 도핑되지 않은 다결정실리콘 또는 내화금속으로 규화된 다결정실리콘인 것을 특징으로 하는 광밸브기판 반도체장치.
- 제1항에 있어서, 상기 복합기판의 일부를 구성하는 상기 반도체 단결정 박막을 열에 의해 산화시켜서, 상기 복합기판 위의 상기 일군의 픽셀전극과 상기 복합기판의 일부를 구성하는 상기 전기절연기판과의 사이에 필드산화막이 형성되어 있고, 상기 일군의 픽셀전극은 상기 필드산화막의 단차부에 의해서 발생될 수도 있는 절단현상을 방지할 수 있도록 상기 필드산화막의 경사부를 매개하여 상기 스위치소자에 전기적으로 접속되어 있는 것을 특징으로 하는 광밸브기판 반도체장치.
- 전기절연기판과, 상기 기판 위에 형성된 반도체 단결정 박막으로 이루어진 복합기판과; 상기 복합기판 위에 형성되고, 적어도 일군의 픽셀전극을 선택적으로 통전시키기 위한 일군의 스위치 소자를 구비한 픽셀어레이부를 포함하여 구성되고, 상기 픽셀어레이부는 일군의 픽셀전극과, 일군의 스위치소자 및, 유전막으로 이루어진 일군의 캐패시턴스 소자를 구비하고, 상기 각각의 캐패시턴스 소자는 상기 스위치소자 중 대응하는 하나의 소자로부터 선택적으로 공급되는 전하를 보유할 수 있도록 상기 픽셀전극중 대응하는 하나의 전극에 전기적으로 접속된 하나의 전극을 갖는 것을 특징으로 하는 광밸브기판 반도체장치.
- 전기절연기판과, 상기 기판 위에 형성된 반도체 단결정 박막으로 이루어진 복합기판과; 상기 복합기판 위에 형성되고, 적어도 일군의 픽셀전극을 선택적으로 통전시키기 위한 일군의 스위치 소자를 구비한 픽셀어레이부를 포함하여 구성되고, 상기 픽셀어레이부는 일군의 신호전극과 일군의 주사전극 사이의 각 교차점에서 상기 스위치소자로서의 기능을 하는 일군의 다이오드소자와 일군의 픽셀전극으로 이루어지고, 상기 신호전극과 상기 픽셀전극 및 상기 주사전극과 상기 픽셀전극은, 상기 픽셀전극을 선택적으로 통전시킬 수 있도록 상기 다이오드소자를 매개하여 각각 전기적으로 접속된 것을 특징으로 하는 광밸브기판 반도체장치.
- 제1항에 있어서, 상기 픽셀전극의 일부는 규칙적인 요철부가 형성된 표면을 갖는 것을 특징으로 하는 광밸브기판 반도체장치.
- 전기절연기판과, 상기 기판상에 형성된 반도체 단결정 박막으로 이루어진 복합기판과; 상기 복합기판상에 형성되는 것으로서, 일군의 픽셀전극을 선택적으로 통전시키기 위한 일군의 스위치 소자를 구비한 픽셀 어레이부와; 상기 픽셀어레이부를 구동하기 위한 주변회로를 포함하여 구성되고, 상기 주변회로부는 광학적으로 거의 불투명하고, 당해 주변회로의 집적도를 개선할 수 있도록 불투명 격리영역에 의해 격리된 일군의 회로소자와 일체로 형성되어 있고, 상기 픽셀 어레이부는 광에 대하여 대략 투명하고, 상기 스위치 소자군의 각 스위치 소자는 상기 픽셀 어레이부의 광학투명도를 개선할 수 있도록 투명격리영역에 의해 격리되어 있는 것을 특징으로 하는 광밸브기판 반도체장치.
- 제10항에 있어서, 상기 주변회로부는 상기 반도체 단결정 박막위에 형성된 복수개의 상보형 절연게이트 전계효과 박막 트랜지스터를 구비한 것을 특징으로 하는 광밸브기판 반도체장치.
- 제10항에 있어서, 상기 주변회로부는, 화상신호를 상기 픽셀어레이부의 신호전극군에 공급하기 위한 X-구동회로와, 상기 픽셀어레이부의 주사전극군을 선택적으로 주사하기 위한 Y-구동회로를 갖는 구동회로와, 외부로부터의 영상신호를 처리하여 상기 구동회로를 제어하기 위한 제어회로를 구비한 것을 특징으로 하는 광밸브기판 반도체장치.
- 제10항에 있어서, 상기 주변회로부는, 온도를 측정하기 위한 온도센서와, 입사광 또는 광신호의 강도를 검출하기 위한 광센서와, 상기 주변회로부 또는 상기 픽셀 어레이부에 전력을 공급하기 위한 태양전지와, 상기 픽셀어레이부의 소자결함을 검출하기 위한 DRAM감지회로 중 적어도 하나를 구비한 것을 특징으로 하는 광밸브기판 반도체장치.
- 제10항에 있어서, 상기 주변회로부튼 그것의 일부에 집적된 외부 접속단자배선을 갖는 것을 특징으로 하는 광밸브기판 반도체장치.
- 제10항에 있어서, 상기 반도체 단결정 박막상에는 쇼토키 다이오드가 형성되어 있고, 상기 주변회로부와 입출력단자는 고전압의 인가시 야기될 수도 있는 소자의 브레이크다운을 방지할 수 있도록 상기 쇼트키 다이오드를 매개하여 외부에 전기적으로 접속된 것을 특징으로 하는 광밸브기판 반도체장치.
- 전기절연기판과, 반도체 단결정 박막을 구비한 복합기판과; 상기 복합기판 위에 형성되고, 상기 픽셀전극군을 선택적으로 통전시키기 위한 일군의 스위치소자를 구비한 픽셀 어레이부를 포함하는 광밸브기판 반도체장치의 제조방법에 있어서, 상기 전기절연기판의 표면에 반도체단결정판을 접착시키고 상기 단결정판을 연마하여 반도체 단결정 박막을 형성시키는 제 1단계와; 일군의 픽셀전극과, 상기 픽셀전극을 선택적으로 통전시키기 위한 일군의 스위치 소자를 형성시키는 제 2 단계와; 상기 픽셀 어레이부의 각 소자를 전기적으로 접속시키는 제 3 단계를 포함하는 광밸브기판 반도체장치의 제조방법.
- 제16항에 있어서, 상기 제 1단계는 상기 반도체 단결정 박막 또는 상기 전기절연기판의 표면상에 스트레스 버퍼층을 형성시키는 부속단계와, 가열접합에 의해 상기 2개의 기판을 접착시키는 부속단계를 포함하는 것을 특징으로 하는 광밸브기판 반도체장치의 제조방법.
- 제16항에 있어서, 상기 제 2단계는 상기 픽셀전극의 표면을 규칙적인 요철부를 갖도록 성형하는 부속단계를 포함하는 것을 특징으로 하는 광밸브기판 반도체장치의 제조방법.
- 제16항에 있어서, 상기 제 2 단계는 상기 반도체 단결정 박막을 패턴화하여 섬형상 영역을 형성시키는 부속단계와; 상기 섬형상 영역중 일부를 불순물로 도핑처리하여 PN접합 다이오드를 형성시키는 부속단계와; 도전성 물질을 퇴적 및 패턴화하여 상기 PN접합 다이오드와의 전기접속을 행함으로써 상기 픽셀전극을 형성시키는 부속단계를 포함하는 것을 특징으로 하는 광밸브기판 반도체장치의 제조방법.
- 제16항에 있어서, 상기 제 2단계는 상기 반도체 다결정 박막을 퇴적 및 패턴화하여 반도체 다결정 박막으로 이루어진 상기 픽셀전극을 형성시키는 부속단계를 포함하는 것을 특징으로 하는 광밸브기판 반도체장치의 제조방법.
- 제16항에 있어서, 상기 제 2단계는, 상기 반도체 단결정 박막의 선택영역의 전체두께를 열에 의해 산화시켜서 전체두께 필드산화막을 형성시키는 부속단계와; 상기 필드산화막으로 둘러싸인 상기 반도체 단결정 박막의 표면부분을 열에 의해 산화시켜서 게이트산화막을 형성시키는 부속단계와; 상기 필드산화막 위에 소정의 형상을 갖는 게이트전극을 형성시키는 부속단계와; 상기 스위치소자로서의 상기 반도체 단결정 박막으로 이루어진 절연게이트 전계효과 박막 트랜지스터를 형성하도록 마스크로서 기능하는 상기 게이트전극을 매개하여 상기 반도체막을 불순물로 도핑 처리함으로써 소오소영역과 드레인영역을 형성시키는 부속단계를 포함하는 것을 특징으로 하는 광밸브기판 반도체장치의 제조방법.
- 제16항에 있어서, 상기 제 2단계는, 상기 반도체 단결정 박막을 소정의 형상으로 패턴화하여 상기 반도체 단결정 박막의 상기 픽셀전극 및 상기 스위치 소자전극을 연속적으로 형성시키는 부속단계와; 상기 반도체 단결정 박막의 표면을 열에 의해 산화시켜서 게이트절연막을 형성시킨 다음, 상기 게이트절연막 위에 소정형상의 게이트전극을 형성시키는 부속단계와; 마스크로서 기능하는 상기 게이트전극을 매개하여 상기 반도체 단결정 박막을 불순물로 도핑처리하여 소오스영역, 드레인영역 및 이 드레인영역에 인접한 픽셀적극이 형성되도록 함으로써 반도체 단결정 박막 절연게이트 전계효과 박막 트랜지스터와 상기 픽셀전극으로 이루어진 스위치소자를 하나의 단계에서 형성시키는 부속단계를 포함하는 것을 특징으로 하는 광밸브기판 반도체장치의 제조방법.
- 제16항에 있어서, 상기 제 2단계는, 실리콘 다결정 박막을 퇴적시키는 부속단계와; 상기 실리콘 다결정 박막을 불순물로 도핑처리하는 부속단계와; 상기 실리콘 다결정 박막을 소정의 형상으로 패턴화하여 그들을 상기 스위치소자와 접속함으로써 픽셀전극을 형성시키는 부속단계를 포함하는 것을 특징으로 하는 광밸브기판 반도체장치의 제조방법.
- 제16항에 있어서, 상기 제 1단계는, 반도체단결정판의 배면을 선택적으로 에칭하여 오목부를 형성시키는 부속단계와; 상기 배면에 산화막을 퇴적시켜서 상기 배면을 평탄하게 하는 부속단계와; 상기 평탄면에 투명한 전기절연판을 접착시키는 부속단계와; 상기 반도체단결정판을 연마하는 부속단계를 포함하고, 상기 제 2단계는 상기 퇴적 산화막이 외부에 노출된 표면을 가질 때까지 상기 반도체단결정판을 정밀하게 연마하는 부속단계를 포함하는 것을 특징으로 하는 광밸브기판 반도체장치의 제조방법.
- 전기절연기판 및 반도체 단결정 박막을 갖는 복합기판과; 상기 복합기판 위에 형성되고, 픽셀전극군을 선택적으로 통전시키기 위한 일군의 스위치 소자를 구비한 픽셀 어레이브와; 상기 픽셀 어레이부를 구동하기 위한 주변회로부로 이루어진 광밸브기판 반도체장치를 제조하기 위한 방법에 있어서, 상기 전기절연기판의 표면에 반도체단결정판을 접착시키고, 상기 단결정판을 연마하여 반도체 단결정 박막을 형성시키는 제 1단계와; 상기 반도체 단결정 박막을 처리하여 상기 반도체 단결정 박막으로 이루어진 상기 주변회로부를 형성시키는 제 2단계와; 상기 제 2단계의 실행중, 실행전 또는 실행후에, 상기 일군의 픽셀전극과, 상기 픽셀전극군을 선택적으로 통전시키기 위한 일군의 스위치 소자를 형성시키는 제 3단계와; 상기 주변회로부의 각 소자와 상기 픽셀 어레이부의 각 소자를 전기적으로 접속시키는 제 4단계를 포함하는 광밸브기판 반도체장치의 제조방법.
- 제25항에 있어서, 상기 제 2단계는, 상기 반도체 단결정 박막을 부분적으로 제거한 다음 열처리하여 상기 반도체 단결정 박막의 표면상에 게이트절연막을 형성시키는 부속단계와; 상기 게이트절연막을 다결정반도체 또는 아몰포스 반도체로 이루어진 박막으로 피복하여 소정 형상의 패턴을 형성시키는 부속단계를 포함하고, 상기 제 3 단계는, 게이트전극으로서의 상기 반도체 다결정 박막 또는 상기 반도체 아몰포스 박막을 이용하여 게이트전극 위에 게이트절연막을 형성시키는 부속단계와; 반도체 다결정 박막을 퇴적시키고 그것을 소정의 형상으로 패턴화하여 반도체영역을 형성시키는 부속단계와; 상기 스위치 소자로서 기능하는 절연게이트 전계효과 박막 트랜지스터를 형성하도록 상기 반도체박막의 선택 영역을 불순물로 도핑처리하여 소오스영역과 드레인영역을 형성시키는 부속단계를 포함하는 것을 특징으로 하는 광밸브기판 반도체장치의 제조방법.
- 제25항에 있어서, 상기 제 2단계는, 상기 반도체 단결정 박막을 부분적으로 제거한 다음 열처리하여 상기 반도체 단결정 박막 위에 게이트 절연막을 형성시키는 부속단계와; 상기 게이트절연막을 다결정반도체 또는 아몰포스 반도체로 이루어진 박막으로 피복하여, 상기 주변회로부의 게이트 전극을 형성하기 위해 소정형상의 패턴을 형성시키는 부속단계와; 마스크로서 기능하는 상기 게이트전극을 매개해서 상기 반도체 단결정 박막을 불순물로 도핑처리하여 상기 주변회로부에 절연게이트 전계효과 박막 트랜지스터를 형성시킴으로써 소오스영역과 드레인영역을 형성시키는 부속단계를 포함하는 것을 특징으로 하는 광밸브기판 반도체장치의 제조방법.
- 제25항에 있어서, 상기 제 2단계는, 상기 반도체 단결정 박막의 선택 영역의 표면부분을 열에 의해 산화시켜서 제한된 두께의 필드산화막을 형성시키는 부속단계를 포함하고, 상기 제 3단계는 상기 반도체 단결정 박막의 선택 영역의 전체 두께를 열에 의해 산화시켜서 전체 두께의 필드산화막을 형성시키는 부속단계를 포함하는 것을 특징으로 하는 광밸브기판 반도체장치의 제조방법.
- 제25항에 있어서, 상기 제 2단계는 상기 반도체 단결정 박막의 전체두께를 선택적으로 에칭하여 섬형상 소자영역을 형성시키는 부속단계를 포함하는 것을 특징으로 하는 광밸브기판 반도체장치의 제조방법.
- 전기절연기판 및 반도체 단결정 박막을 구비한 복합기판과; 픽셀영역을 규정하는 일군의 픽셀전극과, 상기 픽셀전극을 선택적으로 통전시키기 위한 일군의 스위치소자를 구비한 픽셀어레이부와; 소정의 간극을 두고 상기 복합기판에 대향하는 대향기판과; 상기 각 픽셀전극의 선택적 통전에 따라 광학적인 변화를 일으킬 수 있도록 상기 간극에 채워지는 전광물질을 포함하여 구성되고, 상기 스위치 소자는 절연게이트 전계효과 박막 트랜지스터이고, 각각의 박막 트랜지스터는 게이트전극과, 반도체 단결정 박막으로 이루어진 한쌍의 불순물 확산영역을 가지며, 상기 한쌍의 불순물 확산영역에 대응하는 상기 픽셀전극은 공통의 반도체 단결정 박막에 형성된 불순물 확산영역인 것을 특징으로 하는 광밸브장치.
- 제30항에 있어서, 상기 전광물질은 액정이고, 상기 액정을 소정의 정렬상태로 유지하기 위한 정렬수단을 추가로 포함하되, 상기 정렬수단은 적어도 하나의 픽셀전극영역을 포함하는 상기 픽셀영역에 선택적으로 형성된 규칙적 요철부인 것을 특징으로 하는 광밸브장치.
- 제30항에 있어서, 상기 복합기판 위의 주변부에 배치되어 상기 픽셀어레이부를 구동하기 위한 구동회로부와, 단결정 반도체 위의 상기 주변부에 형성되어, 입사광에 의해 발생되는 전력으로 상기 구동회로를 통전시키거나, 입사되는 광신호에 따른 전기신호를 상기 구동회로에 입력신호로서 공급하기 위한 광전소자를 추가로 포함하는 것을 특징으로 하는 광밸브장치.
- 전기절연기판과 반도체 단결정기판의 접착후 상기 반도체 단결정기판을 연마하여 복합기판제조용 반도체 단결정 박막을 형성시키는 제 1단계와; 상기 복합기판상에 픽셀 어레이부를 집적시켜서, 픽셀영역을 규정하기 위한 일군의 픽셀전극과, 상기 각각의 픽셀전극을 선택적으로 통전시키기 위한 일군의 스위치소자를 형성시키는 제 2단계와; 상기 픽셀영역에 대한 액정정렬수단을 형성시키는 제 3단계와; 소정의 간극을 두고 상기 복합기판 위에 대향기판을 중첩시키는 제 4단계와; 상기 간극에 액정을 충전시키는 제 5단계를 포함하는 광밸브장치의 제조방법.
- 제33항에 있어서, 상기 제 3단계는 상기 픽셀영역의 표면상에 요철부를 규칙적으로 형성시키는 부속단계를 포함하는 것을 특징으로 하는 광밸브장치의 제조방법.
- 광원과; 상기 광원으로부터 공급되는 광을 이용하여 화상을 형성시키기 위한 광밸브장치와; 상기 광밸브장치의 화상을 확대하여 투사하는 광학렌즈로 이루어진 화상투사장치에 있어서, 상기 광밸브장치는, 전기절연기판과 반도체 단결정 박막을 구비한 복합기판과; 픽셀영역을 규정하기 위한 일군의 픽셀전극과, 상기 픽셀전극을 선택적으로 통전시키기 위한 일군의 스위치 소자를 구비한 픽셀어레이부와; 소정의 간극을 두고 상기 복합기판에 대향하는 대향기판과; 상기 간극에 채워져서, 상기 각 픽셀전극의 선택적 통전에 따라 광학적인 변화를 일으키는 전광물질를 포함하여 구성되고, 상기 픽셀어레이부에 형성된 상기 스위치 소자는 절연게이트형 전계효과 박막 트랜지스터이고, 상기 각각의 박막 트랜지스터는 상기 반도체 단결정 박막으로 제조된 소오스영역, 드레인영역 및 채널영역과, 상기 반도체 단결정 박막 위에 적층된 게이트절연막과, 게이트전극을 구비하고 있으며, 상기 소오스영역 및 상기 드레인영역은 상기 절연게이트 전계효과 박막 트랜지스터에 높은 브레이크다운 전압을 인가할 수 있도록 상기 전기절연기판과 상기 반도체 단결정 박막 사이의 계면으로부터 이격되어 있고, 상기 주변회로부는 광학적으로 거의 불투명하고, 당해 주변회로의 집적도를 개선할 수 있도록 불투명 격리영역에 의해 격리된 일군의 회로소자와 일체로 형성되어 있고, 상기 픽셀 어레이부는 광에 대하여 대략 투명하고, 상기 스위치 소자군의 각 스위치 소자는 상기 픽셀 어레이부의 광학 투명도를 개선할 수 있도록 투명격리영역에 의해 격리되어 있는 것을 특징으로 하는 화상투사장치.
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