KR100296072B1

KR100296072B1 - 채널코드디코더와디코딩방법

Info

Publication number: KR100296072B1
Application number: KR1019930005679A
Authority: KR
Inventors: 리차아드케이브러시
Original assignee: 존 지이 메사로스; 암펙스시스템즈코포레이션
Priority date: 1992-04-03
Filing date: 1993-04-02
Publication date: 2001-10-24
Anticipated expiration: 2013-04-02
Also published as: EP0564283A2; DE69329740T2; EP0564283A3; JPH06318929A; US5390195A; DE69329740D1; EP0564283B1; KR930022763A; ATE198109T1

Abstract

본 발명은 정보 채널로 부터의 비합법 채널 코드 패턴들에 응답하여 신호 플래그를 발생하는 방법과 장치에 관한 것으로, 상기 신호 플래그는 전형적으로 다음 에러 정정 디코더에 의해 삭제 플래그로서 사용될 수 있다. 데이타 에러 위치를 나타내는 이 삭제 플래그는 실행 개선을 위해 에러 정정 논리회로 같은 이용 회로로 공급될 수 있다. 특히, 본 발명에 따르는 밀러-스퀘어 채널 코드 포맷 디코더는 에러 위치 정보를 쉽고 저렴하게 공급하므로써 리드-솔로몬 에러 정정 코드의 에러 정정력같이 에러 정정력을 증가시킬 수 있다.

Description

채널 코드 디코더와 디코딩 방법

제 1 도는 본 발명을 이용하는 에러 정정 코딩을 사용하는 밀러 - 스퀘어 녹화/재생 데이터 채널의 블록도.

제 2 도는 일 형태의 밀러 - 스퀘어 디코더의 종래 논리회로도.

제 3 도는 제 2 도의 밀러 - 스퀘어 디코더와 관련된 타이밍도.

제 4 도는 본 발명에 따르는 쇼트 런 위반 논리를 지니는 밀러 - 스퀘어 디코더의 회로도.

제 5 도는 제 4 도의 밀러 - 스퀘어 디코더와 관련된 신호 파형의 타이밍도.

제 6 도는 본 발명에 따르는 오류 동기 위반 논리를 지니는 밀러 - 스퀘어 디코더의 회로도.

제 7 도는 제 6 도의 밀러 - 스퀘어 디코더와 관련된 신호 파형의 타이밍도.

제 8 도는 본 발명에 따르는 긴 런 위반 논리를 지니는 밀러 - 스퀘어 디코더의 회로도.

제 9 도는 제 8 도의 M²디코더와 관련된 신호 파형들의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

102,200 : M²디코더 106 : ECC 디코더

112 : 인코딩 논리회로 120 : 디코딩 논리회로

124 : 싱크 126 : ECC 인코더

128 : 클록 발생기 130 : M²인코더

142 : 클록 복귀 논리회로

210 : M²신호 이상 전이 검출 논리회로

220 : 데이터 시프터

240 : 데이터 - 1 검출 논리회로 270 : 동기 논리회로

600 :오류 동기 위반 논리회로 800 : 롱 런 위반 논리회로

본 발명은 일반적으로 데이터 전송 및 에러 정정 시스템에 관한 것으로, 특히, 에러 정정 능력을 증가시키기 위해 밀러 - 스퀘어 코딩 규칙을 사용하여 직렬 바이너리 데이터 스트림에 응답해 데이터 에러 위치 정보를 발생하는 장치와 방법에 관한 것이다.

디지털 데이터 정보 전송에 있어서의 데이터 신뢰성은 에러 검출과 정정에 의해 증가된다. 정보 채널에 있어서의 데이터 통합성을 보장하는 기능을 하는 리드-솔로몬 코드 (Reed - Solomon code), 파이어 코드 (Fire code), 및 해밍 코드(Hamlning code) 같은 많은 에러 정정 코딩(ECC) 방식이 이용 가능하다. 전형적으로 데이터는 정보 채널의 전송 단부에서 ECC 인코더를 사용해 인코딩하는 리던던시(redundancy)가 부가된다. 그러나, 전송 전에, 이 ECC 인코드된 데이더 스트림은 일반적으로 하나의 셋(set)의 정보 채널 데이터 코딩 규칙에 따라 더 인코드된다. 공통 채널 코드중 둘은 맨체스터 코드(Manchester code)와 밀러 - 스퀘어 코드(Miller - squared code)(M²코드)이다. 정보 채널의 성질에 근거해 적절한 채널신호가 선택되는데, 예를 들어, 밀러 - 스퀘어(M²) 코드는 자신이 타이밍 정보를 데이터 스트림에 새겨두기 때문에 채널들을 자기적으로 녹화하고 재생하는 것에 대해 특별한 적응성이 있으며, 그 결과 코드 스트림은 직류 성분이 없고 극성에 둔감하다. 밀러 코드와 밀러 - 스퀘어 코드에 대한 더욱 완벽한 설명은 1983년 7월 21일자로 허여된 밀러의 미합중국 특허 Re 31,311 (밀러 스퀘어 또는 M²코드)와 1963년10월 22일자로 허여된 밀러의 미합중국 특허 제 3,108,261 호를 참조하여 될 수 있다.

밀러 스퀘어 코드는 전이(transition)가 데이터 셀의 중간이나 데이터 셀 사이의 경계에서 발생할 수 있는 것이다. 데이터 셀 또는 비트 셀은 논리적인 데이터 비트를 함유하는 독립된 타이밍 펄스(클록)에 의해 확인될 수 있는 시간 간격으로 지칭된다. 데이터 비트당 두 개의 M²코드가 있으며, M²인코더와 디코더는 직렬 데이터 레이트의 2배인 클록 주파수로 동작한다. 이러한 2배인 레이트 클록은 M²클록으로 지칭된다. M²코드 스트림에는 자기(magnetic) 레코더의 재생 코드 스트림같은 세가지의 규칙, 강제사항 또는 조건이 있는데, 그들은 오류 M²코드 시컨스들을 검출하기 위해 쉽게 조사될 수 있다. 이들 세 조건은 M²코드를 완전히 규정하는 것이 아니라 미합중국 특허 Re.31,311 에 규정되는 M²코딩 규칙의 결과이다.

1. M²코드에서의 전이들 간의 최소 런 렝스(run length)는 1개의 데이터셀이나 2개의 M²클럭이다. 이보다 짧은 런 렝스는 재생 코드 스트림에서의 에러를 가리키고 쇼트 런 위반(violation)으로 언급된다.

2. M²코드에서의 전이들 간의 최대 런 렝스는 3개의 데이터 셀이나 6개의 M²클럭이다. 이보다 긴 런 렝스는 재생 데이터 스트림에서의 에러를 가리키고 롱런 위반으로 언급된다.

3. 2개 이상의 데이터 셀 (4개 이상의 M²클럭)이 발생할 때마다, 런을 시작하는 전이가 데이터 셀의 중간에서 발생한다. 이는 M²디코더에서의 데이터 셀경계의 위치를 결정하는데 사용되기 때문에 M²동기 시컨스로서 언급된다. 전이가 두 셀의 경계에서 발생할 경우, 그것은 재생 데이터 스트림에서의 에러를 가리키고 오류 동기 시컨스로 지칭된다.

오류 M²시컨스 (또는 규칙이나 강제 사항을 위반하는 시컨스)는 전이가 시프트되게 하는 재생 M²코드 스트림에서의 에러 결과이다. 오류 M²시컨스가 발생하면, M²디코더는 디코드된 출력 데이터에 에러를 발생하게 되나, 그 위치는 불확실하게 된다 (일반적으로 두개의 가능한 데이터 비트 중 하나에 발생한다). 그러므로, 일반적으로 오류 M²시컨스가 검출될 때 두개의 디코드된 데이터 비트를 불확실한 것으로 플래그하는 것이 필요하다.

전송을 위해, 정보와 에러 정정 리던던시 코드를 모두 포함하는 데이터는 먼저 채널 코딩안(coding scheme)에 따라 하나의 셋의 이산 전기 신호에 의해 소오스 단자에서 인코드되고, 이후 데이더 수신 단자에서 디코드된다. 그 채널 코딩안은 데이터를 변형하고 사용된 에러 정정 방법에 부가적이며 독립적으로 적용한다. 이러한 전기 신호 패턴의 셋은 개별 전송 파형간에 특별한 시간 관계를 규정하는 것을 동반한다. 소오스 단자는 미리 규정된 시간 관계를 사용하여 개별 신호들을 전송하며, 그 결과 수신 단자는 도달하는 각 이산 신호를 인식할 수 있게 된다. 이들 데이터 비트는 녹화되거나 전송될 수 있고, 달리 자기 테이프에 녹화되거나 거기에서 재생될 수 있다.

자기 테이프 녹화에 있어, 전송 중의 전자기 간섭, 미디어 드롭아웃(media dropout), 헤드와 테이프의 접촉 불량, 가우스 열 잡음, 및 테이프 표면 오염은 에러 원인이다. 일반적으로 자기 녹화 에러는 두 종류로 발생한다. 달리 에러가 없는 영역에서 많은 비트가 같이 변조(corrupt)되는 소위 에러 버스트(error burst)라 불리는 큰 변조와, 단일 비트들에 영향을 끼치는 랜덤 에러들이 있다. 메커니즘이 어떠하든, 결과는 수신된 데이터가 송신된 것들과 완전히 같지 않다는 것이다. 때때로 재전송이 정렬되도록 시간이 허용할 경우는 에러가 있었다는 것을 아는 것으로 충분하다. 이는 텔렉스 메시지의 경우는 알맞으나 오디오 또는 비디오 전송같은 다른 것의 경우는 매우 부적절하다.

각 에러 정정 코드(ECC)는 일반적으로 에러 검출 및 정정 기능을 포함한다. 임의의 에러 정정 방법에 있어서, 사용된 보호 정도는 직면할 에러의 가능성에 대해 적절해야만 한다. 일반적으로 에러 정정 능력이 증가하면 더 큰 리던던시가 필요하게 되어, 복잡성은 물론, 채널 대역폭 또한 커지게 되므로 ECC 설계에 있어 균형을 맞출 필요가 있다.

일반적으로, 두가지 알려지지 않은 것을 설명하려면 두 조각의 독립된 정보가 필요하다. ECC 에서의 에러의 위치와 값은 임계 정보 조각들이다. 에러 위치같은 그들 중 하나가 외부 소오스 즉, ECC 디코더 범위 밖의 소오스로부터 어떻게든 알려진다면, 잘못된 메세지는, 정정값 같은 다른 정보 조각이 사용 중인 ECC 디코더로부터 추론할 수 있는 유일한 정보 조각일지라도 정확한 내용으로 정정될 수 있다.

통상적인 ECC 는 리드 - 솔로몬 코드이다. 리드 - 솔로몬 코드에서도 여러 디지털 시스템처럼 데이터 비트들이 데이터 워드나 기호로 조립된다. 임의의 크기의 기호가 가능하나 8 비트의 기호 크기가 보통 사용되는데, 그 이유는 통상적으로 바이트로 적응되는 시스템들과 작동하기 때문이다. 8 비트 기호들은 2⁸- 1 = 255개 기호의 최대 시컨스 길이를 내포한다. 255개 기호에 달하는 이 시컨스는 코드 워드라 불린다. 각 기호가 8 비트를 갖기 때문에, 코드 워드는 255 × 8 = 2040 비트에 달하는 길이가 된다. 코드 워드 내에서, 많은 기호들은 첵크 기호로 지정된다. 각 체크 기호는 에러 위치나 값 같은 한 조각의 에러 정보를 제공할 수 있는 리던던시 레벨을 표시한다. 모든 에러 정정은 전송을 위해 리던던시를 정보에 부가하는 것에 의지한다.

예시로서, 10개 체크 기호를 지니는 255 × 8 비트 기호의 리드 - 솔로몬 코워드는 데이터를 나머지 245개 기호로 제한한다. 에러 정정이 2개 레벨의 리던던시나 2개 체크 기호 (위치와 값에 하나씩)를 필요로 하기 때문에, 이론적으로 ECC 디코더는 이 코드 워드 내에서 5개에 달하는 에러를 검출하고 정정할 수 있다. 어떤 비디오 및 오디오 응용에 있어서는, 에러를 정정하지 않고 간단하게 검출하는 것이 더 나은 전략이다. 그렇게 되면, 그 경우에서는, 10개에 달하는 에러가 정정되지 않은 채 검출될 수 있다. 에러의 위치가 다른 수단에 의해 알려질 때, 두배의 에러가 같은 양의 리던던시 동안 정정될 수 있다. 이는 삭제 정정이라 불린다. 삭제 정정은 에러를, 그들의 위치는 알려져 있으나 값은 알려져 있지 않을 때 검출하는 것을 지칭한다. 잠재적으로, 삭제 정보를 가짐으로써 에러 정정 능력을 2배로 할 수 있다.

본 발명에 따르면, M²규칙 위반의 검출에 근거해 신호의 출력을 인에이블시키는 새롭고 개선된 밀러 - 스퀘어 디코더가 제공되는데, 이때 신호와 데이터 스트림은 에러 정정 회로로 전송된다.

본 발명의 전술한 목적과 다른 목적들은 디코더로 부더 신호 플래그 출력을 디코드된 데이터 스트림과 함께 시간 관계를 가지고 발생시키는 디코더 장치와 방법을 제공하므로써 달성되는데, 이때 신호 플래그는 선택된 하나 이상의 코딩 규칙위반을 나타낸다. 본 발명에 따르면, 밀러 - 스퀘어 채널 코드 디코더는 직렬 바이너리 정보 스트림을 수신하도록 만들어지며, 유효성에 있어 문제가 있는 그러한 디코드된 데이터 비트들의 위치를 나타내는 신호 플래그를 발생한다. 바람직한 실시예에서, 신호 플래그는 위치는 알려져 있으나 값은 알려지지 않은 데이터 에러를 지칭하는 삭제 플래그이다. 삭제 플래그 신호와 데이터는 다음 에러 정정을 위해 같이 전송된다.

통상적인 시스템에서, M²디코더와 ECC 디코더는 독립적으로 동작한다. 즉, M²디코더는 ECC 디코더 실행을 개선시킬 정보를 하나도 ECC 디코더에 공급하지 않는다. 본 발명에서, M²디코더는 재생 M²코드 스트림에서의 에러를 검출하여 문제가 될 수 있는 그 디코드된 데이터 비트를 플래그한 후 그 정보를 ECC 디코더에 "삭제" 플래그로서 보내 ECC 디코더 실행을 개선할 수 있다. 이러한 플래그는 다른 라인상의 디코드된 데이터와 동기적으로 ECC 논리회로로 간다. 일반적으로, 삭제부분을 수정하기 위해 오직 1개의 체크 기호만이 필요하지만, 플래그되지 않은 에러를 정정하려면 2개의 체크 기호가 필요하다. 그러므로, 잠재적으로, 삭제부분은 ECC 디코더가 정정할 수 있는 에러 수의 2배일 수 있다.

첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.

도면, 특히 제 1도에서는 정보 채널에 입력되기 전과 그곳에서 출력된 후에 각각 바이너리 데이터를 인코딩하고 디코딩하는 시스템(100)의 블록도를 도시하는데, 그것은 밀러 - 스퀘어 디코더(102)를 포함하며, 그 디코더(102)는 경로(103)를 통해 디코드된 출력을 제공하며 또 데이터 에러에 응답해 경로(104)를 통해 삭제 플래그같은 지시자를 에러 정정 개선을 위해 ECC 디코더(106)같은 유용 회로에 공급하는 신호 발생 수단을 더 포함한다.

데이터 소오스(110)로 부터의 바이너리 형태의 데이터는 경로(114)를 통해 인코딩 논리회로(112) (점선으로 도시됨)에 공급된다. 데이터 소오스(110)의 데이터는 "1" 비트를 포함하는 전 비트 셀에 대해 1 레벨 (또는 상태) 신호를 설정하고 비트 셀에 "0" 상태가 있는 곳에서 0 레벨 (또는 상태)이 되는 영-레벨-비복귀(NRZ-L) 데이터 코드같은 임의의 수의 잘 알려진 데이터 프로토콜을 따를 수 있다. 그러므로, 연속적인 비트 셀이 상이한 상태에 있을 때만 전이가 있다. 인코딩 논리회로(112)에서 출력되는 인코드된 데이터 스트림은 정보 채널(116)을 통해 이동하고 경로(118)를 통해 데이터 디코딩을 위해 디코딩 논리회로(120)(점선으로 도시됨)에 도달한다. 디코드된 데이타 스트림은 경로(122)를 통해 다음에 이용되도록 싱크(sink)(124)에 전송된다.

인코딩 논리회로(112)는 ECC 인코더(126), 클록 발생기(128), 및 M²인코더(130)로 이루어진다. ECC 인코더(126)는 그곳에 접속되는 M²인코더(130)에 앞서서 데이터 소오스(110)의 데이더를 수신한다. 클록 발생기(128)는 적절한 주파수와 위상으로 주기적인 타이밍 펄스를 발생하여 경로(134,136,134)를 통해 각기 ECC 인코더(126)와 M²인코더(1301)로 공급한다. 경로(114)상의 데이터는 데이터 통합성을 보장하기 위한, 리드 - 솔로몬 코드를 공급하는 것 같은 데이터 리던던시 처리를 위해 ECC 인코더(126)에 클럭된다. 그런 후 ECC 인코드된 데이터는 경로(138)를 통해 M²채널 코드 규칙에 따르는 또 다른 인코딩을 위해 M²인코더(130)에 직렬로 공급된다. 경로(140)를 통해 전송된 이러한 (이중) 인코드된 데이터 스트림은 자기 클록킹(self-clocking)과, DC 성분을 없애고 극성에 둔감하게 하는 것은 물론 ECC 코드 워드내 고정된 수의 데이터 에러를 검출하고 수정하는 것이 가능하도록 하기 위해 인코드된다. 그것은 정보가 기록되고 나중에 읽혀지는 자기(magnetic)테이프 레코더를 포함할 수 있는 정보 채널에 공급된다.

정보 채널(116)의 출력은 경로(118)를 통해, 클록 복귀 논리회로(142), M²디코더(102), 및 ECC 디코더(106)로 구성되는 디코딩 논리회로(120)로 전송된다. 클록 복귀 논리회로(142)는 M²코딩 위상 전위로부터 클록킹 타이밍 펄스를 재성립하기 위해 경로(118)를 통해 인코드된 데이터를 수신한다. 이 재구성된 클록 정보는 경로(144)를 통해 클록 복귀 논리회로(142)로부터 직렬의 인코드된 데이터 스트림을 수신하는 것은 물론 M²클록 정보를 수신하는 M²디코더(102)로 보내진다. M²디코더(102)의 일부는 데이터를 NRZ-L 포맷같은 원래의 프로토콜로 복귀시키는 M²채널 코드 규칙에 따라 입력 데이터를 디코드한다. 다른 부분은 오류 M²코드 패턴에 응답하여 데이터 스트림에서의 데이터 에러를 검출하며, 세 번째 부분은 가능 에러 위치를 나타내는 삭제 플래그를 발생한다. 이들 삭제 플래그는 데이터를 동기방식으로 전송하는 대응 데이더 경로(103)에 독립한 경로(104)를 통해 전송된다.

삭제 플래그와 M²디코드된 데이터는 모두 삭제 플래그를 이용하는 ECC 디코더(106)로 각각의 패스(104,103)를 통해 입력된다. ECC 디코더(106)는 데이터 에러용의 부호화된 리던던시를 통해 체크해 그들의 위치와 값을 모두 결정한다. 경로(104)로부터의 가능 데이터 에러 위치를 나타내는 삭제 플래그는 잠재적으로 상기 언급된 이유를 위해 ECC 디코더(106) 정정력을 2배로 하는 기능을 한다. 즉, ECC 디코더(106)에는 에러 위치를 나타내는 정보가 제공되며, 디코더에 의해 실헹될 경우 내부에 또 다른 처리를 필요로 하는 기능을 한다. 그런 후 디코딩 논리회로(120)로부터의 M²- ECC 디코드된 데이터는 다음에 이용되도록 경로(122)를 통해 데이터 싱크(124)로 공급된다.

제 2도는 논리도 형태로 통상적인 M²디코더(200)를 도시하고, 제 3도는 유효 또는 오류 없는 코드 시컨스와 그와 관련된 신호들을 디코딩하는 제 2도의 동작을 예시한다. 일반적으로, 제 3도의 타이밍도는 제 2도의 논리회로의 동작에 적용될 수 있는 신호 파형을 도시하는데, 거기서 그 파형은 시간에 수직하게 나타내어진다. 타이밍도에서, "*"는 M²코딩 규칙에 따르는 "1" 전이의 누락(missing)을 나타낸다. 그리고 "?'' 는 데이터 에러로 인한 불확실한 데이터를 나타낸다. 또 "X" 는 데이터 에러로 인한 부정확한 데이터를 나타낸다. 타이밍도에서 M²코드 파형성 아래에 나타나는 RUN LEN 으로 지정된 행 (예, 제 3도(e))은 특별한 전송과 관련된 M²CODE 코드 런 렝스라 지칭된다.

기록 데이터 스트림 REC DATA [3(C)] 는 디코더 NRZ 클록의 정확한 위상을 결정하는 스타트 근처에 두 개의 "101" 시컨스를 포함한다. 또한 "미싱(missing) 1" 검출을 나타내는 2-½ 및 3 데이터 셀의 코드 런 렝스가 있다. 전술한 바와 같이, 하나의 데이터 셀의 런 렝스는 제 3도에 예시된 하나의 NRZ 클록 [3(p)] 주기나 두개의 M²클릭 주기와 같다.

제 2도에 도시되듯이, M²디코더(200)는 경로(202)를 통해서는 M²CLK 신호[3(a)] 를, 경로(204)를 통해서는 M²인코드된 데이터 스트림 M²CODE [3(d)] 를 수신한다. M²인코딩 전, NRZ-L 과 그와 관련된 클록같은 원래의 데이터 프로토콜은 M²디코더(200) 출력으로서 재기억되며, 그것은 이후 설명될 각 플립플롭(FF8, FF9)으로부터의 경로(206)상의 NRZ-L [3(q)] 데이터 스트림 DATA OUT(NRZ DATA 를 볼것)과 경로(208)상의 CLK OUT(NRZ CLK 를 볼 것)을 포함한다.

플립플롭(FF1, FF2)와 XOR 게이트(G1)를 구비한 M²신호 이상 전이 검출 논리회로(210)는 제 3(h) 도에 도시된 신호 XD1 을 출력하도록 이루어지며, 그 신호 XD1 은 각기 데이터 코드 전이를 나타내는 이산 펄스들을 갖는다. 플립플롭(FF1)의 D 단자는 신호 M²CODE 를 수신하고, FF2 의 D 단자는 FF1 의 Q 단자에 접속된다. 두개의 플립플롭(FF1, FF2)은 모두 각각의 리드(211,213)를 통해 리드(202)상의 M²CLK 신호에 의해 클록된다. 플립플롭(FF1, FF2)이 2-비트 시프트 레지스터를 형성하는 동안, M²데이터 코드 위상 전이에 민감한 XOR 게이트 (G1)는 두 단자 출력, 즉 관련 플립플롭(FF1, FF2)에서 각기 나오는 제 3도에 도시된 신호를 QD1[3(f)] 와 QD2 [3(g)] 을 수신해 작동한다. XOR 게이트(G1)의 출력 XD1 은 M²코드 스트림에 전이가 있을 때마다 하나의 M²클록에 대해 "1" 이다.

캐스케이드 열의 플립플롭(FF3, FF4, FF5, FF6)으로 구성되는 데이터 시프터(220)는 각기 경로(202,221; 202,223 ;202,225 ; 202,227)를 통해 신호 M²CLK 에 의해 클록되고 플립플롭(FF3)의 단자 D 로 신호 XD1 을 수신한다. 플립플롭의 Q 단자 출력, 제 3도에 도시된 신호 QT1 [3(i)], QT2 [3(j)], QT3 [3(k)], QT4 [3(1)] 은 각각 마지막 플립플롭(FF6)을 제외하고는 다음 플립플롭의 D 단자에 공급된다. 이들 4개 플립플롭은 M²데이터 코드 전이 패턴을 함유하는 4-비트 시프트 레지스터를 형성한다. 신호(QT1 - QT4)는 M²디코더(200)에서 계속해서 사용되어 원래의 NRZ 데이터 파형과 클록 정보를 결정한다.

데이터 - 1 검출 논리회로(240)는 AND 게이트(G2)와 OR 게이트(G3)를 포함한다. 신호(QT1 - QT4)는 AND 게이트(G2)의 입력이며, 그것의 출력, 즉 저지된 "1"을 나타내는 경로(242)를 경유한 신호 MlSS1NG - 1 [3(m)]은 다른 입력으로 경로(244)를 통해 신호 QT3 를 갖는 0R 게이트(G3)에 수신된 경로(246) 상에 제 2도에도시된 신호 DATA - 1 을 출력한다. 신호 M1SS1NG - 1 은 2.5 또는 3 데이터 셀의런 렝스가 있을 때 "1" 이고, M²코딩 규칙에 따라 저지된 데이터 "1" 을 나타낸다. 이는 또한 "미싱 1 전이"라 지칭된다. 제 3도에는 두 개의 "미싱 1 전이" 가 있으며 모두 "*"로 표시되어 있다. 정상 데이터 "1" 또는 누락 데이터 "1"의 조건의 경우 신호 DATA - 1 [3(n)]은 "1"로, 데이터 "1" 이 참임을 나타낸다.

입력으로 신호 QTl, QT2, QT3, QT4 를 갖는 AND 게이트(G4)는 경로(202,203)를 통한 신호 M²CLK 에 의해 클록되는 동기 논리회로(270)로 경로(262)를 통해 이어지는 제 3(o)도에 도시된 신호 M²SYNC 를 출력한다. 신호 M²SYNC 는 두 개이상의 데이터 셀로 이루어진 런 렝스에 의한 전이가 있을 때 하나 이상의 M²클록에 대해 "1" 이다. 이러한 신호 M²SYNC 는 전형적으로 "101" 데이터 시컨스에 의헤 발생되며 디코더 NRZ 클럭의 위상을 정확하게 동기되게 한다. 경로(272)를 통한 동기 논리회로(270)로부터의 신호 CLOCK-PHASE (제 3도에 도시 안됨)는 경로(274)를 경유하여 동기 논리회로(270)로 되돌아오는 신호 NRZ CLK [3(p)]를 출력으로 갖는 XOR 게이트(G5)에 입력된다. 동기 논리회로(270)는 신호 M²SYNC 가 하이일때 신호 NRZ CLK 가 하이임을 보장하여, 이것은 신호 NRZ CLK 를 정확히 위상 조정하기 위한 조건이 된다. 신호 M²SYNC 하이일 때 신호 NRZ CLK 가 계속된 여러 시간에 걸쳐 로우일 경우, 신호 CLOCK-PHASE 는 토글되며, 그로 인해 신호 NRZ CLK의 위상이 반전된다. 마찬가지로 경로(202,203)를 경유하여 신호 M²CLK 에 의해 클록되는 플립플롭(FF9)은 원하는 NRZ 주파수 클록인 신호 CLK OUT 을 발생하는 주파수 분할기로서 형태가 이루어진다. FF9 의 Q 단자는 경로(208,252,254)를 통해 자신의 D 단자로 접속되고 또 경로(208,252,256)를 통해 XOR 게이트 (G5)에 접속된다. 경로(274,282)를 경유한 신호 NRZ CLK는 경로(246)를 통해 D 단자에 신호 DATA-1 을 수신하고 제 2도에 도시된 신호 NRZ DATA 를 Q 단자에 출력하는 플립플롭(FF7)을 인에이블시킨다. FF7 은 경로(202,203,281)를 통해 신호 M²CLK에 의해 클록된다. 플립플롭(FF9)은 신호 QT3 가 데이터 셀의 중간에 대응하는 시간동안 신호 NRZ CLK 에 의해 지시되는 매 다른 M²클록마다 인에이블된다. 신호 NRZ DATA는 원하는 데이터인 신호 DATA OUT이 되기 전에 플립플롭(FF8)에 의해 버퍼된다. 플립플롭(FF8)은 인코드된 신호를 재클록해, 신호 CLK PHASE 가 위상을 바꿀때 출력에서의 모든 "돌발적 오작동(glitch)"를 제거한다.

제 4,5도를 참조하면, 본 발명에 따라 쇼트 런 위반 에러(short run violation error)를 검출하고 플래그하는 회로가 부가된 제 2도의 M²디코더가 제공되어 있다. 명확함을 위해, 제 2도의 논리회로(FF8, FF9, G5)와 동기 논리회로(270)는 도시되지 않았다. 쇼트 런 위반 논리회로(400)는 플립플롭(FF10, FF11), AND 게이트(G6, G7, G8, G9), 및 OR 게이트(G10)를 포함한다. 제 2도의 데이터 시프터(220)는 제 4도에서 5-비트 시프트 레지스터(FF3, FF4, FF5, FF6, FF11)로 확장되었다. FF11 의 Q 단자의 출력 QT5 는 AND 게이트(G9)의 입력이다. 또한, AND 게이트(G6 - G9)와 0R 게이트(G10)는 쇼트 런 위반들을 검출하기 위해 부가된다.

제 5도는 파형이 시간에 대해 수직으로 나타내어진 타이밍도로서, 제 4도 회로의 동작을 나타낸다. 원래의 데이터 양을 도시하는 REC DATA [5(c)] 와 대응 M²코드 시컨스를 도시하는 REC CODE [5(d)]는 디코더가 그들에 대해 알지 못할지라도 참조적으로 포함된다. M²CODE [5(e)] 는 두 개의 쇼트 런 위반을 함유한다. 각위반은 하나의 M²클록에 의해 분리되는 한 쌍의 M²코드 전이로 구성된다. 모두(?)로 표시되는 두 개의 가능한 에러가 있는데, 왜냐하면 디코더는 어떤 전이가 시프트 되었는지를 알지 못하기 때문이다. FF3 - FF6 과 추가 FF11 로 이루어지는 데이터 시프터(220)에는 XOR 게이트(G1)의 동작으로 인해 각 위반에 대해 하이인 4개 연속 탭(tap)과 4개의 가능 에러 위치가 있다. AND 게이트(G6) 출력은 탭 QT1[5(i)] 와 QT2 [5(j)] 가 모두 하이일 때 하이이다. AND 게이트(G7) 출력은 탭QT2 [5(j)] 와 QT3 [5(k)] 가 모두 하이일 때 M²클럭을 따라 하이가 된다. 유사하게, AND 게이트(G8, G9)은 다음 두 M²클록에 따라 각기 하이가 된다. OR 게이트(G10) 출력 SHORT - ERR [5(r)]은 AND 게이트(G6 - G9) 중 하나가 하이일 때마다 하이가 된다. 그러므로 SHORT - ERR 은 쇼트 런 위반이 발생할 때마다 4개 M²클록이나 2개 데이터 셀동안 하이이게 된다. 이는 2개 디코드된 데이터 비트들을 불확실한 것으로 플래그되게 한다. 신호 SHORT - ERR 은 데이터 에러 위치를 나타내는 원하는 출력인 신호 FLAG [5(w)]가 되기 전에 플립플롭(FF10)에 의해 버퍼된다.

제 6,7도에는 본 발명의 또 다른 실시예가 제공된다. 제 6도는 오류 M²동기 시컨스를 검출하고 플래그할 회로가 부가된 제 2도의 M²디코더를 나타낸다. 명확함을 위해, 동기 논리회로(270)와 제 2도의 논리 회로 FF8, FF9 및 G5 는 도시하지 않았다. 오류 동기 위반 논리회로(600)는 플립플롭(FF12, FF13, FF14), AND 게이트(G11)와 0R 게이트(G12)를 포함한다. 부가된 회로는 점선으로 표시된 있다. 제 2도의 4-비트 시프트 레지스터(FF3 - FF6)가 제 6도에는 6-비트 시프트 레지스터(FF3 - FF6, FF12, FF13)로 확장되어 있다. FF12 는 QT5를, 그리고 FF13은 QT6를 그들의 Q 단자에 출력한다. 그들은 모두 AND 게이트(13)에 QT3과 QT4로 입력된다. 또한, 게이트(G11 - G12)와 플립플롭(FF14)이 오류 있는 M²동기 시컨스를 검출하기 위해 부가되었다.

제 7도는 시간에 수직으로 나타내어진 파형을 갖는 타이밍도로, 제 6도의 회로의 동작을 나타낸다. 또, REC DATA [7(c)] 와 REC CODE [7(d)] 가 참조로 포함되어 있다. 제 7(e)도의 M²CODE 는 최초 전이가 두 데이터 셀 사이의 경계에서 하강하는 4개 M²클록에 의해 분리되는 한 쌍의 M²코드 전이로 구성되는, 오류 있는 M²동기 시컨스를 함유한다. 모두 (?)로 표시되는 2개 가능 에러 위치가 있는데, 왜냐하면 디코더가 어떤 전이가 시프트 되었는시를 알지 못하기 때문이다. 시프트 레지스터(FF3 - FF6, FF12 - FF13)에는 XOR)게이트(G1)의 동작으로 인해 4개 가능 에러 위치가 있다. AND 게이트(G4)의 출력 M²SYNC [7(p)]는 탭 QT4 [7(1)] 가 하이이고, 탭 QT1 [7(i)], 어2 [7(j)], QT3 [7(k)]가 모두 로우일 때 하이이다. AND 게이트(G11)의 출력 M²SYNC [7(r)] 는 M²SYNC 또는 M²SYNC 1 이 하이일 때 하이가된다. BAD SYNC 와 NRZ CLK 의 타이밍 관계는 BAD SYNC 하이와 NRZ CLK 로우가 M²동기 시컨스가 오류가 있다는 것을 가리키도록 된다. 그러므로, 두 인코드된 데이터 비트는 M²동기 시컨스가 발생할 때마다 불분명한 것으로 플래그된다. 신호 BAD SYNC 는 데이터 에러 위치를 나타내는 바람직한 출력인 신호 FLAG [7(u)] 가 되기전에 플립플롭(FF14)에 의해 버퍼된다.

유효 M²코드에서, 한 쌍의 전이 사이의 가장 긴 런 렝스는 6개 M²클록이다. 재생 에러가 제 1 전이를 발생시키거나 이후에 제 2 전이를 발생시킬 경우, 롱 런 렝스 위반이 발생한다. 전자의 경우는 또한 오류 M²시컨스를 결과적으로 만들며, 그것은 제 6도의 논리 회로에 의해 검출되고 플래그된다. 그러므로 두번째 경우만이 독립적으로 검출될 것을 필요로 한다.

제 8,9 도에는 본 발명의 또 다른 실시예가 도시되어 있다. 제 8도는 롱런 위반을 검출하고 플래그하는 부가 회로를 지니는 제 2도의 M²디코더를 예시한다. 명확함을 위해, 동기 논리회로(270)와 제 2도의 논리회로(FF8, FF9, G5)는 도시하지 않았다. 롱 런 위반 논리회로(800)는 플립플롭(FF15 - FF19), AND 게이트(F13, F14) 및 OR 게이트(G15)를 포함한다. 부가된 회로는 점선으로 표시되어 있다. 제 2도의 4-비트 시프트 레지스터(FF3 - FF6)는 제 6도에서 8-비트 시프트 레지스터(FF3 - FF6, FF15 - FF18)로 확장되었다. 플립플롭(FF15 - FF18)의 각 Q 단자 출력은 롱 런 위반 논리회로(800)에 공급된다. 또 1 게이트(G13 - G15)와 플립플롭(FF13)이 롱 런 위반을 검출하기 위해 부가되었다.

시간에 수직으로 나타내어진 파형을 갖는 제 9도는 제 8도 회로의 동작을 나타내는 타이밍도이다. 제 9(e)도의 M²CODE 는 7개의 M²클록에 의해 분리되는 한쌍의 M²코드 전이로 구성되는 롱 런 위반을 함유한다· 에러 위치는 (X)로 표시되어 있다. 이 경우, 디코더는 시작 전이가 데이터 셀 중간에 발생하기 때문에 인코딩 전이가 시프트 되었다는 것을 안다. 시프트 레지스터(FF3 - FF6 와 FF15 - FF18)에는 XOR 게이트(G1)의 동작으로 인해 로우인 6개의 결과 탭과 2개의 에러 위치가 있다. AND 게이트(G13)의 출력은 탭 Q)T1 - QT6 [9(I-N)]이 모두 로우일 때 하이이다. AND 게이트(G14)의 출력은 2개 M²클록 뒤에 하이가 된다. OR 게이트(G15)의 출력 LONG RUN [9(s)]은 G13 이나 G14 가 하이일 경우 하이이다. LONG RUN 과 NRZ CLK [9(w)] 간의 타이밍 관계는 LONG RUN 이 하이일때마다 이루어지도록 되는데, NRZ CLK 는 롱 런 위반이 시작할 때 에러가 발생된 경우 하이이며, NRZ는 롱 런 위반 단부에서 에러가 발생된 경우 로우이다. 첫번째 경우는 제 6도의 회로에 의해 검출되고, 두번째 경우에는 제 8도의 회로가 잘못 디코드된 두 디코드된 테이터 비트를 플래그한다.

여러 형태의 오류 M²시컨스를 검출하고 플래그하기 위해서는, 제 4,6,8도의 적절한 회로가 제 2도의 회로와 결합되고 부가되어야만 한다. 그런 경우, 제 4,6도 또는 제 8도로부터의 FLAG 신호들은 OR 논리회로를 통해 합체될 수 있고, 마찬가지로 제 4,6,8도의 OR 게이트 (G10, G12, G15)는 각기 단일한 OR 게이트로 결합될 수 있다. 또, 제 4,6,8도의 FLAG 와 NRZ DATA 는 보다 나은 신호 품질을 위해 제 2도의 FF8 처럼 이루어진 플립플롭에 의해 각기 재클록될 수 있다.

Claims

규칙에 근거한 채널 코드 포맷에 따라 인코드된 데이터 스트림의 에러들을 검출하는 장치로서,

상기 데이터 스트럼을 디코드하는 수단;

상기 인코드된 데이터 스트림이 상기 채널 코드 포맷과 일치하는 지를 결정하는 수단;

상기 결정 수단에 응답하여 개시와 지속기간이 상기 인코드된 데이터 스트림의 제 1 위치에서의 데이터 에러를 나타내는 신호를 발생하는 수단;

상기 디코드된 데이터 스트림과 동기적으로 상기 신호를 전송하는 수단으로서, 상기 신호는 데이터 워드 내에서 데이터 비트 위치중 하나가 상기 데이터 에러를 함유하는 일련의 데이터 비트 위치를 반영하는 상기 수단;및

상기 신호와 상기 디코드된 데이터 스트림에 응답하여 상기 인코드된 데이터 스트림의 상기 제 1 위치에 대응하는 제 2 위치에서 상기 디코드된 데이터 스트림의 데이터 에러를 정정하는 수단을 포함하는 에러 검출 장치.
제 1 항에 있어서,

상기 신호는 삭제 플래그 신호인 것을 특징으로 하는 에러 검출 장치.
제 1 항에 있어서.

상기 신호는 개시와 지속기간이l 데이터 비트중 하나에 상기 데이터 에러를 함유하는 상기 디코드된 데이터 스트림의 2개 가능 데이터 비트를 나타내는 펄스인 것을 특징으로 하는 에러 검출 장치.
제 1 항에 있어서,

상기 인코드된 데이터 스트림의 펄스 시컨스를 갖는 상기 데이터 에러를 나타내는 상기 신호는 상기 펄스 시컨스를 표시하는 상기 디코드된 데이터 스트림의 일부분과 동시에 상기 정정 수단에 들어가는 것을 특징으로 하는 에러 검출 장치.
밀러-스퀘어(M²) 채널 코드 포맷에 따라 인코드된, 제 1 직렬 클록된 바이너리 데이터 스트림을 제 2 데이터 스트림으로 변환하는 디코더로서,

상기 제 1 바이너리 데이터 스트림을 위한 디코딩 수단;

상기 M²채널 코드 포맷과 일치하지 않는 상기 제 1 데이터 스트림의 데이터 시컨스를 확인하는 검출 수단; 및

상기 데이터 시컨스에 응답하여 상기 에러 위치를 나타내는 신호 플래그를 발생하는 지시 수단으로서, 상기 신호는 상기 제 2 데이터 스트림과 동기적으로, 그리고 상기 제 1 데이터 스트림의 상기 데이터 시컨스를 표시하는 상기제 2 데이터 스트림의 일부분과 동시적으로 플래그하는 상기 지시 수단을 포함하는 디코더.
제 5 항에 있어서,

상기 제 2 데이터 스트림은 밀러-스퀘어(M2) 클록 주파수의 절반인 영-비복귀(NRZ) 클록을 갖는 영-비복귀(NRZ) 포맷의 바이너리 데이터를 표시하는 것을 특징으로 하는 디코더.
제 5 항에 있어서,

디코더는 밀러-스퀘어(M²) 주파수 파형에 의해 클록된 상기 제 1 데이터 스트림을 가지며, 상기 데이터 시컨스는 상기 M²클록 주파수에 의해 규정되는 2개의 클록 주기보다 작게 걸쳐 있는 상기 제 1 데이터 스트림의 2개의 연속적 신호 위상 전이를 포함하는 것을 특징으로 하는 디코더.
제 5 항에 있어서,

디코더는 밀러-스퀘어(M²) 주파수 파형에 의해 클록된 상기 제 1 데이터 스트림을 가지며, 상기 데이터 시컨스는 상기 M²클록 주파수에 의해 규정되는 6개의 클록 주기보다 크게 걸쳐 있는 상기 제 1 데이터 스트림의 2개의 연속적 신호 위상 전이를 포함하는 것을 특징으로 하는 디코더.
제 5 항에 있어서,

디코더는 밀러-스퀘어(M²) 주파수 파형에 의해 클록된 상기 제 1 데이터 스트림을 가지며, 상기 데이터 시컨스는 상기 M²클록 주파수에 의해 규정되는 데이터 셀 사이에서 발생하는 상기 제 1 데이터 스트림의 제 1 신호 위상 전이와, 그 제 1 신호 위상 전이 뒤에 발생하는 상기 제 1 데이터 스트림의 연속적인 제 2신호 위상 전이를 포함하며, 그 양 신호 위상 전이는 상기 M²클록 주파수에 의해규정되는 적어도 4개의 클록 주기에 걸쳐 있는 것을 특징으로 하는 디코더.
개별 비트 셀의 비교적 이른 신호 위상 전이로서 정상적으로 전송되는 제 1 비트 논리 상태와 개별 비트 셀의 비교적 뒤늦은 신호 위상 전이로서 정상적으로 전송되는 제 2 비트 논리 상태를 갖고 다음의 선행 비트 셀에 비교적 뒤늦은 전이가 뒤따르는 비트 셀의 비교적 이른 임의의 전이가 저지되는 다른 정상 전송에 있어서의 임의의 순수 DC 성분을 제거하도록 변형된 연속적인 클록된 비트 셀에서의 자기-클록킹 인코드된 바이너리 신호를 채널 코드 포맷에 따르는 전송 채널로부터 순차적으로 수신하는 디코더로서,

상기 바이너리 데이터 신호를 디코드하는 수단;

상기 채널 코드 포맷과 일치하지 않는 상기 바이너리 데이터 신호에서의 데이터 시컨스를 확인하는 수단; 및

상기 데이터 시컨스에 응답하여 데이터 에러 위치를 나타내는 신호 플래그를 발생하는 지시 수단으로서, 상기 신호는 상기 디코드된 바이너리 데이터 신호와 동기적으로, 그리고 상기 데이터 시컨스를 표시하는 상기 디코드된 바이너리 데이터 신호의 일부분과 동시적으로 플래그하고 있는 상기 수단을 포함하는 디코더.
규칙에 근거한 채널 코드포맷에 따라 인코드된 직렬 데이터 스트림을 수신하는 단계;

상기 인코드된 데이터 스트림을 직렬로 디코드하는 단계;

상기 인코드된 데이터 스트림이 상기 채널 코드 포맷과 일치하는 지를 결정하는 단계;

상기 결정 단계에 응답하여 데이터 에러에서 발생하는 상기 채널 코드 포맷의 위반을 나타내는 신호를 발생하는 단계;및

상기 신호를 상기 디코드된 데이터 스트림에 동기적으로 전송하는 단계로서, 상기 신호는 데이터 워드 내에서 하나가 상기 데이터 에러를 함유하는 상기 디코드된 데이터 스트림의 일련의 데이터 비트 위치를 반영하고 있는 단계를 포함하는 전송 시스템에 있어서의 채널 코드 디코딩 방법.
밀러-스퀘어(M²) 채널 코드 포맷에 따라 인코드된 제 1 직렬로 클록된 바이너리 데이더 스트림을 제 2 데이터 스트림으로 변환시키는 디코딩 방법으로서,

상기 제 1 데이터 스트림을 디코드하는 단계;

상기 M²채널 코드 포맷과 일치하지 않는 상기 제 1 데이터 스트림의 데이터 시컨스를 확인하는 단계; 및

상기 데이터 시컨스에 응답하여 데이터 에러 위치를 나타내는 신호 플래그를 발생하는 단계로서, 상기 신호는 상기 제 2 데이터 스트림에 동기적으로, 그리고 상기 제 1 데이터 스트림안의 상기 데이터 시컨스를 표시하는 상기 제 2 데이터 스트림의 일부분과 동시적으로 플래그하는 단계를 포함하는 디코딩 방법.
제 12 항에 있어서,

상기 제 2 데이터 스트림은 밀러-스퀘어(M²) 클록 주파수의 절반인 NRZ 클록을 갖는 영-비복귀(NRZ) 포맷에서의 바이너리 데이터를 표시하는 것을 특징으로 하는 디코딩 방법.
제 12 항에 있어서,

밀러-스퀘어(M²) 주파수 파형에 의해 클록된 상기 제 1 데이더 스트림을 가지며, 상기 데이터 시컨스는 상기 (M²) 클록 수파수에 의해 규정되는 2개의 클록 주기보다 작게 걸쳐 있는 상기 제 1 데이터 스트림의 2개의 연속적 신호 위상 전이를 포함하는 것을 특징으로 하는 디코딩 방법.
제 12 항에 있어서,

밀러-스퀘어(M²) 주파수 파형에 의해 클록된 상기 제 1 데이터 스트림을 가지며, 상기 데이터 시컨스는 상기 M²클록 주파수에 의해 규정되는 6개의 클록 주기보다 크게 걸쳐 있는 상기 제 1 데이터 스트림의 2개의 연속적 신호 위상 전이를 포함하는 것을 특징으로 하는 디코딩 방법.
제 12 항에 있어서,

밀러-스퀘어(M²) 주파수 파형에 의해 클록된 상기 제 1 데이터 스트림을 가지며, 상기 데이터 시컨스는 상기 M²클록 주파수에 의해 규정되는 데이터셀 사이에서 발생하는 상기 제 1 데이터 스트림의 제 1 신호 위상 전이와, 그 제 1신호 위상 전위 뒤에 발생하는 상기 제 1 데이터 스트림의 연속적인 제 2 신호 위상 전이를 포함하며, 그 두 신호 위상 전이는 상기 M²클록 주파수에 의해 규정되는 적어도 4개 클록 주기에 걸쳐 있는 것을 특징으로 하는 디코딩 방법.
개별 비트 셀의 비교적 이른 신호 위상 전이로서 정상적으로 전송되는 제 1 비트 논리 상태와, 개별 비트 셀의 비교적 뒤늦은 신호 위상 전이로서 정상적으로 전송되는 제 2 비트 논리상태를 갖고 다음의 선행 비트 셀의 비교적 뒤늦은 전이가 뒤따르는 비트 셀의 비교적 이른 임의의 전이가 저지되는 다른 정상 전송에 있어서의 임의의 순수 DC 성분을 제거하도록 변형된 연속적인 클록된 비트셀을 순차적으로 이동하는, 채널 코드 포맷에 따르는 전송 채널로부터의 자기-클록킹 인코드된 바이너리 데이터 신호를 처리하는 디코딩 방법으로서,

상기 바이너리 데이터 신호를 디코드하는 단계;

상기 채널 코드 포맷과 일치하지 않는 상기 바이너리 데이더 신호안의 데이터 시컨스를 확인하는 단계;및

상기 데이터 시컨스에 응답하여 데이터 에러 위치를 나타내는 신호 플래그를 지시하는 단계로서, 상기 신호는 상기 디코드된 바이너리 데이터 신호와 동기적으로, 그리고 상기 데이터 시컨스를 표시하는 상기 디코드된 바이너리 데이터 신호의 일부분과 동시적으로 플래그하고 있는 상기 단계를 포함하는 디코딩 방법.
제 17 항에 있어서,

상기 디코드된 바이너리 데이터 신호는 영-비복귀(NRZ) 포맷으로 바이너리 데이터를 표시하는 것을 특징으로 하는 디코딩 방법.
제 17 항에 있어서,

상기 채널 코드 포맷에 따르는 주파수에 클록된 상기 바이너리 데이터 신호를 가지며, 상기 데이터 시컨스는 상기 클록 주파수에 의해 규정되는 2개의 클록 주기보다 작게 걸쳐 있는 상기 바이너리 데이터 신호의 2개의 연속적 신호 위상 전이를 포함하는 것을 특징으로 하는 디코딩 방법.
제 17 항에 있어서,

상기 채널 코드 포맷에 따르는 주파수에 클록된 상기 바이너리 데이터 신호를 가지며, 상기 데이터 시컨스는 상기 클록 주파수에 의해 규정되는 6개 클록 주기보다 크게 걸쳐 있는 상기 바이너리 데이터 신호의 2개의 연속적 신호 위상 전이를 포함하는 것을 특징으로 하는 디코딩 방법.
제 17 항에 있어서,

상기 채널 코드 포맷에 따르는 주파수에 클록된 상기 바이너리 데이터 신호를 가지며, 상기 데이터 시컨스는 상기 클록 주파수에 의해 규정되는 비트 셀 사이에서 발생하는 상기 바이너리 데이터의 제 1 신호 위상 전이와, 그 제 1 신호 위상 전이 뒤에 발생하는 상기 바이너리 데이터 신호의 연속적인 제 2 신호 위상 전이를 포함하며, 그 양 신호 위상 전이는 상기 클록 주파수에 의해 규정되는 적어도 4개의 클록 주기에 걸쳐 있는 것을 특징으로 하는 디코딩 방법.