[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100283115B1 - 플래쉬메모리셀의소거방법및그장치 - Google Patents

플래쉬메모리셀의소거방법및그장치 Download PDF

Info

Publication number
KR100283115B1
KR100283115B1 KR1019960074989A KR19960074989A KR100283115B1 KR 100283115 B1 KR100283115 B1 KR 100283115B1 KR 1019960074989 A KR1019960074989 A KR 1019960074989A KR 19960074989 A KR19960074989 A KR 19960074989A KR 100283115 B1 KR100283115 B1 KR 100283115B1
Authority
KR
South Korea
Prior art keywords
sector
erasing
erase
flash memory
control gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019960074989A
Other languages
English (en)
Other versions
KR19980055753A (ko
Inventor
박주원
박형래
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960074989A priority Critical patent/KR100283115B1/ko
Priority to US08/998,316 priority patent/US5963479A/en
Priority to JP37026097A priority patent/JPH10199271A/ja
Publication of KR19980055753A publication Critical patent/KR19980055753A/ko
Application granted granted Critical
Publication of KR100283115B1 publication Critical patent/KR100283115B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 플래쉬 메모리 셀의 소거 방법 및 그 장치에 관한 것으로, 플래쉬 메모리 셀 어레이를 n개의 섹터로 나누어 각 섹터를 순차적으로 소거하되, 어느 한 섹터를 소거하기 위해 상기 섹터의 게이트에 네거티브 전압을 인가하고, 상기 섹터가 완전히 소거되기 전에 다른 섹터의 게이트에 네거티브 전압을 인가하여 소거를 실시함으로써 소거 동작 시간과 피크 전류(Peak current)를 줄일 수 있도록 한 플래쉬 메모리 셀의 소거 방법 및 그 장치에 관한 것이다.

Description

플래쉬 메모리 셀의 소거 방법 및 그 장치{Method of erasing a flash memory device and apparatus for the same}
본 발명은 플래쉬 이이피롬(EEPROM)과 같이 읽기(Read), 쓰기(Program) 및 지우기(Erase)가 가능한 기억 소자를 효과적으로 소거하기 위한 방법 및 그 장치에 관한 것으로, 특히 플래쉬 메모리 셀 어레이를 n개의 섹터로 나누어 각 섹터를 순차적으로 소거하되, 어느 한 섹터를 소거하기 위해 상기 섹터의 게이트에 네거티브 전압을 인가하고 상기 섹터가 완전히 소거되기 전에 다른 섹터의 게이트에 네거티브 전압을 인가하여 소거를 실시함으로써 소거 동작 시간과 피크 전류(Peak current)를 줄일 수 있도록 한 플래쉬 메모리 셀의 소거 방법 및 그 장치에 관한 것이다.
종래의 플래쉬 메모리의 소거 방법중 칩 소거(Chip erase) 방법은 n개의 섹터로 구성된 셀 어레이 전체를 소거하기 위해 두가지 방법을 사용하였다.
첫째, 섹터를 무시하고 메모리 셀 어레이 전체에 도 3에 도시된 바와 같은 소거 동작 조건의 바이어스 전압을 인가하여 소거하게 된다. 이러한 소거 방법은 소자의 집적도가 커질수록 메모리 셀 전체를 한꺼번에 소거할 경우 도 4에 도시된 바와 같이 초기 전류(Id) 값이 커지게 되어 초기에 발생하는 전체 전류의 값에 너무 크게 되므로 드레인 전압의 강하를 유발하고, 잡음 발생의 원인이 되며, 금속 라인의 신뢰성에 문제를 발생시키게 된다.
둘째, 섹터를 각각 순차적으로 소거하게 된다. 이 경우 어느 한 섹터의 소거 상태가 완전히 종료한 후 다음 섹터를 소거하게 된다. 이러한 소거 방법은 소거를 순차적으로 진행하기 위해 한 섹터의 소거가 완전히 종료한 후 다음 섹터의 소거가 진행되기 때문에 소거 시간이 지연되는 단점이 있다. 이 경우 초기 피크 전류는 감소하게 된다.
도 4의 전류(Id) 값은 게이트에 네거티브 전압을 인가하고, 드레인 전압(Vd)이 변화할 때 초기에 발생하는 밴드간 터널링 전류 특성이다. 터널링 전류를 줄이기 위해 드레인을 만드는 방법으로 도우즈량(dose)을 제어하였으나 너무 작은 밴드(band) 간 터널링 전류는 소거 특성을 저하시키는 단점이 있다.
따라서, 본 발명은 플래쉬 메모리 셀 어레이를 n개의 섹터로 나누어 각 섹터를 순차적으로 소거하되, 어느 한 섹터를 소거하기 위해 상기 섹터의 게이트에 네거티브 전압을 인가하고, 상기 섹터가 완전히 소거되기 전에 다른 섹터의 게이트에 네거티브 전압을 인가하여 소거를 실시함으로써, 소거 동작 시간과 피크 전류(Peak current)를 줄일 수 있도록 한 플래쉬 메모리 셀의 소거 방법 및 그 장치를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 소거 방법은 플래쉬 메모리 셀 어레이를 n개의 섹터로 나누어 섹터 별로 순차적으로 소거하되, 어느 한 섹터의 게이트에 소거를 위한 네거티브 전압을 인가하는 단계와, 상기 섹터가 완전히 소거되기 전에 다음 섹터를 소거하기 위한 네거티브 전압을 게이트에 인가하는 단계로 이루어진 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 소거 장치는 바이어스 전압을 인가하기 위한 네거티브 및 포지티브 차지 펌프와, 상기 네거티브 및 포지티브 차지 펌프에서 출력된 바이어스 전압을 셀 어레이의 각 콘트롤 게이트에 공급하기 위한 콘트롤 게이트 스위칭 수단과, 상기 콘트롤 게이트 스위칭 수단을 제어하기 위한 콘트롤 게이트 디코더와, 상기 콘트롤 게이트 디코더를 제어하기 위한 섹터 어드레스 카운터와, 상기 셀 어레이에서 각 섹터의 워드라인 및 비트라인을 선택하기 위한 X-디코더 및 Y-디코더로 이루어진 것을 특징으로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 셀의 소거 방법을 설명하기 위해 도시한 하드웨어의 구성도.
도 2는 본 발명에 따른 플래쉬 메모리 셀의 소거 방법을 설명하기 위해 도시한 타임 차트도.
도 3은 플래쉬 메모리 셀의 소거 방법을 설명하기 위해 도시한 메모리 셀의 단면도.
도 4는 플래쉬 메모리 셀의 소거 방법을 설명하기 위해 도시한 시간에 따른 전류 특성도.
도 5는 본 발명에 따른 플래쉬 메모리 셀의 소거 방법을 설명하기 위해 도시한 섹터 어드레스 카운터 및 Y-디코더의 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 셀 어레이 2 : 네거티브 차지 펌프
3 : 포지티브 차지 펌프 4 : Y-디코더
5, 11 : 섹터 어드레스 카운터 6, 12 : 콘트롤 게이트 디코더 회로
7 : 콘트롤 게이트 스위칭 수단 8 : X-디코더
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
소거 동작시 도 3에 도시한 바이어스 조건을 가진 셀로 이루어진 셀 어레이(1)를 도 1에 도시된 바와 같이 n개의 섹터로 분리한다. 각 섹터의 콘트롤 게이트(C/G)에는 네거티브 차지 펌프(2) 및 로(row) 포지티브 차지 펌프(3)로부터 콘트롤 게이트 스위칭 수단(7)을 통해 차지 전압이 공급된다. 각 섹터의 콘트롤 게이트로 공급되는 차지 전압은 도 2에 도시된 바와 같이 일정한 지연시간(t1)이 지난 후에 그 다음 섹터에 중첩(t2)시켜 공급된다. 즉, 어느 한 섹터가 완전히 소거되기 전에 다음 섹터를 소거하기 위한 네거티브 전압이 공급된다. 상기 콘트롤 게이트 스위칭 수단(7)은 콘트롤 게이트 디코더(6)의 동작에 따라 스위칭되고, 콘트롤 게이트 디코더(6)는 섹터 어드레스 카운터(5)에 의해 동작된다. 그리고 X-디코더(8) 및 Y-디코더(4)는 각 섹터의 워드라인 및 비트라인을 선택하게 된다.
도 5는 본 발명에 따른 플래쉬 메모리 셀의 소거 방법을 설명하기 위해 도시한 섹터 어드레스 카운터 및 콘트롤 게이트 디코더의 회로도이다.
섹터 어드레스 카운터(11)에서 발생되는 클럭 신호(Clock)가 콘트롤 게이트 디코더 회로(12)를 제어함으로써, 각 섹터의 콘트롤 게이트 스위치 회로가 도 2의 일정 지연시간(t1) 간격을 가지고 순차적으로 콘트롤 게이트에 전압을 공급한다. 이때, 소거하는데 걸리는 시간(tn+Tt)은 섹터 수(n)와 지연 시간(t1)에 의해 결정된다.
상기 섹터 어드레스 카운터(11)는 다수의 플립플롭으로 구성된 타이머(13)와 일정 지연시간(t1) 후 일정 주기(Tt)를 갖는 출력 신호인 클럭 신호(CLK0 내지 CLKn)를 발생하는 디코딩 회로(14)로 구성되어 있다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 셀 어레이를 n개의 섹터로 나누어 각 섹터를 순차적으로 소거하되, 어느 한 섹터를 소거하기 위해 게이트에 네거티브 전압을 인가하고, 상기 섹터가 완전히 소거되기 전에 다른 섹터의 게이트에 네거티브 전압을 인가하여 소거를 실시함으로써, 소거 동작 시간과 초기 피크 전류(Peak current)를 줄일 수 있어 셀의 드레인단 전압 강하를 방지하여 소거 동작을 단축시킬 수 있다.

Claims (3)

  1. 읽기, 쓰기 및 지우기가 가능한 플래쉬 메모리 셀의 소거 방법에 있어서,
    플래쉬 메모리 셀 어레이를 n개의 섹터로 나누어 섹터 별로 순차적으로 소거하되, 선택된 어느 한 섹터의 콘트롤 게이트에 소거를 위한 네거티브 전압을 인가하는 단계와,
    상기 선택된 섹터가 완전히 소거되기 전에 다음 섹터를 소거하기 위한 네거티브 전압을 콘트롤 게이트에 인가하는 단계로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 소거 방법.
  2. 제 1 항에 있어서, 상기 n개의 섹터에 소거 동작 조건을 반복되게 공급하는 것을 특징으로 하는 플래쉬 메모리 셀의 소거 방법.
  3. 읽기, 쓰기 및 지우기가 가능한 플래쉬 메모리 셀의 소거 장치에 있어서,
    바이어스 전압을 인가하는 네거티브 및 포지티브 차지 펌프와,
    상기 네거티브 및 포지티브 차지 펌프에서 출력된 바이어스 전압을 셀 어레이의 각 섹터의 콘트롤 게이트에 공급하기 위한 다수의 콘트롤 게이트 스위칭 수단과,
    상기 콘트롤 게이트 스위칭 수단을 제어하기 위한 콘트롤 게이트 디코더와,
    다수의 플립플롭으로 구성된 타이머와, 일정 지연 시간 후 일정 주기를 갖는 클럭 신호를 발생하는 디코딩 회로로 구성되어 상기 콘트롤 게이트 디코더를 제어하기 위한 섹터 어드레스 카운터와,
    상기 셀 어레이에서 각 섹터의 워드라인 및 비트라인을 선택하기 위한 X-디코더 및 Y-디코더를 구비한 것을 특징으로 하는 플래쉬 메모리 셀의 소거 장치.
KR1019960074989A 1996-12-28 1996-12-28 플래쉬메모리셀의소거방법및그장치 Expired - Fee Related KR100283115B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960074989A KR100283115B1 (ko) 1996-12-28 1996-12-28 플래쉬메모리셀의소거방법및그장치
US08/998,316 US5963479A (en) 1996-12-28 1997-12-24 Method of erasing a flash memory cell and device for erasing the same
JP37026097A JPH10199271A (ja) 1996-12-28 1997-12-26 フラッシュメモリセルの消去方法及びその装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960074989A KR100283115B1 (ko) 1996-12-28 1996-12-28 플래쉬메모리셀의소거방법및그장치

Publications (2)

Publication Number Publication Date
KR19980055753A KR19980055753A (ko) 1998-09-25
KR100283115B1 true KR100283115B1 (ko) 2001-03-02

Family

ID=66383192

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960074989A Expired - Fee Related KR100283115B1 (ko) 1996-12-28 1996-12-28 플래쉬메모리셀의소거방법및그장치

Country Status (1)

Country Link
KR (1) KR100283115B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11392319B2 (en) 2019-12-06 2022-07-19 SK Hynix Inc. Memory system, memory controller, and method for operating same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100365725B1 (ko) * 2000-12-27 2002-12-26 한국전자통신연구원 플래시 메모리를 이용한 파일 시스템에서 등급별 지움정책 및 오류 복구 방법
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
JP2003151285A (ja) * 2001-11-08 2003-05-23 Fujitsu Ltd 半導体メモリ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11392319B2 (en) 2019-12-06 2022-07-19 SK Hynix Inc. Memory system, memory controller, and method for operating same
US11775221B2 (en) 2019-12-06 2023-10-03 SK Hynix Inc. Memory system, memory controller, and method for operating same

Also Published As

Publication number Publication date
KR19980055753A (ko) 1998-09-25

Similar Documents

Publication Publication Date Title
JP4170682B2 (ja) 不揮発性半導体メモリ装置
KR100332001B1 (ko) 반도체불휘발성기억장치
US6567316B1 (en) Nonvolatile semiconductor memory device and method of erasing data of nonvolatile semiconductor memory device
US6891752B1 (en) System and method for erase voltage control during multiple sector erase of a flash memory device
US6137729A (en) Method for erasing memory cells in a flash memory device
US20020057599A1 (en) Nonvolatile semiconductor memory device having reduced erase time and method of erasing data of the same
KR19990057230A (ko) 반도체 메모리 장치의 프로그램 방법
JP2007128644A (ja) プログラム及び消去検証機能を有する非揮発性半導体メモリ装置
US6466480B2 (en) Method and apparatus for trimming non-volatile memory cells
US5963479A (en) Method of erasing a flash memory cell and device for erasing the same
US6256702B1 (en) Nonvolatile memory device with extended storage and high reliability through writing the same data into two memory cells
JP3998908B2 (ja) 不揮発性メモリ装置
KR100283115B1 (ko) 플래쉬메모리셀의소거방법및그장치
US6282119B1 (en) Mixed program and sense architecture using dual-step voltage scheme in multi-level data storage in flash memories
JP4296132B2 (ja) Ｎａｎｄ型フラッシュメモリ内のｒｏｍを利用したワードラインパスバイアスの保存方法及び装置
KR19990013057A (ko) 단일 비트 데이터와 다중 비트 데이터를 동일한 칩에 선택적으로 저장하는 플래시 메모리 장치의 독출 및 기입 방법
KR19990012426A (ko) 낮은 전원 전압에서 안정된 독출 동작이 가능한 플래시 메모리 장치
US6459628B1 (en) System and method to facilitate stabilization of reference voltage signals in memory devices
KR100237008B1 (ko) 플래쉬 메모리셀의 소거 방법 및 그 장치
KR100305215B1 (ko) 플래쉬메모리셀의소거방법및그회로
KR100827700B1 (ko) 불휘발성 메모리 장치에서의 내부 고전압 측정 방법 및전압 출력회로
KR100449864B1 (ko) 부스팅 회로
US6201753B1 (en) Latching CAM data in a flash memory device
US6229735B1 (en) Burst read mode word line boosting
KR100449268B1 (ko) 전기적으로 소거 및 프로그램 가능한 셀들의 섹터들을 구비한 불 휘발성 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19961228

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19961228

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19990728

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20000125

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 19990728

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

AMND Amendment
J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20000222

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20000125

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20001116

Appeal identifier: 2000101000373

Request date: 20000222

PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20000222

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20000222

Patent event code: PB09011R01I

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20000607

Patent event code: PE09021S01D

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

Patent event date: 20001116

Comment text: Decision to Grant Registration

Patent event code: PB07012S01D

Patent event date: 20000509

Comment text: Transfer of Trial File for Re-examination before a Trial

Patent event code: PB07011S01I

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20001205

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20001206

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20031119

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20041119

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20051116

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20061122

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20071120

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20081125

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20091126

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20101125

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20111121

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20121121

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20131122

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20131122

Start annual number: 14

End annual number: 14

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20151109