KR100282932B1

KR100282932B1 - 박막장치

Info

Publication number: KR100282932B1
Application number: KR1019900000589A
Authority: KR
Inventors: 타니구찌히데아끼; 쿠니토오히로후미; 오리즈끼료지; 사사노아끼라
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1989-01-18
Filing date: 1990-01-18
Publication date: 2001-03-02
Also published as: JPH02188724A; KR900012120A; JP2786871B2

Abstract

내용 없음

Description

박막장치

제1a도 내지 제1n도는 본 발명에 의한 액티브매트릭스방식의 컬러액정표시장치를 제조하는 방법을 설명하는 도면.

제2a도는 본 발명이 적용되는 액티브매트릭스방식의 컬러액정표시장치의 액정표시부의 1화소를 도시한 주요부의 평면도.

제2b도는 상기 제 2a도의 절단선(ⅡB-ⅡB)으로 절단한 부분과 밀봉부에 대한 주변부를 도시한 단면도.

제2c도는 제2a도의 절단선(ⅡC-ⅡC)으로 절단한 부분을 도시한 단면도.

제3도는 상기 제2a도에 도시한 복수의 화소를 배치한 액정표시부를 설명하는 주요부의 평면도.

제4도 내지 제6도는 제2a도에 도시한 화소의 소정의 층을 각각 도시한 평면도.

제7도는 상기 제3도에 도시한 화소전극층과 컬러필터층이 중첩한 상태를 도시한 주요부의 평면도.

제8도는 액티브매트릭스방식의 컬러액정표시장치의 액정표시부를 도시한 등가회로도.

제9도는 제 2a도에 도시한 화소의 등가회로도.

제10도는 직류상쇄방식(DC offset system)에 의한 주사신호선의 구동전압을 표시한 타임차트.

제11도와 제12도는 각각 제1도에 도시한 액정표시장치의 제조방법의 일부인 소정의 공정을 설명하기 위한 평면도.

제13도는 본 발명에 의한 다른 액티브매트릭스방식의 컬러액정표시장치를 제조하는 방법을 설명하는 도면.

〈도면의 주요부분에 대한 부호의 설명〉

SUB : 투명유리기판 GL : 주사신호선

DL : 영상신호선 GI : 절연막

GT : 게이트전극 AS : i형 반도체층

SD : 소스전극 또는 드레인전극

PSV : 보호막 BM : 차광막

LC : 액정 TFT : 박막트랜지스터

ITO : 투명화소전극 g₁: 주사신호선의 제 1도전막

g₂: 주사신호선의 제 2도전막

d₁: 소스전극 또는 드레인전극의 제 1도전막

d₂: 소스전극 또는 드레인전극의 제 2도전막

d₃: 소스전극 또는 드레인전극의 제 3도전막

Cadd : 유지용량소자 Cgs : 중첩용량

Cpix : 액정용량 GTM : 게이트단자

(1) : 드레인단자 (4) : ITO막

본 발명은, 박막장치에 관한 것으로서, 특히 박막트랜지스터(TFT)등을 사용한 액티브매트릭스방식의 액정표시장치에 사용되는 박막장치에 관한 것이다.

액티브매트릭스방식의 액정표시소자는, 매트릭스형상으로 배열된 복수의 화소전극의 각각에 대응해서 비선형소자(스위칭소자)를 설치한 것이다. 각각의 화소에 대한 액정은 이론적으로는 상시 구동(듀티비 1.0)되고 있으므로, 시분할구동방식을 채용하고 있는 액티브방식은, 소위 단순 매트릭스방식과 비교해서 콘트라스트가 양호하고 특히 컬러에서는 생략할 수 없는 기술로 되어가고 있다. 스위칭소자로 대표적인 것으로는 박막트랜지스터(TFT)가 있다.

종래의 액티브매트릭스방식의 액정표시장치의 제조방법에 있어서는, 주사신호선을 구성하는 도전막에 의해 게이트단자의 제 1층을 형성하고, 게이트절연막으로서 사용되는 절연막을 형성한 후, 영상신호선을 구성하는 도전막에 의해 게이트 단자의 제 2층을 형성하고 있으며, 또한 보호막을 형성한 후에, 게이트단자의 최상층을 형성하고 있다.

또한, TFT를 사용한 액티브매트릭스액정표시장치는 예를 들면 닛게이맥그로힐 주식회사에서 1986년 12월 15일자로 발행한 닛게이일렉트로닉스의 193-210페이지에 기재된 「중복구성을 채용한 12.5형 액티브매트릭스방식컬러액정디스플레이」에 개시되어 있다.

기타, 종래의 액티브매트릭스방식의 액정표시장치의 제조방법에 대해서는, 미국 특허 제 3,824,003호 명세서에 개시되어 있는 바와 같이, 게이트절연막으로서 사용되는 절연막을 형성한 후에, 드레인단자를 형성하고 있다.

그러나, 이와 같은 액정표시장치의 제조방법에 대해서는, 게이트절연막으로서 사용되는 절연막을 형성한 후에, 게이트단자의 제 2층을 형성하고 있으므로, 게이트절연막으로 사용되는 절연막의 형성에 의해서, 단자의 제 1층의 표면이 오염되어, 단자의 제 1층과 제 2층과 접촉불량이 발생하기 때문에, 단자부의 저항이 커진다. 또한, 보호막을 형성한 후에, 게이트단자의 최상층을 형성하고 있으므로, 단자의 제 2층의 표면이 오염되어, 단자의 제 2층과 최상층과의 접촉불량이 발생하기 때문에, 단자부의 저항이 커진다.

또한, 이와 같은 액정표시장치의 제조방법에 대해서는, 게이트절연막으로 사용되는 절연막을 형성한 후에, 드레인단자를 형성하고 있으므로, 주사신호선과 게이트전극의 형성과, 게이트절연막으로 사용되는 절연막의 형성에 의해서, 투명유리기판의 표면이 오염되어, 드레인단자가 박리되기 쉽다.

본 발명의 목적은, 높은 신뢰성이 있는 외부접속단자를 가진 박막장치를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명은, 한 개의 기판의 주면(主面)에 박막구조를 형성한 박막장치로서, 게이트, 소스, 드레인을 가진 복수의 박막트랜지스터와, 상기 트랜지스터의 소스 또는 드레인의 한쪽에 전기적으로 접속하는 복수의 영상신호선과, 상기 기판의 주면에 형성되는 제 1도전막과, 상기 기판의 주면에 형성되고, 알루미늄으로 이루어진 제 2도전막과, 상기 박막트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 1도전막 및 제 2도전막으로 이루어진 복수의 주사신호선과, 상기 기판상에 형성한 절연막으로 이루어지고, 상기 주사신호선의 제 2도전막을 실질적으로 덮은 보호막과, 상기 보호막으로 덮혀지지 않은 최상층을 가지는 복수의 단자와를 가지고, 상기 주사신호선의 제 2도전막은 대응하는 상기 게이트단자의 최상층에, 상기 제 1도전막을 통하여, 전기적으로 접속되는 것을 특징으로 하는 박막장치를 제공한다.

또한, 바람직하게는, 게이트단자와 최상층은 투명도전막으로 이루어진 것을 특징으로 한다.

또한, 바람직하게는, 상기 제 1도전막은 크롬으로 이루어진 것을 특징으로 한다.

본 발명의 실시예에 의하면, 습기분위기 등에 기인하여 배선을 전기부식으로부터 방지할 수 있는 박막장치가 제공된다.

이하, 본 발명을 적용해야 할 액티브매트릭스방식의 컬러액정표시장치에 대하여 청부도면을 참조하면서 상세히 설명한다.

또한, 액정표시장치를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 가진 구성요소에는 동일한 부호를 부가하고, 이에 대한 설명은 생략한다.

제 2a도는 본 발명이 적용되는 액티브매트릭스방식의 컬러액정표시장치의 1화소와 그 주변을 표시한 평면도이고, 제 2b도는 제 2a도의 절단선(ⅡB-ⅡB)으로 절단한 부분의 단면과 표시패널의 밑봉부에 대한 주변의 단면을 표시한 도면이며, 제 2c도는 제 2a도의 절단선(ⅡC-ⅡC)으로 절단한 부분을 도시한 단면도이다. 또한, 제3도(주요부의 평면도)에는, 제 2a에 표시한 복수의 화소를 배치하였을 때의 평면도를 도시한다.

[화소배치]

제 2a도에 도시한 바와 같이, 각각의 화소는, 인접하는 2개의 주사신호선(게이트신호선 또는 수평신호선)(GL)과, 인접하는 2개의 영상신호선(드레인신호선 또는 수직신호선)(DL)과의 교차영역내(즉, 4개의 신호선으로 둘러싸인 영역내)에 배치되어 있다. 각각의 화소는 박막트랜지스터(TFT), 화소전극(IT01) 및 부가용량(Cadd)을 포함한다. 주사신호선(GL)은, 열방향으로 연장되어 있고, 행방향으로 복수개 배치되어 있다. 영상신호선(DL)은, 행방향으로 연장되어 있고, 열방향으로 복수개 배치되어 있다.

[패널단면의 전체구조]

제 2b도에 도시한 바와 같이, 액정층(LC)을 기준으로 하부투명유리기판(SUB1)쪽에는 박막트랜지스터(TFT) 및 투명화소전극(IT01)이 형성되어있고, 상부투명유릭판(SUB2)쪽에는, 컬러필터(FIL), 차광용 블랙매트릭스패턴(BM)이 형성되어 있다. 하부투명유리기판(SUB1)쪽은, 예를 들면, 1.1(㎜)정도의 두께로 구성되어 있다.

제 2b도의 중앙부는, 1화소부분의 단면을 표시하고 있으나, 좌측은 투명유리기판(SUB1), (SUB2)의 좌측가장자리부분으로서 외부인출배선이 존재하는 부분의 단면을 표시하고 있다. 우측은, 투명유리기판(SUB1),(SUB2)의 우측가장자리부분으로서 외부인출배선이 존재하지 않는 부분의 단면을 표시하고 있다.

제 2b도의 좌측, 우측의 각각의 표시한 시일재(SL)는, 액정(LC)을 밀봉하도록 구성되어 있으며, 액정밀봉입구(도시되지 않음)를 제외한 투명유리기판(SUB1),(SUB2)의 가장자리주위 전체를 따라서 형성되어 있다. 시일제(SL)는, 예를 들면, 에폭시수지로 형성되어 있다.

상기 상부투명유리기판(SUB2)쪽의 공통 투명화소전극(IT02)은, 적어도 1개소에 대해서, 하부투명유리기판(SUB1)쪽의 은페이스트재(SIL)로 형성된 외부인출배선에 접속되어 있다. 상기 외부인출배선은, 상기한 게이트전극(GT), 소스전극(SD1), 드레인전극(SD2)의 각각과 동일한 제조공정에서 형성된다.

배향막(ORI1),(ORI2), 투명화소전극(IT0), 공통 투명화소전극(IT0), 보호막(PSV1),(PSV2) 및 절연막(GI)의 각각의 층은, 밀봉부(SL)의 안쪽에 형성된다. 편광판(POL)은, 하부투명유리기판(SUB1), 상부투명유리기판(SUB2)의 각각의 바깥쪽의 표면에 형성되어 있다.

액정(LC)은, 액정분자의 배향을 설정하는 하부배향막(ORI1) 및 상부배향막(ORI2)의 사이에 봉입되고, 밀봉부(SL)에 의해서 밀봉되어 있다.

하부배향막(ORI1)은, 하부투명유리기판(SUB1)쪽의 보호막(PSV1)의 상부에 형성된다.

상부투명유리기판(SUB2)의 안쪽(액정쪽)의 표면에는, 차광막(BM), 컬러필터(FIL), 보호막(PSV2), 공통 투명화소전극(COM)(IT02) 및 상부배향막(ORI2)이 순차적으로 적층되어 형성되어 있다.

본 액정표시장치는, 하부투명유리기판(SUB1)쪽과 상부투명유리기판(SUB2)쪽의 각각의 층을 별도로 형성하고, 그후, 상하 투명유리기판(SUB1),(SUB2)을 중첩하고, 양자사이에 액정(LC)을 봉입함으로써 조립된다.

[박막트랜지스터(TFT)]

박막트랜지스터(TFT)는, 게이트전극(GT)에 정의 바이어스를 인가하면, 소스와 드레인 사이의 채널저항이 작아지고, 바이어스를 영으로 하면, 채널저항이 커지도록 동작한다.

각각의 화소의 박막트랜지스터(TFT)는, 화소내에서 3개(복수)로 분할되어, 박막트랜지스터(분할 박막트랜지스터)(TFT1),(TFT2),(TFT3)로 구성되어 있다. 박막트랜지스터(TFT1)∼(TFT3)의 각각은, 실질적으로 동일한 크기(채널길이와 폭이 동일)로 구성되어 있다. 이와 같이 분할된 박막트랜지스터(TFT1)∼(TFT3)의 각각은, 주로, 게이트전극(GT), 게이트절연막(GI), i형(진성도전형 결정불순물이 도핑되어 있지 않는) 비정질 실리콘(Si)으로 이루어진 i형 반도채층(AS), 1쌍의 소스전극(SD1) 및 드레인전극(SD2)으로 구성되어 있다. 또한, 소스/드레인은 본래 그 사이의 바이어스극성에 의해서 결정되며, 본 표시장치의 회로에서는 그 극성은 동작중 반전하므로, 소스/드레인은 동작중 교대하는 것으로 이해되어야 한다. 그러나, 이하의 설명에서는, 편의상 한쪽을 소스로 고정해서 표현하고, 다른 쪽을 드레인으로 고정해서 표현한다.

[게이트전극(GT)]

게이트전극(GT)은, 제 4도(제 2a도의 층(g1),(g2),(AS)을 도시한 평면도)에 상세히 도시한 바와 같이, 주사신호선(GL)으로부터 수직방향(제 2a도와 제 4도에서 상부방향)으로 돌출하는 형상으로 구성되어 있다(T자형상으로 분기되어 있다). 게이트전극(GT)은, 박막트랜지스터(TFT1)∼(TFT3)의 각각의 형성영역까지 돌출하도록 구성되어 있다. 박막트랜지스터(TFT1)∼(TFT3)의 각각의 게이트전극(GT)은, 일체적으로(공통 게이트전극으로) 구성되어 있으며 주사신호선(GL)에 연속해서 형성되어 있다. 게이트전극(GT)은, 박막트랜지스터(TFT)의 형성영역에서 큰 단차를 형성하지 않도록, 단층의 주사신호선의 제 1도전막(g1)으로 구성한다. 주사신호선의 제 1도전막(g1)은 예를 들면, 스퍼터링에 의해 형성된 크롬(Cr) 막을 사용하고, 1000(Å)정도의 막두께로 형성한다.

상기 게이트전극(GT)은, 제 2a도, 제 2b도 및 제 4도에 도시되어 있는 바와 같이 반도체층(AS)을 완전히 덮도록(아래쪽에서 볼 때에), 상기 반도체층(AS)보다 약간 크게 형성된다. 따라서, 기판(SUB1)의 아래쪽에 형광등 등의 백라이트(BL)를 장착하였을 경우, 상기 불투명한 Cr게이트전극(GT)은 상기 반도체층(AS)을 그늘지게하면 반도체층(AS)에는 백라이트광이 도달되지 않고, 광조사에 의한 도전형상 즉, TFT의 오프특성이 열화는 일어나기 곤란하게 된다. 또한, 게이트전극(GT)의 본래의 크기에 관련하여, 상기 게이트전극은 소스/드레인전극(SD1),(SD2) 사이를 걸치기 위하여 필요한(게이트전극과 소스/드레인전극을 위치결정하기 위한 여유분을 포함한) 최소의 폭을 가지고, 채널폭(W)을 결정하는 그 안쪽길이는 소스전극과 드레인전극 사이의 거리(채널길이)(L)와의 비 즉, 상호 콘덕턴스(gm)를 결정하는 계수(W/L)에 대한 조건이다.

본 실시예에서 사용되는 게이트전극의 크기는 상기한 본래의 크기보다도 크게 됨은 물론이다.

게이트전극(GT)을 게이트의 기능과 차광의 기능에 대해서만 고려하면, 게이트전극(GT)과 주사신호선(GL)은 단일의 층으로 일체적으로 형성해도 되며, 이 경우 불투명한 도전재료로서 Si를 함유한 A1, 순 A1 또는 Pd를 함유한 A1을 선택할 수 있다.

[주사신호선(GL)]

상기 주사신호선(GL)은, 주사신호선의 제 1도전막(g1) 및 그 상부에 중첩된 주사신호선의 제 2도전막(g2)으로 이루어지는 복수의 막으로 구성되어 있다. 상기 주사신호선(GL)의 제 1도전막(g1)은, 상기 게이트전극(GT)의 제 1도전막(g1)과 동일한 제조공정에서 형성되고, 또한 일체적으로 구성되어 있다. 주사신호선의 제 2도전막(g2)은, 예를 들면, 스퍼터링기술에 의해 1000∼5500(Å)정도의 막두께를 가지는 알루미늄(A1)막으로 형성한다. 주사신호선의 제 2도전막(g2)은, 주사신호선(GL)의 저항치를 저감하고, 신호전달속도의 고속화(화소에 대한 정보기록특성의 향상)를 도모할 수 있도록 구성되어 있다.

또한, 주사신호선(GL)은, 주사신호선의 제 1도전막(g1)의 폭에 비해서 주사신호선의 제 2도전막(g2)의 폭을 작게 구성하고 있다. 즉, 주사신호선(GL)은, 그 측벽의 단차형상이 완만하게 되어 있다.

[게이트절연막(GI)]

절연막(GI)은, 박막트랜지스터(TFT1)∼(TFT3)의 각각의 게이트절연막으로 사용된다. 절연막(GI)은, 게이트전극(GT) 및 주사신호선(GL)의 상층에 형성되어 있다. 절연막(GI)은, 예를 들면, 플라즈마CVD로 형성된 질화규소막을 사용하고, 3000(Å)정도의 막두께로 형성한다.

[반도체층(AS)]

i형 반도체층(AS)은, 제 4도에 도시한 바와 같이, 복수로 분할된 박막트랜지스터(TFT1)∼(TFT3)의 각각의 채널형상 영역으로 사용된다.

i형 반도체층(AS)은, 비결정실리콘막 또는 다결정실리콘막으로 형성하고 약1800(Å)정도의 막두께로 형성한다.

상기 i형 반도체층(AS)은, Si₃N₄게이트절연막(GI)의 형성에 연속해서, 동일한 플라즈마 CVD장치에서 공급가스의 성분을 교환함으로써, 상기 플라즈마CVD장치의 외부에 상기 기판(SUB1)을 노출하는 일없이 형성된다. 마찬가지로, 오믹콘택트용 “P”를 도핑한 N⁺층(d0)(제 2b도)도 약 400(Å)의 두께로 연속해서 형성된다. 다음에, 아래쪽기판(SUB1)은 CVD장치로부터 인출되어, 사진처리 기술에 의해, N⁺층(d0) 및 i층(AS)은 제 2a도, 제 2b도 및 제 4도에 도시한 바와 같이 독립된 아일랜드형상으로 패터닝을 행한다.

i형 반도체층(AS)은 제 2a도 및 제 4도에 상세히 도시한 바와 같이, 주사신호선(GL)과 영상신호선(DL) 사이의 교차부(crossover부)에 연장되어 있다. 이와 같이 연장된 i형 반도체층(AS)은, 교차부에서 주사신호선(GL)과 영상신호선(DL)사이에서 발생하는 단락의 가능성을 저감시키도록 구성되어 있다.

[소스, 드레인전극(SD1),(SD2)]

복수로 분할된 박막트랜지스터(TFT1)∼(TFT3)의 각각의 소스전극(SD1)과 드레인전극(SD2)은, 제 2a도, 제 2b도 및 제 5도(제 2a도의 층(d1)∼(d3)을 도시한 평면도)에 상세히 도시된 바와 같이, 반도체층(AS)상에 각각 격리해서 형성되어 있다.

소스전극(SD1)과 드레인전극(SD2)의 각각은, N⁺형 반도체(d0)에 접속하는 아래층쪽으로부터 소스전극 또는 드레인전극의 제 1도전막(d1), 소스전극 또는 드레인전극의 제 2도전막(d2), 소스전극 또는 드레인전극의 제 3도전막(d3)을 순차적으로 중첩하도록 구성되어 있다. 소스전극(SD1)의 제 1도전막(d1), 제 2도전막(d2) 및 제 3도전막(d3)의 각각은, 드레인전극(SD2) 제 1도전막(d1), 제 2도전막(d2) 및 제 3도전막(d3)의 각각과 동일한 제조공정에서 형성된다.

소스전극 또는 드레인전극의 제 1도전막(d1)은, 스퍼터링에 의해 500∼1000(Å)의 두께(본 실시예에서는, 600(Å)정도의 두께)를 가진 크롬막을 형성한다. 크롬막은, 막두께가 크게 되면, 응력이 증가하는 특성을 가지고 있으므로, 2000(Å)정도의 막두께를 초과하지 않는 범위에서 형성하여야 한다. 크롬막은, N⁺형 반도체층(d0)에 대해서 바람직한 접촉조건을 가지고 있다. 크롬막은, 소위 배리어층을 형성함으로써, 나중에 설명하는 소스전극 또는 드레인전극의 제 2도전막(d2)에 함유하는 알루미늄이 N⁺형 반도체층(d0)에 확산하는 것을 방지하는 기능을 가진다.

소스전극 또는 드레인전극의 제 1도전막(d1)으로는, 크롬막 이외에, 고융점금속(Mo, Ti, Ta, W)막, 고용점 금속실리사이드(MoSi₂, TiSi₂, Tasi₂, WSi₂)막으로 형성해도 좋다.

소스전극 또는 드레인전극의 제 1도전막(d1)에 대해서 사진처리에 의해 패터닝을 행한 후, 동일한 사진처리용 마스크에 의거하거나 소스전극 또는 드레인전극의 제 1도전막(d1)을 마스크에 의해서 N⁺층(d0)이 제거된다. 즉, 소스전극 또는 드레인전극의 제 1도전막(d1)을 제외하고, i층(AS)위에 남아있는 N⁺층(d0)은 자체정렬(self-alignment)에 의해서 제거된다. 이때에, N⁺층(d0)은 그 두께와 동일한 부분이 제거되도록 에칭되므로, i층(AS)의 표면은 어느 정도 에칭된다. 표면이 에칭되는 정도는 에칭시간에 따라서 제어될 수 있다.

다음에, 소스전극 또는 드레인전극의 제 2도전막(d2)은, 스퍼터링에 의해서 3000∼5500(Å)(본 실시예에서는, 3500(Å)정도)의 두께를 가진 알루미늄으로 형성된다. 상기 알루미늄막은, 크롬막에 비해서 응력이 작고, 두꺼운 막두께로 형성할 수 있다. 상기 알루미늄막은, 소스전극(SD1), 드레인전극(SD2) 및 영상신호선(DL)의 저항치를 저감하도록 작용된다. 소스전극 또는 드레인전극의 제 2도전막(d2)으로는, 알루미늄막 이외에, 실리콘(Si)이나 구리(Cu)를 첨가물로서 함유한 알루미늄막으로 형성해도 된다.

소스전극 또는 드레인전극의 제 2도전막(d2)은 사진처리기술에 의한 패터니을 행한 후에, 제 3도전막(d3)이 형성된다. 상기 제 3도전막(d3)은 스퍼터링에 의해서 1000∼2000(Å)의 막두께(본 실시예에서는, 1200(Å)정도의 막두께)를 가진 투명도전막(Induim-Tin-Oxide(IT0) : nesa film)으로 형성된다. 상기 제 3도전막(d3)은, 소스전극(SD1), 드레인전극(SD2) 및 영상신호선(DL)을 구성할 뿐만 아니라, 투명화소전극(IT01)을 구성한다.

소스전극(SD1)의 제 1도전막(d1), 드레인전극(SD2)의 제 1도전막(d1)의 각각은 소스전극 또는 드레인전극의 제 2도전막(d2) 및 제 3도전막(d3)에 비해서 안쪽으로(채널영역내의 중심방향으로) 크게 들어가 있다. 즉, 이들 부분에서 소스전극 또는 드레인전극의 제 1도전막(d1)은, 층(d2), (d3)에 관계없이 박막트랜지스터(TFT)의 게이트길이(L)를 규정할 수 있도록 배치되어 있다.

소스전극(SD1)은, 이전에 설명한 바와 같이, 투명화소전극(IT01)에 접속되어 있다. 소스전극(SD1)은, i형 반도체층(AS)의 단차형상(제 1도전막(g1)의 막두께, N⁺층(d0)의 막두께 및 i형 반도체층(AS)의 막두께를 합계하여 얻은 막두께와 동일한 단차)을 따라서 형성되어 있다. 구체적으로는, 소스전극(SD1)은, i형 반도체층(AS)의 단차형상을 따라서 형성된 소스전극의 제 1도전막(d1)과, 상기 제 1도전막(d1)에 비해서 투명화소전극(IT01)과 접속되는 쪽을 작은 크기로 상기 제 1도전막(d1)의 상부에 형성한 소스전극의 제 2도전막(d2)과, 상기 제 2도전막으로부터 노출되고 제 1도전막(d1)에 접속된 제 3도전막(d3)으로 구성되어 있다. 소스전극(SD1)의 제 2도전막(d2)은, 제 1도전막(d1)의 크롬막이 응력의 증가에 기인하여 두껍게 형성할 수 없고 또한 i형 반도체층(AS)의 단차형상을 덮을 수 없기 때문에, 상기 i형 반도체층(AS)을 덮을 수 있도록 구성되어 있다. 즉, 상기 소스전극의 제 2도전막(d2)은, 두껍게 형성함으로써 스텝커버리지를 향상시키고 있다. 상기 소스전극의 제 2도전막(d2)은, 두껍게 형성할 수 있으므로, 소스전극(SD1)의 저항치의 저감에 크게 기여하고 있다(드레인전극(SD2), 영상신호선(DL)에 대해서도 마찬가지이다). 제 3도전막(d3)은, 소스전극의 제 2도전막(d2)의 i형 반도체층(AS)에 관련된 단차형상을 덮을 수 없기 때문에, 소스전극의 제 2도전막(d2)의 크기를 작게 함으로써 노출되는 소스전극의 제 1도전막(d1)에 접속하도록 배치되어 있다. 소스전극의 제 1도전막(d1)과 제 3도전막(d3)은 서로 접착성이 양호할 뿐만 아니라, 양자간의 접속부의 단차형상이 작으므로, 확실하게 접속시킬 수 있다.

[화소전극(ITO1)]

상기 투명화소전극(IT01)은, 각각의 화소마다 형성되어 있으며, 액정표시부의 화소전극의 한쪽을 구성한다. 투명화소전극(IT01)은, 복수의 분할된 박막트랜지스터(TFT1)∼(TFT3)의 각각에 대응해서 3개의 투명화소전극(분할된 투명화소전극)(E1),(E2),(E3)으로 분할되어 있다. 투명화소전극(E1)∼(E3)은 각각 박막트랜지스터(TFT)의 소스전극(SD1)에 접속되어 있다.

투명화소전극(E1)∼(E3)의 각각은, 실질적으로 동일한 면적이 되도록 패터닝되어 있다.

이와 같이, 1화소의 박막트랜지스터(TFT)를 복수의 박막트랜지스터(TFT1)∼(TFT3)로 분할하고, 이와 같이 복수로 분할된 박막트랜지스터(TFT1)∼(TFT3)의 각각에 복수로 분할된 투명화소전극(E1)∼(E3)의 각각을 접속함으로써, 분할된 1부분(예를 들면, TFT1)이 점결함으로 되어도, 화소전체로 보면 점결함으로 되지 않기 때문에(즉, TFT2와 TFT3는 결함이 없기 때문에), 점결함의 확률을 저감시킬 수 있고, 또한 상기 결함을 관찰하기 어렵다.

또한, 상기 화소의 분할된 투명화소전극(E1)∼(E3)의 각각을 실질적으로 동일한 면적으로 구성함으로써, 투명화소전극(E1)∼(E3)의 각각과 공통 투명화소전극(IT02)의 조합으로 구성되는 각각의 액정용량(Cpix)을 균일하게 형성하는 것이 가능하다.

[보호막(PSV1)]

박막트랜지스터(TFT)와 투명화소전극(IT01)위에 보호막(PSV1)이 형성되어 있다. 보호막(PSV1)은, 주로 박막트랜지스터(TFT)를 습기등으로부터 부호하기 위하여 형성되어 있다. 상기 보호막(PSV1)은 투명성이 높고 또한 내습성이 높아야 한다. 상기 보호막(PSV1)은, 예를 들면, 플라즈마CVD에 의해서 형성한 산화규소막이나 질화규소막으로 형성되어 있으며, 8000(Å)정도의 막두께로 형성한다.

[차광막(BM)]

상부기판(SUB2)쪽에는 외부광(예를 들면, 제 2b도에서는 위쪽으로부터의 광)이 채널형상영역으로서 사용되는 i형 반도체층(AS)에 입사되지 않도록 차광막(BM)이 형성되고, 제 6도의 사선으로 표시한 바와 같은 패턴으로 되어 있다. 또한 제6도는 제 2a도에서 IT0막층(d3), 필터층(FIL) 및 차광막(BM)만을 도시한 평면도이다. 차광막(BM)은, 광에 대한 차광성이 높은 재료 예를 들면, 알루미늄막이나 크롬막등으로 형성되어 있으며, 본 실시예에서는, 크롬막이 스퍼터링에 의해서 1300(Å)정도의 막두께로 형성된다.

따라서, 박막트랜지스터(TFT1)∼(TFT3)에 공통한 반도체층(AS)은 상부의 차광막(BM)과 하부 게이트전극(GT)에 의해서 샌드위치되고, 샌드위치된 부분은 외부의 자연광이나 백라이트의 조사에 노출되지 않는다. 차광막(BM)은 제 6도의 사선부분으로 표시한 바와 같이, 화소의 주위에 형성된다. 즉, 차광막(BM)은 격자형상으로 형성되며(블랙매트릭스), 상기 격자에 의해서 1화소의 유효표시영역이 구획되어 있다. 따라서, 각각의 화소의 윤곽은 차광막(BM)에 의해서 명확하게 되고 콘트라스트가 향상된다. 즉, 차광막(BM)은, 반도체층(AS)에 대한 차광기능과 소위 블랙매트릭스의 차광기능을 가진다.

또한, 백라이트를 “SUB2”쪽에 장착하고, “SUB1”을 관찰쪽(외부노출쪽)으로 할 수도 있다.

[공통 전극(ITO2)]

공통 투명화소전극(IT02)은, 하부투명유리기판(SUB1)쪽에 화소마다 형성된 투명화소전극(IT01)에 대향하고, 액정의 광학적인 상태는 각 화소전극(IT01)과 공통 전극(IT02) 사이의 전위차(전계)에 응답해서 변화한다. 상기 공통 투명화소전극(IT02)에는, 공통전압(Vcom)이 인가되도록 구성되어 있다. 공통전압(Vcom)은 영상신호선(DL)에 인가되는 저레벨의 구동전압(Vdmin)과 고레벨의 구동전압(Vdmax)사이의 중간전위이다.

[컬러필터(FIL)]

컬러필터(FIL)는, 아크릴수지등의 수지재료로 형성되는 염색기재에 염료를 착색해서 구성되어 있다. 컬러필터(FIL)는, 화소에 대향하는 위치에 각각의 화소마다 도트형상으로 형성되고(제 7도), 각각의 색으로 할당되어 있다(제 7도는 제 3도의 제 3도전막(d3)과 컬러필터층(FIL)만을 도시한 것으로, 적색필터(R), 청색필터(B), 녹색필터(G)의 각각은 45°의 사선, 135°의 사선, 45°와 135°의 교차사선으로 나타나 있다).

상기 컬러필터(FIL)는 제 6도에 도시한 바와 같이 화소전극(IT01)(E1∼E3)을 완전히 덮도록 약간 크게 형성되고, 차광막(BM)은 컬러필터(FIL) 및 화소전극(IT01)의 에지부분과 중첩되도록 화소전극(IT01)의 둘레가장자리부보다 안쪽에 형성되어 있다.

컬러필터(FIL)는, 다음과 같이 형성할 수 있다. 먼저, 상부투명유리기판(SUB2)의 표면에 염색기재를 형성하고, 사진처리기술로 적색필터형성영역 이외의 염색기재를 제거한다. 다음에 염색기재를 적색염료로 염색하고, 접착처리를 행하여, 접착필터(R)를 형성한다. 다음에, 마찬가지의 고정을 실시하여, 녹색필터(G), 청색필터(B)를 순차적으로 형성한다.

보호막(PSV2)은, 상기 컬러필터(FIL)를 다른 색으로 염색한 염료가 액정(LC)에 부설되는 것을 방지하기 위하여 형성되어 있다. 상기 보호막(PSV 2)은, 예를 들면, 아크릴수지, 에폭시수지등의 투명수지재료로 형성되어 있다.

[화소배열]

상기 액정표시부의 복수의 화소는, 제 3도와 제 7도에 표시한 바와 같이, 주사신호선(GL)이 연장하는 방향과 동일한 열방향으로 배치되고, 화소열(X1), (X2), (X3), (X4).... 의 각각을 구성하고 있다. 화소열(X1),(X2),(X3),(X4)... 의 각각의 화소는, 박막트랜지스터(TFT1)∼(TFT)와 투명화소전극(E1)∼(E3)의 배치위치를 동일하게 구성하고 있다. 즉, 홀수화소열(X1),(X3)....의 각각의 화소는, 박막트랜지스터(TFT1)∼(TFT3)의 배열위치를 좌측에 구성하고 있고, 투명화소전극(E1)∼(E3).... 의 다음단계에 위치한 짝수화소열(X2), (X4)....의 각각에 화소와 홀수화소열(X1),(X3)....의 각각의 화소는 상기 영상신호선(DL)에 대해서 선대칭을 나타낸다. 즉, 화소열(X2),(X4)....의 각각의 화소는, 박막트랜지스터(TFT1)∼(TFT3)의 배치배열을 우측에 구성하고 있고 투명화소전극(E1)∼(E3)의 배치위치를 좌측에 구성하고 있다. 그리고, 화소열(X2), (X4).... 의 각각의 화소는, 화소열(X1),(X3).... 의 각각의 화소에 대하여, 열방향으로 화소간의 거리의 ½배를 이동하여 배치되어 있다. 즉, 화소열(X)의 화소사이의 간격을 1.0(1.0피치)로 설정하면 다음단의 화소열(X)에서 각 화소간격이 1.0으로 되고, 따라서, 앞단의 화소열(X)로부터 열방향으로 0.5화소간격(0.5피치)만큼 어긋나 있다. 각각의 화소사이를 행방향으로 연장되어 없는 영상신호선(DL)은, 각각의 화소열(X) 사이에 화소간의 거리의 ½배를 이동한 거리(0.5피치)만큼 열방향으로 연장되어 있다.

그 결과, 제 7도에 도시한 바와 같이, 소정의 컬러필터가 형성된 앞단의 화소열(X)의 화소(예를 들면, 적색필터(R)가 형성된 화소열(X3)의 화소)와 동일컬러필터가 형성된 다음단의 화소열(X)의 화소(예를 들면, 적색필터(R)가 형성된 화소열(X4)의 화소) 사이에 1.5배의 화소간격(1.5피치)을 형성할 수 있다. RGB의 컬러필터(FIL)는 3각형 배치가 된다. 컬러필터(FIL)의 RGB의 3각형 배치구조는, 각각의 색을 혼합한 상태를 향상시킬 수 있고, 따라서 컬러화상의 해상도를 개선할 수 있다.

또한, 영상신호선(DL)은 각 화소열(X) 사이에서, ½배의 화소간격만큼 열방향으로 연장되어 있고, 이에 의해 상기 영상신호선(DL)은 인접한 영상신호선(DL)과 교차하지 않는다. 이에 의해, 영상신호선(DL)의 주위로 리딩(leading)의 필요성이 제거되어, 상기 영상신호선(DL)의 점유면적을 저감시킬 수 있다. 따라서, 영상신호선(DL)의 우회를 없애고 다층배선구조를 제거할 수 있다.

[표시패널의 등가회로]

상기 액정표시부장치의 등가회로를 제 8도에 표시한다. (XiG), (Xi+1G)...는, 녹색필터(G)가 형성되는 화소의 접속된 영상신호선(DL)이다. (XiB), (Xi+1B)....는, 청색필터(B)가 형성되는 화소에 접속된 영상신호선(DL)이다. (Xi+1R), (Xi+2R),...은 적색필터(R)가 형성되는 화소에 접속된 영상신호선(DI)이다. 이들 영상신호선(DL)은, 영상신호구동회로에 의해 선택된다. (Yi)는 제 3도 및 제 7도에 표시한 화소열(X1)을 선택하는 주사신호선(GL)이다. 마찬가지로 (Yi+1), (Yi+2),...의 각각은, 화소열(X2),(X3),...의 각각을 선택하는 주사신호선(GL)이다. 이들 주사신호선(GL)은 수직주사회로에 접속되어 있다.

[유지용량(Cadd)의 구조]

투명화소전극(E1)∼(E3)의 각각은, 박막트랜지스터(TFT)와 접속되는 끝부분과 반대쪽의 끝부분에서, 다음단의 주사신호선(GL)과 중첩지도록, L자형상으로 형성되어 있다. 상기와 같은 중첩은, 제 2c도로부터 명백한 바와 같이, 투명화소전극(E1)∼(E3)의 각각을 한쪽의 전극(PL2)으로 하고, 다음단의 주사신호선(GL)을 다른쪽의 전극(PL1)으로 하는 유지용량소자(정전용량소자)(Cadd)를 형성한다. 상기 유지용량소자(cadd)의 유전체막은, 박막트랜지스터(TFT)의 게이트절연막으로 사용되는 절연막(GI)과 동일층으로 형성되어 있다.

유지용량(Cadd)은, 제 4도로부터 명백한 바와 같이, 게이트선(GL)의 제 1막(g1)의 폭을 넓힌 부분에 형성되어 있다. 또한, 드레인선(DL)과 교차하는 제 1막(g)의 부분은, 드레인선을 단락하는 가능성을 감소하기 위하여 좁게 되어 있다.

유지용량전극선(g1)을 구성하기 위하여 중첩되는 투명화소전극(E1)∼(E3)의 각각의 사이에는, 상기 소스전극(SDI)과 마찬가지로, 단차형상을 덮을 때에 투명화소전극(IT01)이 단선되지 않도록, 소스전극 또는 드레인전극의 제 1도전막(d1)과 소스전극 또는 드레인전극의 제 2도전막(d2)으로 구성된 아일랜드영역이 형성되어 있다. 상기 아일랜드영역은, 투명화소전극(IT01)의 면적(개구율)을 저하시키지 않도록 가능한 한 작게 형성한다.

[유지용량(Cadd)의 등가회로와 그 동작]

제 2a도에 도시된 화소의 등가회로를 제 9도에 도시한다. 제 9도에 있어서, “Cgs”는 박막트랜지스터(TFT)의 게이트전극(GT) 및 소스전극(SDI) 사이에 형성되는 기생용량이다. 기생용량(Cgs)의 유전체막은 절연막(GI)이다. “Cpix”는 투명화소전극(IT01)(PIX)과 공통 투명화소전극(IT02)(COM) 사이에 형성되는 액정용량이다. 액정용량(Cpix)의 유전체막은 액정(LC), 보호막(PSV1) 및 배향막(ORI1), (ORI2)이다. 전위는 (V1c)는 중점(中点)전위이다.

상기 유지용량소자(Cadd)는, 박막트랜지스터(TFT)가 스위칭할 때, 중점전위(화소전극전위)(V1c)에 대한 게이트전위변동(△Vg)의 영향을 저감시키도록 작용한다. 이것을 식으로 표시하면

△V1c={Cgs/(Cgs+Cadd+Cpix)}×△Vg

가 된다. 여기서 “△V1c”는 “△Vg”에 의한 중점전위의 변동량을 나타낸다. 상기 변동량(△V1c)은 액정에 인가되는 직류성분의 원인으로 되나, 유지용량(Cadd)을 크게 하는 정도에 따라서 변동량의 값을 작게 할 수 있다. 또한, 유지용량(Cadd)은 방전시간을 길게하는 기능을 가지고 있고, 이에 의해 TFT가 오프된 후에 영상정보를 장시간동안 축적한다. 액정(LC)에 인가되는 직류성분의 저감은, 액정(LC)의 수명을 향상시키고, 액정표시화면의 절환시에 앞의 화상이 남는 소위 시징(seizing)을 저감시킬 수 있다.

상기한 바와 같이, 게이트전극(GT)은 반도체층(AS)을 완전히 덮도록 크게 되어 있고, 소스전극(SDI)과 드레인전극(SD2) 사이에 중첩되는 면적이 증가하고, 따라서 기생용량(Cgs)이 증가되어 중점전위(V1c)는 게이트(주사)신호(Vg)의 영향을 받기 쉽게 된다고 하는 역효과가 발생한다. 그러나 유지용량(Cadd)을 배치함으로써 상기 역효과를 해소할 수 있다.

상기 유지용량소자(Cadd)의 유지용량은, 화소의 기록특성으로, 액정용량(Cpix)에 대해서는 4∼8배(4·Cpix〈Cadd〈8·Cpix)정도의 값으로 설정하고, 중첩용량(Cgs)에 대해서는 8∼32배(8·Cgs〈Cadd〈32·Cgs)정도의 값으로 설정한다.

[유지용량(Cadd)전극선의 결선방법]

용량전극선으로서 사용되는 최종단의 주사신호선(GL)(또는 제 1단의 주사신호선(GL))은, 제 8도에 도시한 바와 같이, 공통 투명화소전극(V_com)(IT02)에 접속한다. 공통 투명화소전극(IT02)은, 제 2b도에 도시한 바와 같이, 액정표시장치의 둘레가장자리부위에서 은페이스트재(SL)에 의해서 외부인출배선에 접속되어 있다. 또한, 상기 외부인출배선의 일부인 주사신호선의 도전층(g1),(g2)은 주사신호선(GL)과 동일한 제조공정에서 형성된다. 결과적으로, 최종단위 용량전극선(GL)은, 공통 투명화소전극(IT02)에 간단히 접속할 수 있다.

또는, 제 8도의 점선으로 표시한 바와 같이, 최종단(제 1단)의 용량전극선(GL)을 제 1단(최종단)의 주사신호선(GL)에 접속해도 된다. 또한, 상기 접속은 액정표시부내의 내부배선이나 외부인출배선에 의해서 행할 수 있다.

[유지용량(Cadd)주사신호에 의한 직류분상쇄]

본 액정표시장치는, 먼저 본원 출원인에 의해서 출원된 일본국 특원소 62-95125호에 기재된 직류상쇄방식에 의거하여, 제 10도(타임차트)에 표시한 바와 같이, 주사신호선(DL)의 구동전압을 제어함으로써 한층더 액정(LC)에 인가되는 직류성분을 저감시킬 수 있다. 제 10도에 있어서, “Vi”는 임의의 주사신호선(GL)의 구동전압이고, “Vi+1”은 다음단의 주사신호선(GL)의 구동전압이다. “Vee”는 주사신호선(GL)에 인가되는 저레벨의 구동전압(Vdmin)이고, “Vdd”는 주사신호선(GL)에 인가되는 고레벨의 구동전압(Vmax)이다. 각각의 타이밍(t=t₁∼t₄)에서 중점전위(V1c)(제 9도 참조)의 전압변동량(△V₁∼△V₄)은 다음과 같이 된다.

t = t₁: △V₁= -(Cgs/C)·V2

t = t₂: △V₂= +(Cgs/C) ·(V1+V2)-(Cadd/C)·V2

t = t₃: △V₃= -(Cgs/C)·V1+(Cadd/C)·(V1+V2)

t = t₄: △V₄= -(Cadd/C)·V1

단, 화소의 합계용량 : C = Cgs + Cpix + Cadd 이다.

여기서, 주사신호선(GL)에 인가되는 구동전압이 충분하면(하기 “주”참조) 액정(LC)에 인가되는 직류전압은,

△V₃+ △V₄= (Cadd·V2-Cgs·V1)/C

로 되므로, Cadd·V2 = Cgs·V1로 하면, 액정(LC)에 인가되는 직류전압은 0으로 된다.

“주” : 시각(t₁), (t₂)에서 주사선(Vi)의 변동량이 중점전위(V1c)에 영향을 미치게 되나, (t₂)∼(t₃)의 기간동안에는 중점전위(V1c)는 신호선(Xi)을 통해서 영상신호전위와 동일전위로 된다(영상신호를 기록하는 데 충분함). 액정에 인가되는 전위는 TFT가 오프된 직후의 전위에 의해서 실질적으로 결정된다(TFT오프기간은 온기간보다 압도적으로 길다). 따라서, 액정에 인가되는 직류성분을 계산할 때에는, 기간(t₁∼t₃)은 거의 무시할 수 있고, 고려하여야 할 것은 TFT가 오프 직후의 전위 즉, 시각(t₃)가 시각(t₄)사이의 과도기에 발생되는 영향이다. 또한, 영상신호(Vi)는 프레임마다 또는 라인마다 극성이 반전되고, 영상신호에 관계되는 직류성분은 0이다.

즉, 직류상쇄방식에 의거해서, 중첩용량(Cgs)에 기인한 중점전위(V1c)의 등기인입에 의한 감소량을, 유지용량소자(Cadd)와 다음단의 주사신호선(GL)(용량전극선)에 인가되는 구동전압에 의해서 상승하도록 형성하여, 액정(LC)에 인가되는 직류성분을 극히 작게할 수 있다. 이 결과, 액정표시장치는 액정(LC)의 수명을 향상시킬 수 있다. 물론, 차광효과를 향상시키기 위하여 게이트(GT)를 크게 하였을 경우, 그것에 따라서 유지용량(Cadd)의 값을 크게하면 된다.

본 발명에 의한 액티브매트릭스방식의 컬러액정표시장치의 제조방법에 대해서 제 1도를 참조하면서 설명한다. 먼저, 제 1도(a)에 도시한 바와 같이, 7059유리(상품명)로 제조된 하부투명유리기판(SUB1)위에 1100(Å)의 두께를 가진 크롬으로 이루어진 주사신호선의 제 1도전막(g1)을 스퍼터링에 의해 형성한다. 다음에, 에칭액으로서 질산 제 2세륨암모늄용액을 사용한 사진에칭기술에 의해서 주사신호선의 제 1도전막(g1)을 선택적으로 에칭함으로써, 주사신호선(GL)의 제 1층, 게이트전극(GT), 유지용량소자(Cadd)의 전극(PL1), 방진패턴(게이트단자(GTM)를 일괄 접속한 부분과 드레인단자를 일괄 접속한 부분의 양쪽에 돌기형상을 형성한 패턴), 기판번호 및 TEG패턴을 형성하는 동시에, 게이트단자(GTM)의 제 1층을 형성한다. 다음에, 레지스트를 박리액 S502(상품명)로 제거한 후, O₂의 애싱처리(ashing process of O₂)를 1분간 행한다. 다음에, 알루미늄-필라듐, 알루미늄-실리콘, 알루미늄-실리콘티탄 또는 알루미늄-실리콘-구리 등으로 이루어진 주사신호선의 제 2도전막(g2)을 스퍼터링에 의해서 1000(Å)의 두께로 형성한다. 다음에, 에칭액으로서 인산과 질산 및 아세트산의 혼합용액을 사용한 사진에칭기술에 의해서 주사신호선의 제 2도전막(g2)을 선택적으로 에칭함으로써, 주사신호선(GL)의 제 2층을 형성하는 동시에, 게이트단자(GTM)의 제 1도전막(g1)위에도 제 2도전막(g2)을 형성한다. 이 경우에는, 제 11a도에 도시한 바와 같이, 게이트단자(GTM)의 제 1도전막(g1)위의 제 2도전막(g2)의 단부가 절연막(GI)의 단부로부터 약 10㎛떨어져서 위치 결정된다. 다음에, 드라이에칭장치에 SF₆가스를 도입해서, 실리콘 등의 잔사(residue)를 제거한 후, 레지스트를 제거한다. 다음에, 플라즈마 CVD 장치에 암모니아가스, 실란가스, 질소가스를 도입해서, 3500(Å)의 두께를 가진 질화실리콘막을 형성한 후, 플라즈마 CVD 장치에 실란가스, 수소가스 및 포스핀가스를 도입하여, 막두께가 2100(Å)의 두께를 가진 i형 비정질실리콘막을 형성하고, 300Å의 두께를 가진 N⁺형 실리콘막을 형성한다. 다음에, 드라이에칭가스로서 SF₆, CC1₄를 사용한 사진에칭 기술에 의해 N⁺형 실리콘막과 i형 비정질실리콘막을 선택적으로 에칭함으로써, i형 반도체층(AS)을 형성한다. 다음에, 레지스트를 제거한 후, 레지스트(RST1)를 형성하고, 드라이에칭가스로서 SF₆을 사용해서 질화실리콘막을 선택적으로 에칭함으로써, 절연막(GI)을 형성한다. 다음에, 제 1도(b)에 도시한 바와 같이, 레지스트(RST1)를 제거하기 전에, 현상액(NMD)(상품명) 및 인산과 질산과 아세트산의 혼합용액을 사용해서, 게이트단자(GTM)의 제 1도전막(g1)위에 형성된 주사신호선의 제 2도전막(g2)을 제거한다. 다음에, 제 1도(c)에 도시한 바와 같이, 레지스트(RST1)를 제거한 후, 600Å의 두께를 가진 크롬으로 이루어진 소스전극 또는 드레인전극의 제 1도전막(d1)을 스퍼터링에 의해 형성한다. 다음에, 사진에칭기술에 의해 소스전극 또는 드레인전극의 제 1도전막(d1)을 선택적으로 에칭함으로써, 영상신호선(DL), 소스전극(SD1), 드레인전극(SD2)의 제 1층을 형성하는 동시에, 게이트단자(GTM)의 제 2층을 형성한다. 이 경우에는 소스전극 또는 드레인전극의 제 1도전막(d1)의 폭을 주사신호선의 제 1도전막(g1)의 폭보다 크게하는 동시에, 제 12a도에 도시한 바와 같이, 게이트단자(GTM)의 제 1도전막(g1)위에 있는 소스전극 또는 드레인전극의 제 1도전막(d1)의 단부가 절연막(GI)위에 연장되도록 배치된다. 다음에, 레지스트를 제거하기 전에, 드라이에칭장치에 CC1₄, SF₆을 도입해서, N⁺형 실리콘막을 선택적으로 에칭함으로써, N⁺형 반도체층(d0)을 형성한다. 다음에, 상기 레지스트를 제거한 후, O₂의 애싱처리를 1분간 행한다. 다음에 제 1도(d)에 도시한 바와 같이, 3500Å의 두께를 가진 알루미늄-필라듐, 알루미늄-실리콘, 알루미늄-실리콘티탄 또는 알루미늄-실리콘-구리로 이루어진 소스전극 또는 드레인전극의 제 2도전막(d2)을 스퍼터링에 의해서 형성한다. 다음에, 사진에칭 기술에 의해서 소스전극 또는 드레인전극의 제 2도전막(d2)을 선택적으로 에칭함으로써, 영상신호선(DL), 소스전극(SD1), 드레인전극(SD2)의 제 2층을 형성하는 동시에 게이트단자(GTM)의 제 1도전막(d1)위에도 제 2도전막(d2)을 형성한다. 이 경우에는, 제 12a도에 도시한 바와 같이, 게이트단자(GTM)의 제 2층을 구성하는 제 1도전막(d1)위의 제 2도전막(d2)의 단부는 보호막(PSV1)의 단부의 바깥쪽에 위치 결정된다. 다음에, 레지스트를 제거한 후, O₂의 애싱처리를 1분간 행한다. 다음에, 1200Å의 두께를 가진 ITO막으로 이루어진 제 3도전막(d3)을 스퍼터링에 의해 형성한다. 다음에, 에칭액으로서 염산과 질산의 혼합용액을 사용한 시징에칭기술에 의해서 제 3도전막(d3)을 선택적으로 에칭함으로써, 영상신호선(DL), 소스전극(SD1), 드레인전극(SD2)의 제3층 및 투명화소전극(IT01)을 형성한다. 다음에, 레지스트를 제거한 후, 플라즈마CVD장치에 암모니아가스, 실란가스, 질소가스를 도입해서 1㎛의 두께를 가진 질화실리콘막을 형성한다. 다음에, 레지스트(RST2)를 형성하고, 드라이에칭가스로서 SF₆을 사용해서 질화실리콘막을 선택적으로 에칭함으로써, 보호막(PSV1)을 형성한다. 다음에, 제 1도(e)에 도시한 바와 같이, 레지스트(RST2)를 제거하기 전에, 현상액(NMD) 및 인산, 질산, 아세트산의 혼합용액을 사용해서 게이트단자(GTM)의 제 1도전막(d1)위의 제 2도전막(d2)을 제거한다. 다음에, 1200(Å)의 막두께를 가진 IT0막을 스퍼터링에 의해서 형성한다. 다음에, 에칭액으로서 염산과 질산의 혼합용액을 사용한 사진에칭기술에 의해서 IT0막을 선택적으로 에칭함으로써, 게이트단자(GTM)의 최상층(TML)을 형성한다.

본 액정표시장치의 제조방법에 있어서는, 주사신호선(GL)의 제 2층을 구성해야 할 제 2도전막(g2)을 형성하는 동시에, 게이트단자(GTM)의 제 1층을 구성하는 주사신호선의 제 1도전막(g1)위에 주사신호선의 제 2도전막(g2)을 형성한다. 절연막(GI)을 형성한 후, 게이트단자(GTM)의 제 1도전막(g1)위에 있는 소스전극 또는 드레인전극의 제 2도전막(g2)을 제거한다. 결과적으로, 게이트단자(GTM)의 제 1도전막(gl)의 표면이 오염되는 일이 없으므로, 게이트단자(GTM)의 제 1도전막(g1)과 소스전극 또는 드레인전극의 제 1도전막(d1) 사이에 접촉불량이 발생하는 것을 방지할 수 있다. 또한, 영상신호선(DL)의 제 2층을 형성해야 할 제 2도전막(d2)을, 게이트단자(GTM)의 제 2층을 구성하는 제 1도전막(d1)위에 형성하고, 보호막(PSV1)을 형성한 후, 게이트단자(GTM)의 제 2층위에 있는 소스전극 또는 드레인전극의 제 2도전막(d2)을 제거한다. 결과적으로, 게이트단자(GTM)의 제 2층을 형성하는 소스전극 또는 드레인전극의 제 1도전막(d1)의 표면이 오염되는 일이 없으므로, 게이트단자(GTM)의 제 1도전막(d1)과 최상층(TML) 사이에 접촉불량이 발생하는 것을 방지할 수 있다. 따라서, 게이트단자(GTM)의 저항을 작게할 수 있다.

본 발명에 의한 다른 액티브매트릭스방식의 컬러액정표시장치의 제조방법에 대해서 제 13도를 참조하면서 설명한다. 먼저, 제 13도(a)에 도시한 바와 같이 하부투명유리기판(SUB1)위에 주사신호성의 제 1도전막(g1)을 스퍼터링에 의해 형성한다. 다음에, 주사신호선의 제 1도전막(g1)을 선택적으로 에칭함으로써, 주사신호선(GL)의 제 1층, 게이트전극(GT) 및 유지용량소자(Cadd)의 전극(PL1)을 형성하는 동시에, 게이트단자(GTM)의 제 1층을 형성한다. 다음에, 주사신호선의 제 2도전막(g2)을 스퍼터링에 의해서 형성한다. 다음에 주사신호선의 제 2도전막(g2)을 선택적으로 에칭함으로써, 주사신호선(GL)의 제 2층을 형성한다. 다음에, 레지스트를 제거하고, 질화실리콘막을 형성한 후, i형 비정질실리콘막을 형성하고, N⁺형 실리콘막을 형성한다. 다음에, N⁺형 실리콘막, i형 비정질실리콘막을 선택적으로 에칭함으로써, i형 반도체층(AS)을 형성한다. 다음에, 레지스트를 제거한 후, 레지스트(RST1)를 형성하고, 질화실리콘막을 선택적으로 에칭함으로써, 절연막(GI)을 형성한다. 다음에, 레지스트(RST1)를 제거하기 전에, 염산과 질산의 혼합용액을 사용해서, 게이트단자(GTM)의 제 1도전막(g1)의 표면을 처리한다. 다음에, 제 13도(b)에 도시한 바와 같이, 레지스트(RST1)를 제거한 후, 소스전극 또는 드레인전극의 제 1도전막(d1)을 스퍼터링에 의해서 형성한다. 다음에, 소스전극 또는 드레인전극의 제 1도전막(d1)을 선택적으로 에칭함으로써, 영상신호선(DL), 소스전극(SD1), 드레인전극(SD2)의 제 1층을 형성하는 동시에, 게이트단자(GTM)의 제 2층을 형성한다. 다음에, 레지스트를 제거하기 전에, N⁺형 실리콘막을 선택적으로 에칭함으로써, N⁺형 반도체층(d0)을 형성한다. 다음에, 제 13도(c)에 도시한 바와 같이, 레지스트를 제거한 후, 소스전극 또는 드레인전극의 제 2도전막(d2)을 스퍼터링에 의해서 형성한다. 다음에 소스전극 또는 드레인전극의 제 2도전막(d2)을 선택적으로 에칭함으로써, 영상신호선(DL), 소스전극(SD1), 드레인전극(SD2)의 제 2층을 형성한다. 다음에, 레지스트를 제거한 후, 제 3도전막(d3)을 스퍼터링에 의해 형성한다. 다음에, 제 3도전막(d3)을 선택적으로 에칭함으로써, 영상신호선(DL), 소스전극(SD1), 드레인전극(SD2)의 제3층 및 투명화소전극(IT0)을 형성한다. 다음에, 레지스트를 제거한 후, 질화실리콘막을 형성한다. 다음에, 레지스트(RST2)를 형성하고, 질화실리콘막을 선택적으로 에칭함으로써, 보호막(PSV1)을 형성한다. 다음에, 레지스트(RST2)를 제거하기 전에, 염산과 질산의 혼합용액을 사용해서, 게이트단자(GTM)의 제 2층을 구성하는 소스전극 또는 드레인전극의 제 1도전막(d1)의 표면을 처리한다. 다음에, 제 13도(d)에 도시한 바와 같이, 레지스트(RST2)를 제거한 후, IT0막을 스퍼터링에 의해 형성한다. 다음에, IT0막을 선택적으로 에칭함으로써, 게이트단자(GTM)의 최상층(TML)을 형성한다.

본 액정표시장치의 제조방법에 있어서는, 절연막(GI)을 형성한 후, 염산과 질산의 혼합용액을 사용해서, 게이트단자(GTM)의 제 1층을 구성하는 주사신호선의 제 1도전막(g1)의 표면을 처리한다. 따라서, 게이트단자(GTM)의 제 1층을 형성하는 주사신호선의 제 1도전막(g1)의 표면을 세정할 수 있으므로, 게이트단자(GTM)의 제 1도전막(g1)과 소스전극 또는 드레인전극의 제 1도전막(d1) 사이에 접촉불량이 발생하는 것을 방지할 수 있다. 또한, 보호막(PSV1)을 형성한 후, 염산과 질산의 혼합용액을 사용해서, 게이트단자(GTM)의 제 2층인 소스전극 또는 드레인전극이 제 1도전막(d1)의 표면을 처리하기 때문에, 게이트단자(GTM)의 제 2층을 구성하는 소스전극 또는 드레인전극이 제 1도전막(d1)의 표면을 세정할 수 있다. 따라서, 게이트단자(GTM)의 제 1도전막(d1)과 최상층(TML) 사이에 접촉불량이 발생하는 것을 방지할 수 있다. 따라서, 게이트단자(GTM)이 저항을 작게할 수 있다.

다음에, 본 발명에 의한 액티브매트릭스방식의 컬러액정표시장치의 제조방법에 대해서 제 1도를 참조하면서 설명한다. 먼저, 제 1도(j)에 도시한 바와 같이, 7059유리(상품명)로 제조된 하부투명유리기판(SUB1)위에 1100Å의 두께를 가지는 크롬으로 이루어진 주사신호선의 제 1도전막(g1)을 스퍼터링에 의해 형성한다. 다음에, 에칭액으로서 질산제 2세륨암모늄용액을 사용한 사진에칭기술에 의해 주사신호선의 제 1도전막(g1)을 선택적으로 에칭함으로써, 주사신호선(GL)의 제 1층, 게이트전극(GT) 및 유지용량소자(Cadd)의 전극을 형성하는 동시에, 드레인단자(1)의 제 1층과 영상신호선(DL)의 일부를 형성한다. 이 경우에는, 제 11b도에 도시한 바와 같이, 제 1도전막(g1)으로 이루어진 영상신호선(DL)의 일부의 단부가 절연막(GI)의 내부방향으로 위치결정된다. 다음에, 레지스트를 박리액 S502(상품명)로 제거한 후, O₂의 애싱처리를 1분간 행한다. 다음에, 알루미늄-필라듐(Pd), 알루미늄-실리콘, 알루미늄-실리콘-티탄(Ti) 또는 알루미늄-실리콘-구리(Cu)등으로 이루어지고 1000Å의 두께를 가진 제 2도전막(g2)을 스퍼터링에 의해서 형성한다. 다음에, 에칭액으로서 인산과 질산과 아세트산의 혼합용액을 사용한 사진에칭기술에 의해서 주사신호선의 제 2도전막(g2)을 선택적으로 에칭함으로써, 주사신호선(GL)의 제 2층을 형성하는 동시에, 드레인단자(1) 및 영상신호선(DL)의 일부인 주사신호선의 제 1도전막(g1)위에도 주사신호선의 제 2도전막(g2)을 형성한다. 이 경우에는, 제 11b도에 도시한 바와 같이, 드레인단자(1) 및 영상신호선(DL)의 일부인 주사신호선의 제 1도전막(g1)위에 주사신호선의 제 2도전막(g2)의 단부가 절연막(GI)의 단부로부터 10(㎛)정도 떨어져서 위치결정된다. 다음에, 드라이에칭장치에 SF₆가스를 도입해서, 실리콘 등의 잔사를 제거한 후, 레지스트를 제거한다. 다음에, 플라즈마 CVD장치에 암모니아가스, 실란가스, 질소가스를 도입해서 3500Å의 두께를 가진 질화실리콘막을 형성한 후, 플라즈마CVD장치에 실란가스, 수소가스, 포스핀가스를 도입해서, 2100Å의 두께를 가진 i형 비정질실리콘막을 형성하고, 300Å의 두께를 가진 N⁺형 실리콘막을 형성한다. 다음에, 드라이에칭가스로서 SF₄, CC1₆를 사용한 사진에칭기술에 의해서 N⁺형 실리콘막, i형 비정질실리콘막을 선택적으로 에칭함으로써, i형 반도체층(AS)을 형성한다. 다음에, 레지스트를 제거한 후, 레지스트(2)를 형성하고, 드라이에칭가스로서 SF₆을 사용해서 질화실리콘막을 선택적으로 에칭함으로써, 절연막(GI)을 형성한다. 다음에, 제 1도(k)에 도시한 바와 같이, 레지스트(2)를 제거하기 전에, 현상액 NMD(상품명) 및 인산, 질산, 아세트산의 혼합용액을 사용해서, 드레인단자(1) 및 양상신호선(DL)의 일부인 주사신호선의 제 1도전막(g1)위에 형성된 주사신호선의 제 2도전막(g2)을 제거한다. 다음에, 제 1도(1)에 도시한 바와 같이, 레지스트(2)를 제거한 후, 600Å의 두께를 가진 클롬으로 이루어진 소스전극 또는 드레인전극의 제 1도전막(d1)을 스퍼터링에 의해 형성한다. 다음에, 사진에칭기술에 의해서 소스전극 또는 드레인전극의 제 1도전막(d1)을 선택적으로 에칭함으로써, 영상신호선(DL), 소스전극(SD1), 드레인전극(SD2)의 제 1층을 형성하는 동시에, 드레인단자(1)의 제 2층을 형성한다. 다음에, 레지스트를 제거하기 전에, 드라이에칭장치에 CC1₄, SF₄를 도입해서, N⁺형 실리콘막을 선택적으로 에칭함으로써, N⁺형 반도체층(d0)을 형성한다. 다음에, 레지스트를 제거한 후, O₂의 애싱처리를 1분간 행한다. 다음에, 제 1도(m)에 도시한 바와 같이, 막두께가 3500(Å)의 알루미늄-필라듐(Pd), 알루미늄-실리콘, 알루미늄-실리콘-티탄(Ti) 또는 알루미늄-실리콘-구리(Cu)등으로 이루어진 소스전극 또는 드레인전극의 제 2도전막(d2)을 스퍼터링에 의해서 형성한다. 다음에 사진에칭기술로 그레인전극의 제 2도전막(d2)을 선택적으로 에칭함으로써, 영상신호선(DL), 소스전극(SD1), 드레인전극(SD2)의 제 2층을 형성하는 동시에, 드레인단자(1)의 제 1도전막(d1)위에도 드레인전극의 제 2도전막(d2)을 형성한다. 이 경우에는, 제 12b도에 도시한 바와 같이, 드레인단자(1)의 제 2층을 구성하는 드레인전극의 제 1도전막(d1)위에 형성된 드레인전극의 제 2도전막(d2)의 단부가 보호막(PSV1)의 단부의 바깥쪽에 위치결정된다. 다음에, 레지스트를 제거한 후, O₂의 애싱처리를 1분간 행한다. 다음에, 1200Å의 두께를 가진 IT0막으로 이루어진 제 3도전막(d3)을 스퍼터링에 의해 형성한다. 다음에 에칭액으로서 염산과 질산의 혼합용액을 사용한 사진에칭기술에 의해서 제 3도전막(d3)을 선택적으로 에칭함으로써, 영상신호선(DL), 소스전극(SD1), 드레인전극(SD2)의 제3층 및 투명화소전극(IT01)을 형성한다. 다음에, 레지스트를 제거한 후, 플라즈마CVD장치에 암모니아가스, 실란가스, 질소가스를 도입해서, 1(㎛)의 두께를 가진 질화실리콘막을 형성한다. 다음에, 레지스트(3)를 형성하고, 드라이에칭가스로서 SF₆을 사용해서 질화실리콘막을 선택적으로 에칭함으로써, 보호막(PSV1)을 형성한다. 다음에, 제 1도(n)에 도시한 바와 같이, 레지스트(3)를 제거하기 전에, 현상액 NMD 및 인산, 질산, 아세트산의 혼합용액을 사용해서, 드레인단자(1)의 제 1도전막(d1)위에 형성된 드레인전극의 제 2도전막(d2)을 제거한다. 다음에, 1200(Å)의 두께를 가진 IT0막(4)을 스퍼터링에 의해 형성한다. 다음에, 에칭액으로서 염산과 질산의 혼합용액을 사용한 사진에칭기술에 의해서 IT0막(4)을 선택적으로 에칭함으로써, 드레인단자(1)의 제3층을 형성한다.

본 액정표시장치의 제조방법에 있어서는, 주사신호선의 제 1도전막(g1)에 의해 주사신호선(GL)의 제 1층, 게이트전극(GT) 및 유지용량소자(Cadd)의 전극을 형성하는 동시에, 드레인단자(1)의 제 1층, 영상신호선(DL)의 일부를 형성한다. 주사신호선(GL)의 제 1층, 게이트전극(GT), 유지용량소자(Cadd)의 전극 및 절연막(GI)의 형성에 의해서, 하부투명유리기판(SUB1)의 단자(1)의 제 1층의 하부표면이 오염되는 것을 방지하기 때문에, 드레인단자(1)가 박리되지 않는다. 또한, 주사신호선의 제 1도전막(g1)으로 구성된 영상신호선(DL)의 일부의 단부가 절연막(GI)내에 위치결정되어 있기 때문에, 영상신호선(DL)이 단선되는 것을 방지할 수 있다. 또한, 주사신호선(GI)의 제 2층을 구성하기 위하여 사용되는 주사신호선의 제 2도전막(g2)은 드레인단자(1)의 제 1층을 구성하는 주사신호선의 제 1도전막(g1)위에 형성된다. 절연막(GI)을 형성한 후, 드레인단자(1)의 제 1도전막(g1)위에 형성된 주사신호선의 제 2도전막(g2)을 제거하기 때문에, 드레인단자(1)의 제 1도전막(g1)의 표면이 오염되는 것을 방지한다. 따라서, 드레인단자(1) 및 영상신호선(DL)의 일부인 주사신호선의 제 1도전막(g1)과 소스전극 또는 드레인전극의 제 1도전막(d1) 사이의 접촉불량이 발생하는 것을 방지할 수 있다. 또한, 영상신호선(DL)의 제 2층을 구성해야 할 드레인전극의 제 2도전막(d2)은 드레인단자(1)의 제 2층을 형성하는 드레인전극의 제 2도전막(d2)이 드레인전극의 제 1도전막(d1)위에 형성되고, 보호막(PSV)이 형성된다. 다음에, 드레인단자(1)의 제 2층위에 형성된 드레인전극의 제 2도전막(d2)을 제거하고, 이에 의해 드레인단자(1)의 제 2층을 형성하는 드레인전극의 제 1도전막(d1)의 표면이 오염되는 것을 방지한다. 따라서, 드레인단자(1)의 제 1도전막(d1)과 IT0막(4) 사이의 접촉불량이 발생하는 것을 방지할 수 있다.

본 발명에 관한 액티부매트릭스방식의 컬러액정표시장치의 제조방법에 대해서 제 13도를 참조하면서 설명한다. 먼저, 제 13도(j)에 도시한 바와 같이, 하부투명유리기판(SUB1)위에 주사신호선의 제 1도전막(g1)을 스퍼터링에 의해 형성한다. 다음에, 주사신호선의 제 1도전막(g1)을 선택적으로 에칭함으로써, 주사신호선(GL)의 제 1층, 게이트전극(GT), 드레인단자(1)의 제 1층, 영상신호선(DL)의 일부 및 유지용량소자(Cadd)의 전극을 형성하는 동시에, 드레인단자(1)의 제 1층, 영상신호선(DL)의 일부를 형성한다. 다음에, 주사신호선의 제 2도전막(g2)을 스퍼터링에 의해 형성한다. 다음에, 주사신호선의 제 2도전막(g2)을 선택적으로 에칭함으로써, 주사신호선(GL)의 제 2층을 형성한다. 다음에, 레지스트를 제거하고, 질화실리콘막을 형성한 후, i형 비정질실리콘막과, N⁺형 실리콘막을 형성한다. 다음에, N⁺형 실리콘막, i형 비정질실리콘막을 선택적으로 에칭함으로써, i형 반도체층(AS)을 형성한다. 다음에, 레지스트를 제거한 후, 레지스트(2)를 형성하고, 질화실리콘막을 선택적으로 에칭함으로써, 절연막(GI)을 형성한다. 다음에, 레지스트(2)를 제거하기 전에, 염산과 질산의 혼합용액을 사용해서, 드레인단자(1) 및 영상신호선(DL)의 일부인 주사신호선의 제 1도전막(g1)의 표면을 처리한다. 다음에, 제 13도(k)에 도시한 바와 같이, 레지스트(2)를 제거한 후, 소스전극 또는 드레인전극의 제 1도전막(d1)을 스퍼터링에 의해 형성한다. 다음에, 소스전극 또는 드레인전극의 제 1도전막(d1)을 선택적으로 에칭함으로써, 영상신호선(DL), 소스전극(SD1), 드레인전극(SD2)의 제 1층을 형성하는 동시에, 드레인단자(1)의 제 2층을 형성한다. 다음에, 레지스트를 제거하기 전에, N⁺형 실리콘막을 선택적으로 에칭함으로써, N⁺형 반도체층(d0)을 형성한다. 다음에, 제 13도(1)에 도시한 바와 같이, 레지스트를 제거한 후, 소스전극 또는 드레인전극의 제 2도전막(d2)을 스퍼터링에 의해 형성한다. 다음에, 소스전극 또는 드레인전극의 제 2도전막(d2)을 선택적으로 에칭함으로써, 영상신호선(DL), 소스전극(SD1), 드레인전극(SD2)의 제 2층을 형성한다. 다음에, 레지스트를 제거한 후, 제 3도전막(d3)을 스퍼터링에 의해 형성한다. 다음에, 제 3도전막(d3)을 선택적으로 에칭함으로써, 영상신호선(DL), 소스전극(SD1), 드레인전극(SD2)의 제3층 및 투명화소전극(IT01)을 형성한다. 다음에, 레지스트를 제거한 후, 질화실리콘막을 형성한다. 다음에, 레지스트(3)를 형성하고, 질화실리콘막을 선택적으로 에칭함으로써, 보호막(PSV1)을 형성한다. 다음에, 레지스트(3)를 제거하기 전에, 염산과 질산의 혼합용액을 사용해서, 드레인단자(1)의 제 2층을 구성하는 드레인전극의 제 1도전막(d1)의 표면을 처리한다. 다음에, 제 13도(m)에 도시한 바와 같이, 레지스트(3)를 제거한 후, IT0막(4)을 스퍼터링에 의해 형성한다. 다음에, IT0막(4)을 선택적으로 에칭함으로써, 드레인단자(1)의 제3층을 형성한다.

본 액정표시장치의 제조방법에 있어서는, 절연막(GI)을 형성한 후, 염산과 질산의 혼합용액을 사용해서, 드레인단자(1)의 제 1층 및 영상신호선(DL)의 일부를 구성하는 주사신호선의 제 1도전막(g1)의 표면을 처리한다. 따라서, 드레인단자(1)의 제 1층 및 영상신호선(DL)의 일부를 구성하는 주사신호선의 제 1도전막(g1)의 표면을 세정할 수 있으므로, 드레인단자(1) 및 영상신호선(DL)의 일부인 주사신호선의 제 1도전막(g1)과 드레인전극의 제 1도전막(d1) 사이의 접촉불량이 발생하는 것을 방지할 수 있다. 또한, 보호막(PSV1)을 형성한 후, 염산과 질산의 혼합용액을 사용해서, 드레인단자(1)의 제 2층인 제 1도전막(d1)의 표면을 처리하기 때문에, 드레인단자(1)의 제 2층을 구성하는 제 1도전막(d1)의 표면을 세정할 수 있으므로, 드레인단자(1)의 제 1도전막(d1)과 IT0막(4)사이의 접촉불량이 발생하는 것을 방지할 수 있다.

이상, 본 발명을 상기 실시예에 의거하여 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위내에서 여러 가지로 변형하는 것이 가능함은 물론이다.

예를 들면, 본 발명은 액정표시부의 각 화소를 2분할 또는 4분할한 액정표시장치에 적용할 수 있다. 단, 화소의 분할 수가 너무 많아지면, 개구율이 저하되므로, 상기한 바와 같이, 2∼4분할정도가 타당하다. 또한, 화소는 분할하지 않아도, 차광효과를 얻을 수 있다. 또한, 상기 실시예에 있어서는, 게이트전극, 게이트절연막, 반도체층, 소스/드레인전극의 순서로 형성되는 역스태거구조(reversed stagger structure)를 취급하였으나, 본 발명은 상하 관계나 제조순서가 상기와 반대인 스태거구조에서도 유효하다.

이상 설명한 바와 같이, 본 발명에 의한 액정표시장치의 제조방법에 있어서는 제1신호선의 제 2층을 구성해야 할 제 1도전막을 형성하는 동시에, 단자의 제 1층위에 제 1도전막을 형성한다. 게이트절연막으로 사용되는 절연막을 형성한 후, 단자의 제 1층위의 제 1도전막을 제거하기 때문에, 단자의 제 1층의 표면이 오염되는 일이 없다. 따라서, 단자의 제 1층과 제 2층 사이의 접촉불량이 발생하는 것을 방지할 수 있기 때문에, 단자부의 저항을 작게 할 수 있다.

또한, 절연막을 형성하고, 단자의 제 1층의 표면을 산으로 처리하기 때문에, 단자의 제 1층의 표면을 세정할 수 있다. 이에 의해, 단자의 제 1층과 제 2층 사이의 접촉불량이 발생하는 것을 방지할 수 있고, 따라서 단자부의 저항을 작게 할 수 있다.

또한, 제 2신호선의 제 2층을 형성해야 할 제 3도전막을 형성하는 동시에 단자의 위에 제 3도전막을 형성한다. 보호막을 형성한 후, 단자위에 형성된 제 3도전막을 제거하기 때문에, 단자의 표면이 오염되는 일이 없다. 따라서, 단자와 최상층 사이의 접촉불량이 발생하는 것을 방지할 수 있고, 이에 의해 단자부의 저항을 작게할 수 있다.

또한, 보호막을 형성한 후, 단자의 제 2층의 표면을 산으로 처리하기 때문에, 단자의 제 2의 표면을 세정할 수 있다. 이에 의해, 단자와 최상층 사이의 접촉불량이 발생하는 것을 방지할 수 있기 때문에, 단자부의 저항을 작게 할 수 있다.

본 발명에 의한 액정표시장치의 제조방법에 있어서는, 제1신호선을 형성해야 할 제 1도전막을 형성하는 동시에, 제 2신호선에 접속된 단자의 제 1층을 형성한다. 제1신호선의 형성 및 게이트절연막으로 사용되는 절연막의 형성에 의해서, 단자의 제 1층의 아래에 형성된 기판표면이 오염되는 일이 없으므로, 단자가 박리되는 일은 없다.

또한, 제1신호선의 제 2층을 구성해야 할 제 2도전막을 형성하는 동시에, 단자의 제 1층위에 제 2도전막을 형성한다. 게이트절연막으로 사용되는 절연막을 형성한 후, 단자의 제 1층이에 제 2도전막을 제거하면, 단자의 제 1층의 표면이 오염되는 일이 없다. 따라서, 단자의 제 1층과 제 2층 사이의 접촉불량이 발생하는 것을 방지할 수 있다.

또한, 절연막을 형성하고, 단자의 제 1층의 표면을 산으로 처리하면, 단자의 제 1층의 표면을 세정할 수 있기 때문에, 단자의 제 1층과 제 2층 사이의 접촉불량이 발생하는 것을 방지할 수 있다.

또한, 제 2신호선의 제 2층을 형성해야 할 제 4도전막을 형성하는 동시에, 단자의 제 2층위에 제 4도전막을 형성한다. 다음에, 보호막을 형성한 후, 단자의 제 2층위의 제 4도전막을 제거하면, 단자의 제 2층의 표면이 오염되는 일이 없으므로, 단자의 제 2층과 제3층 사이의 접촉불량이 발생하는 것을 방지할 수 있다.

또한, 보호막을 형성한 후, 단자의 제 2층의 표면을 산으로 처리하면, 단자의 제 2층의 표면을 세정할 수 있기 때문에, 단자의 제 2층과 제3층 사이의 접촉불량이 발생하는 것을 방지할 수 있다.

상기한 바와 같이, 본 발명은 현저한 효과를 나타낸다.

Claims

한 개의 기판의 주면(主面)에 박막구조를 형성한 박막장치로서, 게이트, 소스, 드레인을 가진 복수의 박막트랜지스터와, 상기 박막트랜지스터의 소스 또는 드레인중의 한쪽에 전기적으로 접속하는 복수의 영상신호선과, 상기 기판의 주면에 형성되고, 크롬으로 이루어진 제 1도전막과, 상기 기판의 주면에 형성되고, 알루미늄으로 이루어진 제 2도전막과, 상기 박막트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 1도전막 및 제 2도전막으로 이루어진 복수의 주사신호선과, 상기 기판상에 형성한 절연막으로 이루어지고, 상기 박막트랜지스터와 상기 주사신호선의 제 2도전막을 실질적으로 덮은 보호막과, 상기 보호막으로 덮혀져 있는 부분을 가지지 않는 최상층을 가지는 복수의 단자와를 가지고, 상기 단자의 최상층은 투명도전막으로 이루어지고, 상기 주사신호선의 제 2도전막은 대응하는 상기 게이트단자의 최상층에, 상기 제 1도전막을 통하여, 전기적으로 접속되는 것을 특징으로 하는 박막장치.
제1항에 있어서, 상기 보호막은 질화실리콘막으로 이루어진 것을 특징으로 하는 박막장치.
제2항에 있어서, 상기 보호막은 플라즈마 CVD장치로 형성한 질화실리콘막인 것을 특징으로 하는 박막장치.