KR100281047B1

KR100281047B1 - 피디피(pdp)의구동회로

Info

Publication number: KR100281047B1
Application number: KR1019970024730A
Authority: KR
Inventors: 강성호
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1997-06-14
Filing date: 1997-06-14
Publication date: 2001-02-01
Also published as: US6239775B1; KR19990001416A

Abstract

피디피 구동 방식에서 디지탈 영상 신호의 로딩 타임을 최소화하여 640 x 480 화소 이상의 고 해상도를 갖는 피디피(prasma display pannel;이하, PDP라 약칭함)의 구동회로가 제안된다. 이 구동회로는 기존의 쉬프트 레지스터부의 출력단과 래치부의 입력단 사이에 디코더부를 접속 체용하거나, 상기 쉬프트 레지스터부를 생략하고 n비트 스캔 데이터 입력단과 래치부 입력단 사이에 디코더부 및 라인 선택부를 접속 체용하여 n비트 스캔 데이터를 원하는 라인들로 디코딩하여 출력함으로써 스캔 데이터의 로딩 타임이 1μsec 이하인 에이씨 피디피의 구동회로를 설계하는데 그 특징이 있다.

Description

피디피(PDP)의 구동회로{Driving circuit for plasma display panel}

본 발명은 평면 표시 장치(flat panel display)의 구동방식에서 디지탈 영상 신호의 로딩 타임을 최소화하여 640 x 480 화소 이상의 고 해상도를 갖는 피디피(prasma display pannel;이하, PDP라 약칭함)의 구동회로에 관한 것이다.

일반적으로 PDP는 화소를 구성하는 셀(cell)의 수직 및 수평 전극 사이에 인가되는 전압 조절을 통하여 방전을 얻으며, 방전된 빛의 양은 셀 내에서의 방전 시간의 길이를 변화 시켜서 조절한다.

상기 PDP의 전체화면은 각각의 셀의 수직 및 수평 전극에 디지털 영상 신호를 입력시키기 위한 라이트 펄스, 주사를 위한 스캔 펄스, 방전을 유지시켜 주기 위한 서스테인 펄스 및 방전된 셀의 방전을 중지시키기 위한 소거 펄스를 인가하여 매트릭스(matrix) 형으로 구동 시켜서 얻어진다.

영상 표시를 위해 필요한 단계적인 밝기(계조; grey level)는 전체 영상을 표시하기 위해 필요한 주어진 시간(NTSC TV 신호의 경우 1/30초) 내에서 개개의 셀이 방전되는 시간의 길이를 서로 다르게 하여 구현 시킨다. 이때 화면의 휘도(brightness)는 각각의 셀을 최대로 구동 시켰을 때의 밝기에 의해 결정이 되고, 휘도를 증가시켜 주기 위해서는 한 화면을 구성 시키기 위한 주어진 시간 내에서 셀의 방전 시간을 최대한 길게 유지시킬 수 있도록 구동 회로가 설계 되어야 한다.

도 1은 일반적인 피디피를 나타낸 블록도이다.

상기 PDP는 스캔전극 및 공통전극이 형성된 전면 글라스 기판과 어드레싱 전극이 형성된 배면 글라스 기판이 진공 결합하여 형성된 패널(1)과, 상기 배면 글라스 기판상에 형성된 어드레싱 전극으로 디지탈 영상 데이터를 인가하는 어드레싱 전극 드라이버(4)와, 상기 패널(1)의 구동 여부를 결정하기 위해 스캔 데이터를 인가하는 구동회로(3)와, 상기 패널(1)의 공통전극을 구동하기 위한 공통전극 드라이버(5)와, 상기 드라이버들의 구동에 필요한 각종 신호 및 데이터를 제공하는 컨트롤러(2)로 구성되어 있다.

이와 같이 구성된 종래의 PDP에서 컨트롤러(2)는 외부로 부터 클럭, RGB 데이터, 수직동기(Vsync), 수평동기(Hsync) 등의 각종 신호들을 제공받는다. 이어서 컨트롤러(2)는 스캔 드라이버(3)에 스캔 데이터들 및 제어신호들을 인가하고, 어드레싱 전극 드라이버(4)에 어드레스 데이터 및 어드레스 클럭을 인가한다.

따라서 상기 각각의 드라이버들에 인가된 신호들에 따라 스캔전극과 공통전극이 구동되면, 어드레싱 전극들로 공급되는 데이터를 패널(1)에 표시할 수 있다.

그런데 상기 PDP에서 스캔 드라이버(3)는 패널(1)의 구동 여부를 결정하는 매우 중요한 소자로서, 그 상세한 구성은 도 2에 제시된 상세 블록도를 참조하여 설명한다.

도 2를 참조하면, 상기 스캔 드라이버(3)는 1비트씩의 스캔 데이터(최대 40비트)를 소정의 클럭 펄스에 따라 각각의 전극라인으로 병렬 전송하는 쉬프트 레지스터부(12)와, 상기 쉬프트 레지스터부(12)의 스캔 데이터를 계수하여 출력하는 래치부(13)와, 상기 래치부(13)를 통해 출력된 스캔 데이터를 AC 고압펄스에 실어 출력하는 고압펄스 출력부(14)로 구성된다.

상기 고압펄스 출력부(14)는 프로그램블 신호(pol)와 선택신호(cs)에 따라 스캔 데이터의 출력을 임의로 바꾸어 출력할 수 있다. 그러나 쉬프트 레지스터부(12)는 1비트씩 총 m비트 스캔 데이터를 25MHz 클럭펄스에 따라 쉬프트하므로 스캔 데이터의 로딩에 필요한 타임은 32비트 일경우 1.28μsec가 소요되고, 40비트일 경우 로딩 타임은 1.6μsec가 소요된다.

이와 같이 구성된 스캔 드라이버(3)는 원하는 비트의 스캔 데이터의 로딩을 위해 소정 크기의 쉬프트 레지스터부(12)를 사용해야 하므로 고압펄스 출력부(14)에서 최종 출력 데이터를 임의로 바꾸기 위해서는 상기 쉬프트 레지스터부(12)의 크기만큼 쉬프트 클럭(shift clock)이 필요로 하므로 상기 스프트 레지스터부(12)에 데이터를 로딩하는데 적어도 2μsec 이상의 로딩타임이 소요되는 문제점이 있다.

따라서 본 발명은 전술한 종래의 PDP의 구동회로에서 나타나는 제반 문제점들을 해결하기 위하여 안출한 것으로써, 본 발명의 목적은 스캔 데이터를 각 전극라인에 로딩시 로딩 타임을 최소화하고 고압펄스 출력부에서 최종 출력 데이터를 임의로 바꾸어 출력할 수 있도록 한 피디피의 구동회로를 제공함에 있다.

도 1은 일반적인 피디피 모듈부를 나타낸 블록도,

도 2는 도 1에 적용되는 피디피의 구동회로의 블록도,

도 3은 본 발명에 따른 피디디의 구동회로의 일 실시예를 나타낸 블록도, 그리고

도 4는 본 발명에 따른 피디디의 구동회로의 다른 실시예를 나타낸 블록도이다.

도면의 주요부분에 대한 부호의 설명

1 : 패널 2 : 컨트롤러

3,3a, 3b : 구동회로 4 : 어드레싱 전극 드라이버

5 : 공통전극 드라이버 12, 32 : 쉬프트 레지스터부

13, 23 : 래치부 14, 24 : 고압펄스 출력부

25, 35 : 디코더부 26 : 지연부

27 : 라인 선택부 OR1∼ORn : 오아 게이트

상기한 목적을 달성하기 위한 본 발명은 기존의 쉬프트 레지스터부의 출력단과 래치부의 입력단 사이에 디코더부를 접속 체용하거나, 상기 쉬프트 레지스터부를 생략하고 n비트 스캔 데이터 입력단과 래치부 입력단 사이에 디코더부 및 라인 선택부를 접속 체용하여 n비트 스캔 데이터를 원하는 라인들로 디코딩하여 출력함으로써 스캔 데이터의 로딩 타임이 1μsec 이하인 에이씨 피디피의 구동회로를 설계하는데 그 특징이 있다.

이하, 본 발명에 따른 에이씨 피디피의 구동회로의 바람직한 일 실시예들을 첨부한 도면을 참조하여 상세히 설명한다.

도 3은 본 발명에 따른 피디디의 구동회로의 일 실시예를 나타낸 블록도이다.

도 3을 참조하면 본 발명에 따른 피디피의 구동회로는 n비트의 스캔 데이터를 디코딩하여 출력하는 디코더부(25)와, 상기 디코더부(25)의 데이터를 소정 클럭 펄스에 따라 원하는 전극라인으로 출력하도록 각 라인을 선택하는 라인 선택부(27)와, 상기 라인 선택부(27)의 데이터를 계수하여 출력하는 래치부(23)와, 상기 래치부(23)를 통해 출력된 스캔 데이터를 AC 고압펄스에 실어 출력하는 고압펄스 출력부(24)로 구성되어 있다.

또한 상기 라인 선택부(27)는 디코더부(25)의 출력단에 접속된 다수개의 오아 게이트(OR1∼ORn)와, 그리고 상기 오아 게이트(OR1∼ORn)의 출력단과 상기 래치부(23)의 입력단에 접속된 지연부(26)로 구성되어 있다. 이때 상기 지연부(26)는 다수개의 논리회로로 설계된 D플립플롭으로 구성된다.

이와 같이 구성된 본 발명의 구동회로는 우선 n비트(예를들면, 6비트)의 스캔 데이터가 디코더부(25)로 입력단으로 인가된다. 상기 디코더부(25)를 통해 디코딩한 데이터는 오아 게이트(OR1∼ORn)의 일측 입력단으로 인가됨과 동시에 지연부(26)를 통해 지연된 데이터가 상기 오아 게이트(OR1∼ORn)의 타측 입력단으로 인가된다.

이때 20MHz 클럭 펄스에 따라 지연부(25)에서 지연된 데이터가 출력되고, 상기 데이터가 오아 게이트(OR1∼ORn)의 일측 입력단으로 피드백되므로 결과적으로 라인 선택부(27)는 n비트의 스캔 데이터의 입력이 바뀌어서 순차적으로 선택된 라인들의 스캔 데이터를 동시에 출력할 수 있다.

이어서 래치부(23)는 상기 라인 선택부(27)의 데이터를 계수하여 출력하고, 상기 래치부(23)를 통해 출력된 스캔 데이터는 고압펄스 출력부(24)의 AC 고압펄스에 실려서 출력된다.

그런데 PDP는 256 계조의 구현을 위해 한 프레임당 8번의 서브-필드가 필요하다. 본 발명에서는 8번의 클럭펄스로 8개 라인을 한번 선택하는데 1μsec의 데이터 로딩 타임이 소요된다고 볼 때 클리어 신호와 인에이블 신호를 감안하면 총 10 클럭펄스가 필요하므로 50μsec(한주기)×10=0.5μsec의 데이터 로딩 타임만 소요된다.

따라서 상기 고압펄스 출력부(24)는 외부에서 인가되는 프로그램블 신호(pol)와 칩선택신호(cs)가 서로 다른 레벨일 때 2ⁿ비트의 데이터 또는

를 출력한다.

또한 상기 고압펄스 출력부(24)는 외부에서 인가되는 프로그램블 신호(pol)와 칩선택신호(cs)가 같은 레벨일 때 모두 1 또는 0을 출력한다.

또한 상기 고압펄스 출력부는 외부에서 인가되는 프로그램블 신호(pol)와 칩선택신호(cs)가 하이 레벨일 때 모두 1을 출력한다.

반대로 상기 고압펄스 출력부는 외부에서 인가되는 프로그램블 신호(pol)와 칩선택신호(cs)가 로우 레벨일 때 모두 0을 출력한다.

도 4를 참조하면 본 발명의 피디디의 구동회로는 n비트의 스캔 데이터를 소정의 클럭 펄스에 따라 n-1비트로 전송하는 쉬프트 레지스터부(32)와, 상기 쉬프트 레지스터부(32)의 데이터를 소정의 클럭 펄스에 따라 원하는 전극라인으로 출력도록 디코딩하는 디코더부(35)와, 상기 디코더부(35)의 데이터를 계수하여 출력하는 래치부(33)와, 상기 래치부(33)를 통해 출력된 스캔 데이터를 AC 고압펄스에 실어 출력하는 고압펄스 출력부(34)로 구성된다. 여기서 상기 디코더부(35)는 설계자의 선택에 따라 엔드(AND)게이트 또는 오아(OR) 게이트로 구성할 수 있다.

이와 같이 구성된 본 발명의 구동회로는 우선 n비트(예를들면, 6비트)의 스캔 데이터가 쉬프트 레지스터부(32)의 입력단으로 인가된다. 상기 쉬프트 레지스터부(32)는 20MHz 클럭 펄스에 따라 n-1비트의 데이터를 출력한다.

이어서 디코더부(35)는 상기 n비트의 스캔 데이터 내에 포함된 디코딩 여부 선택신호(d_cs)에 따라 디코딩한 데이터를 각 전극라인으로 출력한다.

이어서 래치부(23)는 상기 디코더부(35)와 라인 선택부(27)의 데이터를 계수하여 출력하고, 상기 래치부(23)를 통해 출력된 스캔 데이터는 고압펄스 출력부(24)의 AC 고압펄스에 실려서 출력된다. 상기 고압펄스 출력부(24)는 상술한 바와 같이 2ⁿ비트의 스캔 데이터를 프로그램 선택신호(pol)와 칩 선택신호(cs)따라 임의로 변경하여 출력시킬 수 있다. 이때 데이터 로딩 타임은 스캔 데이터를 로딩하기 위해 6클럭 펄스가 필요하므로 50μsec(한주기)×6=0.3μsec의 데이터 로딩 타임만 소요된다.

이상에서 상세히 설명한 바와 같이 본 발명에 따른 피디피의 구동회로는 스캔 데이터의 로딩시 1μsec이하로 데이터 로딩 타임을 줄이고 고압펄스 출력을 임의로 변경 출력함으로써 고해상도를 갖는 PDP용 구동회로의 구현이 가능하다.

또한 본 발명의 피디피의 구동회로는 스캔 데이터를 n(6)비트 단위로 입력하므로 쉬프트 레지스터부의 사이즈를 줄일 수 있고, 고압펄스 출력부에서 2ⁿ비트의 스캔 데이터를 선택된 전극 라인으로 빠르게 로딩할 수 있는 탁월한 효과가 있다.

본 발명에 따른 피디피의 구동회로는 IC 형태로 설계되고 설계자의 변경에 따라 로직 회로의 다양한 변형이 예상되므로 본 발명에서 제시된 실시예에 한정되지 않고 본 발명의 기술적 사상이 벗어나지 않는 범위내에서 다양한 변조 변화가 가능함은 명백하다.

Claims

n 비트 단위로 입력되는 스캔 데이터 각각을 해당 스캔라인 선택신호로 디코딩하여 2n개의 출력 라인을 통해 출력하는 디코더부와,

상기 디코더부의 2n개 출력 라인 각각에 일측 입력단이 연결된 오아 게이트 및 상기 오아 게이트의 출력단에 연결된 지연부로 이루어져 소정 펄스신호에 따라 상기 디코더부에서 순차적으로 출력되는 스캔라인 선택신호중 소정 수만큼의 스캔라인 선택신호를 다중 선택하기 위한 라인 선택부와,

상기 라인 선택부의 출력을 계수하여 동시에 출력하기 위한 래치부와,

상기 래치부의 출력을 해당 스캔라인으로 출력하는 고압펄스 출력부를 포함하여 구성함을 특징으로 하는 피디피의 구동회로.
제 1 항에 있어서,

상기 지연부의 각 라인의 출력단은 해당 오아 게이트의 타측 입력단과 각각 접속됨을 특징으로 하는 피디피의 구동회로.
제 1 항에 있어서, 상기 고압펄스 출력부는 외부에서 인가되는 프로그램블 신호와 칩선택신호가 서로 다른 레벨일 때 2n비트의 데이터,
를 출력함을 특징으로 하는 피디피의 구동회로.
제 3 항에 있어서, 상기 고압펄스 출력부는 외부에서 인가되는 프로그램블 신호와 칩선택신호가 같은 레벨일 때 모두 1 또는 0을 출력함을 특징으로 하는 피디피의 구동회로.
제 4 항에 있어서, 상기 고압펄스 출력부는 외부에서 인가되는 프로그램블 신호와 칩선택신호가 하이 레벨일 때 모두 1을 출력함을 특징으로 하는 피디피의 구동회로.
제 4 항에 있어서, 상기 고압펄스 출력부는 외부에서 인가되는 프로그램블 신호와 칩선택신호가 로우 레벨일 때 모두 0을 출력함을 특징으로 하는 피디피의 구동회로.
직렬 n+1 비트 데이터를 입력받고 소정 클럭펄스에 따라 n 비트 병렬 스캔데이터 및 디코딩 여부 선택신호를 출력하는 쉬프트 레지스터부와,

상기 쉬프트 레지스터부에서 출력된 스캔 데이터를 상기 디코딩 여부 선택신호에 따라 해당 스캔라인 선택신호로 디코딩하여 2n개의 출력 라인을 통해 출력하는 디코더부와,

상기 디코더부의 출력을 계수하여 출력하는 래치부와,

상기 래치부의 출력을 해당 스캔라인으로 출력하는 고압펄스 출력부로 구성함을 특징으로 하는 피디피의 구동회로.