KR100289661B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 활성영역을 한정하는 트랜치형 소자분리막들이 구비된 반도체 기판 상에 게이트용 도전막과, 이격되어 배치되는 질화막 재질의 하드 마스크 패턴들을 순차적으로 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 게이트 전극들을 형성하는 단계; 상기 반도체 기판 상에 하드 마스크 패턴이 잔류된 상태로 게이트 전극을 감싸는 질화막 재질의 베리어막을 형성하는 단계; 상기 베리어막 상에 표면 평탄화가 이루어진 산화막을 형성하는 단계; 상기 산화막 상에 활성영역 부분을 노출시키는 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 식각 마스크로하는 식각 공정을 수행하여 활성영역 상에 형성된 산화막 부분을 제거하는 단계; 식각 공정을 수행하여 하드 마스크 패턴 및 게이트 전극들 사이의 반도체 기판 상에 형성된 베리어막 부분을 제거하는 단계; 레지스트 패턴을 제거하고, 전체 상부에 티타늄 실리사이드막을 증착하는 단계; 상기 베리어막 상에 잔류된 산화막 부분이 제거될 때까지, 상기 티타늄 실리사이막을 1차 식각하는 단계; 및 상기 베리어막 및 하드 마스크 패턴을 식각 정지층으로 하는 습식 식각 공정으로 상기 티타늄 실리사이드막을 2차 식각하여 게이트 전극들간을 절연시키는 콘택 플러그를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, EM-SAC (Enlarged Margin Self Aligned Contact)에서의 아이솔레이션 방법에 관한 것이다.
0.15㎛ 이하, 바람직하게는, 0.13∼0.10㎛의 임계치수를 갖는 반도체 소자를 제조하기 위한 기술로서, 자기 정렬 콘택(Self Aligned Contact : 이하, SAC) 공정이 이용되고 있다. 이러한 SAC 공정은 질화막을 식각 베리어로 이용하여 미세 콘택홀을 형성하는 방법이다.
그러나, 상기한 SAC 공정은 통상의 리소그라피 기술을 이용한 콘택홀 형성방법 보다는 미세 폭의 콘택홀을 형성할 수 있다는 장점은 있으나, 이러한 SAC 공정도 공정 마진 상의 한계가 있기 때문에, 상기한 0.15㎛ 이하의 임계치수를 갖는 반도체 소자의 제조시에 콘택홀 영역의 확보가 어렵다는 문제점이 있다.
따라서, 근래에는 0.15㎛ 이하의 임계치수를 갖는 반도체 소자를 보다 안정적으로 제조하기 위한 방법으로서, EM(Enlarged Margin)-SAC 공정이 제안되었다. 이러한 EM-SAC 공정은 수 개의 게이트 전극들을 모두 노출시키는 콘택홀을 형성한 후에, 게이트 전극들 사이에 폴리실리콘막을 매립시켜 게이트 전극들간을 분리시키는 기술이다.
도 1a 내지 도 1e는 EM-SAC 공정을 이용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(1) 내에 활성영역을 한정하는 트랜치형 소자분리막들(2)을 형성하고, 이어서, 반도체 기판(1) 상에 질화막 재질의 하드 마스크 패턴(4)을 이용하여 게이트 전극(3)을 형성한 후, 게이트 전극(3) 및 하드 마스크 패턴(4)이 적층된 구조물들을 감싸는 형태로 반도체 기판(1)의 전면 상에 질화막으로된 베리어막(5)을 형성한다.
그런 다음, 상기한 구조물들이 형성된 반도체 기판(1)의 전면 상에 산화막(6)을 증착한 후, 화학적기계연마(Chemixal Mechanical Polishing : 이하, CMP) 공정을 수행하여 산화막(6)의 상부 표면을 평탄화시킨다.
다음으로, 도 1b에 도시된 바와 같이, 산화막(6) 상에 반도체 기판(1)의 활성영역 부분을 노출시키는 레지스트 패턴(7)을 형성하고, 이 레지스트 패턴(7)을 식각 베리어로 하는 식각 공정을 수행하여 활성영역 상에 형성된 산화막 부분을 제거한다. 이 결과, 베리어막(5)에 의해 감싸져 있는 게이트 전극들(3)을 동시에 노출시키는 제1콘택홀(8)이 형성된다.
다음으로, 도 1c에 도시된 바와 같이, 건식 식각 공정을 수행하여 하드 마스크 패턴(5) 상부 및 게이트 전극들(3) 사이에 형성된 베리어막(5) 부분을 제거한다. 이 결과, 게이트 전극들(3)은 분리되며, 게이트 전극들(3) 사이에는 미세 폭의 제2콘택홀(9)이 형성된다.
이어서, 도 1d에 도시된 바와 같이, 레지스트 패턴을 제거한 상태에서, 전체 상부에 게이트 전극들(3)간을 절연시키기 위한 목적으로 제1 및 제2콘택홀들(8, 9)을 매립시키는 폴리실리콘막(10)을 증착한다.
그리고 나서, 도 1e에 도시된 바와 같이, 베리어막(5)을 연마정지층으로 하는 CMP 공정으로 폴리실리콘막을 연마하여 게이트 전극들(3)간을 절연시키는 콘택 플러그(11)를 형성한다. 여기서, 콘택 플러그(11)는 게이트 전극들(3)간을 분리시키는 역할을 한다.
한편, 폴리실리콘막의 연마시에는 소자분리막(2) 상부의 베리어막(2) 상에 잔류되어 있던 산화막(6)도 함께 제거된다.
이후, 공지된 후속 공정을 수행하여 반도체 소자를 제조한다.
그러나, EM-SAC 공정을 이용한 종래 기술에 따른 반도체 소자의 제조방법은, 폴리실리콘막의 연마시, 도 1e의 A 부분과 같이 베리어막의 재질인 질화막의 단차 차이에 의해 이 부분에서의 연마가 제대로 이루어지지 않음으로써, 폴리실리콘막의 잔류물(Residue)이 남게되고, 이에 따라, 폴리실리콘막의 잔유물로 인하여 전극간의 쇼트가 초래되어 결과적으로 소자의 오동작이 발생되는 문제점이 있었다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 게이트 전극들간의 분리를 목적으로 증착하는 폴리실리콘막 대신에 질화막과의 습식 식각 선택비가 높은 티타늄 실리사이드(TiSi2)막을 사용하고, 아울러, 습식 식각 공정으로 상기한 티타늄 실리사이드막을 식각함으로써, 질화막의 단차에 기인된 잔유물로 인하여 전극들간의 쇼트가 초래되는 것을 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 2e는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 소자분리막
23 : 게이트 전극 24 : 하드 마스크 패턴
25 : 베리어막 26 : 산화막
27 : 티타늄 실리사이드막 28 : 콘택 플러그
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 활성영역을 한정하는 트랜치형 소자분리막들이 구비된 반도체 기판 상에 게이트용 도전막과, 이격되어 배치되는 질화막 재질의 하드 마스크 패턴들을 순차적으로 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 상기 게이트용 도전막을 식각하여 수 개의 게이트 전극들을 형성하는 단계; 상기 반도체 기판 상에 하드 마스크 패턴이 잔류된 상태로 게이트 전극을 감싸는 질화막 재질의 베리어막을 형성하는 단계; 상기 베리어막 상에 표면 평탄화가 이루어진 산화막을 형성하는 단계; 상기 산화막 상에 활성영역 부분을 노출시키는 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 식각 마스크로하는 식각 공정을 수행하여 활성영역 상에 형성된 산화막 부분을 제거하는 단계; 식각 공정을 수행하여 하드 마스크 패턴 및 게이트 전극들 사이의 반도체 기판 상에 형성된 베리어막 부분을 제거하는 단계; 레지스트 패턴을 제거하고, 전체 상부에 티타늄 실리사이드막을 증착하는 단계; 상기 베리어막 상에 잔류된 산화막 부분이 제거될 때까지, 상기 티타늄 실리사이막을 1차 식각하는 단계; 및 상기 베리어막 및 하드 마스크 패턴을 식각 정지층으로 하는 습식 식각 공정으로 상기 티타늄 실리사이드막을 2차 식각하여 게이트 전극들간을 절연시키는 콘택 플러그를 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 폴리실리콘막 대신에 질화막과의 습식 식각 선택비가 우수한 티타늄 실리사이드막을 사용하고, 아울러, 습식 식각 공정으로 상기 티타늄 실리사이드막을 식각하기 때문에, 소자의 신뢰성을 향상시킬 수 있음은 물론 공정 재현성을 향상시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 상부면 내측에 활성영역을 한정하는 트랜치형 소자분리막들(22)이 형성된 반도체 기판(21) 상에 게이트용 도전막을 형성하고, 상기 게이트용 도전막 상에 이격되어 배치되는 질화막 재질의 하드 마스크 패턴들(23)을 형성한다. 그런 다음, 하드 마스크 패턴(24)를 마스크로 하는 식각 공정을 수행하여 수 개의 게이트 전극들(23)을 형성한다. 여기서, 게이트 전극(23)은 폴리실리콘막과 실리사이드막이 적층된 폴리사이드 구조로 형성하는 것도 가능한다. 이어서, 반도체 기판(21) 상에 하드 마스크 패턴(24)를 포함하여 게이트 전극(23)을 감싸는 형태로 질화막 재질의 베리어막(25)을 형성하고, 전체 상부에 산화막(26)을 증착한 후, CMP 공정을 수행하여 산화막(26)의 상부 표면을 평탄화시킨다.
다음으로, 도 2b에 도시된 바와 같이, 상기 산화막(26) 상에 그의 일부분, 예컨데, 활성영역 상에 형성된 부분이 노출되도록, 레지스트 패턴(도시안됨)을 형성하고, 이어서, 레지스트 패턴을 마스크로하는 식각 공정을 수행하여 노출된 산화막 부분을 제거한다. 그런 다음, 재차 식각 공정을 수행하여 하드 마스크 패턴(24) 상부 및 게이트 전극들(23) 사이의 반도체 기판(21) 상에 형성된 베리어막(25) 부분을 제거한다. 이어서, 레지스트 패턴을 제거한 상태에서, 전체 상부에 질화막과의 습식 식각 선택비가 우수한 티타늄 실리사이드막(TiSi2: 27)을 증착한다.
그 다음, 도 2c에 도시된 바와 같이, 베리어막(25) 상에 잔류된 산화막 부분이 제거될 때까지, 상기 티타늄 실리사이막(27)을 1차로 식각한다. 여기서, 티타늄 실리사이드막(27)에 대한 1차 식각은 에치백 또는 CMP 공정으로 수행한다.
그리고 나서, 도 2d에 도시된 바와 같이, 잔류된 티타늄 실리사이드막에 대하여, 질화막 재질로된 하드 마스크 패턴(24) 및 베리어막(25)을 식각 정지층으로하는 습식 식각 공정을 수행하여 게이트 전극들(23)간을 절연시키는 콘택 플러그(28)를 형성한다. 이때, 습식 식각 공정은, 예컨데, BOE 용액 또는 HF 용액을 이용하여 수행한다.
상기에서, 질화막은 BOE 용액 또는 HF 용액에 의해 식각되지 않는 특성이 있기 때문에, 질화막 재질로된 베리어막(25) 및 하드 마스크(24)는 식각되지 않는다. 또한, 티타늄 실리사이드막은 질화막과의 습식 식각 선택비가 우수하기 때문에, 종래에서와 같이, 단차가 있는 질화막 부분에서 티타늄 실리사이드막의 잔유물은 발생되지 않는다. 따라서, 티타늄 실리사이드막의 잔유물에 의한 전극들간의 쇼트는 발생되지 않는다.
이후, 공지된 후속 공정을 수행하여 반도체 소자를 제조한다.
이상에서와 같이, 본 발명은 질화막과의 습식 식각 선택비가 우수한 티타늄 실리사이드막으로 게이트 전극들간을 절연시키는 콘택 플러그를 형성함으로써, 상기한 콘택 플러그의 형성시에 단차진 질화막 부분에서 티타늄 실리사이드막의 잔유물이 남는 현상을 방지할 수 있다. 이에 따라, 공정 안정성 및 재현성을 확보할 수 있고, 아울러, 잔유물로 인한 전극들간의 쇼트를 방지할 수 있기 때문에, 반도체 소자의 신뢰성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (3)
- 활성영역을 한정하는 트랜치형 소자분리막들이 구비된 반도체 기판 상에 게이트용 도전막과, 이격되어 배치되는 질화막 재질의 하드 마스크 패턴들을 순차적으로 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 하는 식각 공정을 통해 상기 게이트용 도전막을 식각하여 수 개의 게이트 전극들을 형성하는 단계;상기 반도체 기판 상에 하드 마스크 패턴이 잔류된 상태로 게이트 전극을 감싸는 질화막 재질의 베리어막을 형성하는 단계;상기 베리어막 상에 표면 평탄화가 이루어진 산화막을 형성하는 단계;상기 산화막 상에 활성영역 부분을 노출시키는 레지스트 패턴을 형성하는 단계;상기 레지스트 패턴을 식각 마스크로하는 식각 공정을 수행하여 활성영역 상에 형성된 산화막 부분을 제거하는 단계;식각 공정을 수행하여 하드 마스크 패턴 및 게이트 전극들 사이의 반도체 기판 상에 형성된 베리어막 부분을 제거하는 단계;레지스트 패턴을 제거하고, 전체 상부에 티타늄 실리사이드막을 증착하는 단계;상기 베리어막 상에 잔류된 산화막 부분이 제거될 때까지, 상기 티타늄 실리사이막을 1차 식각하는 단계; 및상기 베리어막 및 하드 마스크 패턴을 식각 정지층으로 하는 습식 식각 공정으로 상기 티타늄 실리사이드막을 2차 식각하여 게이트 전극들간을 절연시키는 콘택 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 티타늄 실리사이드막에 대한 1차 식각은 에치백 또는 화학적기계연마 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 티타늄 실리사이드막에 대한 2차 식각은 BOE 용액 또는 HF 용액으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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