KR100289655B1 - 반도체소자의금속배선형성방법 - Google Patents
반도체소자의금속배선형성방법 Download PDFInfo
- Publication number
- KR100289655B1 KR100289655B1 KR1019980025764A KR19980025764A KR100289655B1 KR 100289655 B1 KR100289655 B1 KR 100289655B1 KR 1019980025764 A KR1019980025764 A KR 1019980025764A KR 19980025764 A KR19980025764 A KR 19980025764A KR 100289655 B1 KR100289655 B1 KR 100289655B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal film
- film
- metal
- forming
- hard mask
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 148
- 239000002184 metal Substances 0.000 title claims abstract description 148
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 title description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 27
- 230000004888 barrier function Effects 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 46
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 20
- 229910052721 tungsten Inorganic materials 0.000 claims description 20
- 239000010937 tungsten Substances 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 7
- 230000003667 anti-reflective effect Effects 0.000 claims description 6
- 229920000642 polymer Polymers 0.000 abstract description 8
- 230000002265 prevention Effects 0.000 abstract description 8
- 229910001111 Fine metal Inorganic materials 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 120
- 229910052782 aluminium Inorganic materials 0.000 description 10
- 239000007789 gas Substances 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- -1 that is Substances 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 금속 배선 형성방법을 개시한다. 개시된 본 발명은, 소정의 절연성 막이 구비된 반도체 기판상에 베리어 금속막을 형성하는 단계; 상기 베리어 금속막 상부에 상기 금속배선을 위한 주금속막을 형성하는 단계; 상기 형성된 주금속막 상부에 난반사 방지막을 형성하는 단계; 상기 난반사 방지막 상부에 상기 주 금속막과 식각 선택비가 우수한 하드 마스크용 금속막을 증착하는 단계, 상기 하드 마스크용 금속막 상부에 금속 배선 형성용 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 하여, 상기 하드 마스크용 금속막 및 난반사 방지막을 패터닝하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 및 상기 패터닝된 하드 마스크용 금속막을 마스크로 하여 주금속막과 베리어 금속막을 패터닝하여 금속 배선을 형성하는 단계를 포함한다.
따라서 본 발명은 이러한 다단계의 공정에 의해 노치 및 폴리머의 발생을 억제하며 미세한 금속 배선을 형성함으로써, 양호한 금속배선을 형성하는 효과가 있다.
Description
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 구체적으로는 알루미늄을 주 금속으로 하는 알루미늄 금속 배선 형성방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선용 물질로는 알루미늄 금속막(Al), 알루미늄 합금막 또는 텅스텐 금속막이 이용된다.
이때, 텅스텐 금속막은 알루미늄 금속막(A1), 알루미늄 합금막(Al)에 비교하여 볼 때, 전도 특성이 낮으므로, 플러그용 금속만으로 이용된다.
여기서, 종래의 알루미늄 금속막을 금속 배선으로 하는 반도체 소자의 금속 배선 형성방법을 설명하도록 한다.
도 1a을 참조하여, 반도체 기판(1) 상부에 층간 절연막(2)을 형성하고, 층간 절연막 상부(2)에 베리어 금속막(3), 주 금속막인 알루미늄 금속막(4), 난반사 방지막(5)을 순차적으로 형성한다음, 난반사 방지막(5) 상부에 포토레지스트막(6)을 도포한다.
그후, 도 1b에 도시된 바와 같이, 금속 배선의 형태를 한정하기 위하여 포토레지스트막(6)을 노광 및 현상한다음, 노광 및 현상된 포토레지스트막(이하 포토레지스트 패턴:6a)을 마스크로 하여, 난반사 방지막(5)과, 알루미늄 금속막(4) 및 베리어 금속막(3)을 패터닝하여, 금속 배선(7)을 형성한다.
그러나, 상기한 알루미늄 금속막을 주 금속으로 하는 반도체 소자의 금속 배선 형성방법은 다음과 같은 문제점을 갖는다.
첫째로, 알루미늄 금속막을 패터닝하기 위한 포토레지스트막 도포시, 상기 포토레지스트막과 알루미늄 금속막 사이에 식각 선택비가 매우 낮음으로 인하여, 알루미늄 금속막의 두께보다 훨씬 큰 두께로 포토레지스트를 형성하여야 한다. 이로 인하여, 미세한 간격을 갖는 금속 배선을 형성하기 어려우며, 마스크 프로파일(mask profile)도 나쁘게 나타난다.
둘째로, 상기 포토레지스트 패턴(6a)을 마스크로 하여 알루미늄 금속막을 패터닝하는 공정시, 포토레지스트 패턴(6a)의 양측 상단 부분이 알루미늄을 식각하기 위한 식각가스로 인하여 일부 유실된다. 이로 인하여, 포토레지스트 패턴(6a)이 거의 도 1b에서와 같이, 삼각형에 가까운 형태를 갖고, 이러한 포토레지스트 패턴(6a)을 마스크로 하여 알루미늄 금속막(4)이 식각되어 지므로 알루미늄 금속막(5)의 측벽 상단도 삼각형의 형태로 식각된다. 이러한 현상을 노치(notch) 현상이라 한다. 이와같이 노치 현상이 발생되면, 금속 배선간 또는 금속 배선과 기판간에 전자 이동 및 스트레스 이동이 심하게 발생된다. 이에 대한 포토레지스트 패턴(6a)을 셈(SEM) 장비로 찍은 사진이 도 1c에 도시되어 있다. 상기 사진에서 보면 포토레지스트 패턴(6a)이 거의 삼각형 형태를 취한다.
셋째로는, 상기한 금속 배선 구조는 이후의 비아홀 형성 공정시, 난반사 방지막이 제거되고, 알루미늄 금속막(4)이 노출된다. 이때, 알루미늄 금속막(4)의 노출시, 공기중의 산소와 결합되어, 노출된 알루미늄 금속막(4) 표면에 폴리머가 발생된다. 이러한 폴리머는 후속으로 진행되는 세정 공정을 쉽게 제거되지 않으므로, 배선 저항을 증대시키게 된다.
따라서, 본 발명의 첫 번째 목적은 알루미늄 금속막을 패터닝하기 위한 포토레지스트 패턴 형성시, 포토레지스트 패턴의 두께를 얇게하여, 미세한 금속 배선을 형성할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 것이다.
또한, 본 발명의 두 번째 목적은 금속 배선 패턴의 측벽면에 노치를 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 것이다.
본 발명의 세 번째 목적은 비아홀 형성시 알루미늄 금속막의 노출을 방지하여 폴리머의 발생을 저지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 것이다.
도 1a 및 도 1b는 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 도면.
도 1c는 종래의 방식에 따른 금속 배선 형성용 포토레지스트 패턴을 나타낸 사진.
도 2a 내지 도 2d는 본 발명에 다른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 공정별 단면도.
도 3a는 종래의 방법에 따라 금속 배선을 형성한 후, 알루미늄의 상면을 셈(SEM) 장비로 찍은 사진.
도 3b는 본 발명에 따라, 금속 배선을 형성한 후 알루미늄 상면을 셈(SEM) 장비로 찍은 사진.
(도면의 주요 부분에 대한 부호의 설명)
11 - 반도체 기판 12 - 층간 절연막
13 - 베리어 금속막 14 - 알루미늄 금속막
15 - 난반사 방지막 16 - 하드 마스크용 금속막
17 - 포토레지스트막 17a - 포토레지스트 패턴
18 - 금속 배선
상기한 목적을 달성하기 위한, 본 발명에 따른 반도체 소자의 금속 배선 형성방법은, 금속배선을 형성하기 위한 공정에 있어서, 소정의 절연성 막이 구비된 반도체 기판상에 베리어 금속막을 형성하는 단계; 상기 베리어 금속막 상부에 상기 금속배선을 위한 주금속막을 형성하는 단계; 상기 형성된 주금속막 상부에 난반사 방지막을 형성하는 단계; 상기 난반사 방지막 상부에, 상기 주금속막과 식각 선택비가 대비되어 보다 우수한 하드 마스크용 금속막을 증착하는 단계; 상기 하드 마스크용 금속막 상부에 금속 배선 형성용 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 하여, 상기 하드 마스크용 금속막 및 난반사 방지막을 패터닝하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 및 상기 패터닝된 하드 마스크용 금속막을 마스크로 하여 주금속막과 베리어 금속막을 패터닝하여 금속 배선을 형성하는 단계를 포함한다.
후술할 본 발명의 실시예에서, 상기 주 금속막은 알루미늄 금속막이고, 상기 하드 마스크용 금속막은 텅스텐 금속막이다. 또한, 하드 마스크용 금속막을 식각하기 위한 식각 가스 또는 용액은 F 계열이고, 주금속막을 식각하기 위한 식각 가스 또는 용액은 Cl 계열이다.
본 발명에 의하면, 알루미늄 금속막을 패터닝하기 위한 금속 배선용 마스크 패턴 형성시, 금속 배선용 마스크로서 알루미늄과 식각 선택비가 우수한 물질인 박막의 텅스텐 금속 패턴을 사용한다.
이에따라, 포토레지스트 패턴은 박막의 텅스텐 금속막 만을 패터닝하므로, 두꺼운 두께가 요구되지 않으므로, 미세한 금속 배선을 형성할 수 있다.
또한, 텅스텐 금속 패턴을 마스크로 하여 알루미늄 금속막이 패터닝되므로, 알루미늄 금속막 측벽 상단에 노치가 발생되지 않는다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 반도체 기판(11) 예를들어, 반도체 소자가 형성된 실리콘 기판 상부에 층간 절연막(12)을 형성한다. 이어서, 층간 절연막 상부(12)에 베리어 금속막(13), 주 금속막인 알루미늄 금속막(14), 난반사 방지막(15) 및 본 발명에 따른 하드 마스크(hard mask)용 금속막(16)을 순차적으로 형성한다음, 하드 마스크용 금속막(16) 상부에 포토레지스트막(17)을 도포한다. 여기서, 베리어 금속막(13)으로 티타늄/티타늄 질화막이 이용되고, 난반사 방지막(15)으로는 티타늄 질화막이 이용되며, 본 발명에 따른 하드 마스크용 금속막(16)은 상기 알루미늄 금속막(14)과 식각 선택비가 우수한 금속막 예를들어, 텅스텐 금속막이 이용되며, 비교적 박막으로 형성된다. 이때, 텅스텐 금속막과 알루미늄 금속막간의 식각 선택비는 약 1 대 10 정도이고, 알루미늄 금속막(14)은 2000 내지 5000Å 정도로 증착하고, 텅스텐 금속막(16)은 200 내지 300Å 두께로 증착한다. 이때, 포토레지스트막(17)의 두께는 상기 하드 마스크용 금속막(16)을 패터닝할 수 있을만큼의 두께 정도 예를들어, 0.7 내지 1㎛이면 되므로, 종래의 포토레지스트막(17)의 두께보다 얇게 형성된다.
그후, 도 2b에 도시된 바와 같이, 포토레지스트막(17)을 금속 배선 형태로 노광 및 현상하여, 포토레지스트 패턴(17a)을 형성한다.
그리고나서, 도 2c에서와 같이, 포토레지스트 패턴(17a)을 마스크로 하여, 하드 마스크용 금속막(16) 및 난반사 방지막(15)을 식각한다. 이때, 식각가스(또는 용액)로는 하드 마스크용 금속막(16)인 텅스텐은 쉽게 식각하고, 알루미늄과는 식각 선택비가 높은 F 계열 가스(용액) 예를들어, CF4, SF6, CHF3 등의 가스가 이용된다. 여기서, 상기 포토레지스트 패턴(17a)은 식각 공정시 상단 측벽에 노치가 발생될 수 있다. 하지만, 식각이 이루어지는 하드 마스크용 금속막(16)과 난반사 방지막(15)의 두께가 얇으므로, 하드 마스크용 금속막(16)과 난반사 방지막(15)에 노치가 발생되지 않는다.
그후, 포토레지스트 패턴(17a)을 공지의 방법으로 제거한다음, 패터닝된 하드 마스크용 금속막을 식각 마스크로 하여, 노출된 알루미늄 금속막(14)과 베리어 금속막(13)을 식각하여, 금속 배선(18)을 형성한다. 이때, 식각 가스(또는 용액)로는 하드 마스크용 금속막 즉, 텅스텐과는 식각 선택비가 높으며, 알루미늄은 식각이 잘 이루어지는 Cl 계열의 식각 가스 예를들어 CCl4 등이 이용된다.
그러면, 알루미늄 금속막(14)과 텅스텐 금속막(16)간의 식각 선택비가 우수하므로, 노치와 같은 현상이 발생되지 않는다.
또한, 후속으로 진행되는 비아홀 형성공정시, 알루미늄 보다 산화 능력이 낮은 텅스텐 금속막이 노출되므로, 자연 산화막이 쉽게 발생되지 않아, 폴리머가 발생되지 않는다.
이는 도 3a와 도 3b를 비교하여 보면 알수 있다.
즉, 도 3a는 종래의 방법에 따라 금속 배선을 형성한 후, 알루미늄의 상면을 셈(SEM) 장비로 찍은 사진이고, 도 3b는 본 발명에 따라, 금속 배선을 형성한 후 알루미늄 상면을 셈(SEM) 장비로 찍은 사진으로서, 도 3a에서는 금속 배선(7) 주변에 폴리머(100)들이 형성되어 있지만, 도 3b에서 보면 금속 배선(18) 주변에 폴리머들이 거의 없음을 알 수 있다.
본 발명은 상기한 실시예에 국한되는 것 만은 아니다.
본 실시예에서는 주 금속막으로 알루미늄 금속막을 형성하고, 하드 금속막으로 텅스텐 금속막을 사용하였지만, 바꾸어 사용할 수 있다.
또한, 주 금속막으로 알루미늄 금속막을 사용하였지만, 알루미늄 금속을 포함하는 금속막도 사용될 수 있다. 아울러, 하드 마스크용 금속막으로는 주금속막과 식각 선택비가 우수한 금속이면, 어느 것이든 사용할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 알루미늄 금속막을 패터닝하기 위한 금속 배선용 마스크 패턴 형성시, 금속 배선용 마스크로서 알루미늄과 식각 선택비가 우수한 물질인 박막의 텅스텐 금속 패턴을 사용한다.
이에따라, 포토레지스트 패턴은 박막의 텅스텐 금속막 만을 패터닝하므로, 두꺼운 두께가 요구되지 않으므로, 미세한 금속 배선을 형성할 수 있다.
또한, 텅스텐 금속 패턴을 마스크로 하여 알루미늄 금속막이 패터닝되므로, 알루미늄 금속막 측벽 상단에 노치가 발생되지 않는다.
아울러, 비아홀 형성시 알루미늄 금속막이 직접 노출되지 않고, 하드 마스크용 금속막인 텅스텐 금속막이 노출되므로, 폴리머의 발생이 감소된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 금속배선을 형성하기 위한 공정에 있어서,소정의 절연막이 구비된 반도체 기판상에 베리어 금속막을 형성하는 단계;상기 베리어 금속막 상부에 상기 금속배선을 위한 주금속막을 형성하는 단계;상기 형성된 주금속막 상부에 난반사 방지막을 형성하는 단계;상기 난반사 방지막 상부에, 상기 주금속막과 식각 선택비가 대비되어 보다 우수한 하드 마스크용 금속막을 증착하는 단계;상기 하드 마스크용 금속막 상부에 금속 배선 형성용 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 하여, 상기 하드 마스크용 금속막 및 난반사 방지막을 패터닝하는 단계;상기 포토레지스트 패턴을 제거하는 단계; 및상기 패터닝된 하드 마스크용 금속막을 마스크로 하여 주금속막과 베리어 금속막을 패터닝하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 1 항에 있어서, 상기 주 금속막은 알루미늄 금속막이고, 상기 하드 마스크용 금속막은 텅스텐 금속막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 금속배선을 형성하는 단계는F 계열물질을 사용하여 상기 하드 마스크용 금속막을 식각하는 단계;Cl 계열물질을 사용하여 상기 주금속막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 바노체 소자의 금속 배선 형성방법.
- 제 1 항에 있어서, 상기 주금속막은 텅스텐 금속막이고, 상기 하드 마스크용 금속막은 알루미늄 금속막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 1 항 또는 제 4 항에 있어서, 상기 금속배선을 형성하는 단계는Cl 계열물질을 사용하여 상기 하드 마스크용 금속막을 식각하는 단계;F 계열물질을 사용하여 상기 주금속막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법
- 제 1 항에 있어서, 상기 주금속막을 형성하는 단계는상기 주금속막을 2000 내지 5000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 1 항에 있어서, 상기 하드 마스크용 금속막을 형성하는 단계는상기 하드 마스크용 금속막을 200 내지 300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025764A KR100289655B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체소자의금속배선형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025764A KR100289655B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체소자의금속배선형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000004332A KR20000004332A (ko) | 2000-01-25 |
| KR100289655B1 true KR100289655B1 (ko) | 2001-05-02 |
Family
ID=19542152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980025764A KR100289655B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체소자의금속배선형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100289655B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030079413A (ko) * | 2002-04-04 | 2003-10-10 | 아남반도체 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100703025B1 (ko) | 2005-07-05 | 2007-04-06 | 삼성전자주식회사 | 반도체 장치에서 금속 배선 형성 방법. |
| KR101006502B1 (ko) * | 2003-07-04 | 2011-01-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100928528B1 (ko) * | 2002-12-30 | 2009-11-26 | 주식회사 하이닉스반도체 | 텅스텐 하드마스크를 사용한 산화막 식각 방법 |
| US20100072162A1 (en) * | 2007-04-10 | 2010-03-25 | Yong Jick PARK | Baby bottle |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181147A (ja) * | 1994-12-26 | 1996-07-12 | Oki Electric Ind Co Ltd | 銅を主体とする配線の形成方法 |
-
1998
- 1998-06-30 KR KR1019980025764A patent/KR100289655B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08181147A (ja) * | 1994-12-26 | 1996-07-12 | Oki Electric Ind Co Ltd | 銅を主体とする配線の形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030079413A (ko) * | 2002-04-04 | 2003-10-10 | 아남반도체 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR101006502B1 (ko) * | 2003-07-04 | 2011-01-10 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR100703025B1 (ko) | 2005-07-05 | 2007-04-06 | 삼성전자주식회사 | 반도체 장치에서 금속 배선 형성 방법. |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000004332A (ko) | 2000-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4172004A (en) | Method for forming dense dry etched multi-level metallurgy with non-overlapped vias | |
| KR100294838B1 (ko) | 콘택트구조의제조방법 | |
| KR100289655B1 (ko) | 반도체소자의금속배선형성방법 | |
| US6057230A (en) | Dry etching procedure and recipe for patterning of thin film copper layers | |
| US6831007B2 (en) | Method for forming metal line of Al/Cu structure | |
| JP2639369B2 (ja) | 半導体装置の製造方法 | |
| KR20020096678A (ko) | 듀얼 다마신 배선 형성방법 | |
| KR100542943B1 (ko) | 반도체 소자의 리페어 식각 방법 | |
| KR100912958B1 (ko) | 반도체 소자의 미세 패턴 제조 방법 | |
| KR100344770B1 (ko) | 금속배선 형성 방법 | |
| KR20030002942A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100395775B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR970006933B1 (ko) | 반도체 소자의 도전층 제조방법 | |
| KR19990057882A (ko) | 반도체 장치 제조 방법 | |
| KR0154190B1 (ko) | 반도체 소자의 텅스텐-플러그 형성방법 | |
| KR100396697B1 (ko) | 반도체 소자의 제조방법 | |
| KR100412145B1 (ko) | 반도체 소자의 비아홀 형성방법 | |
| KR100313944B1 (ko) | 고선택비의 금속배선 식각 방법 | |
| JPH11168072A (ja) | 半導体装置の製造方法 | |
| KR20030046932A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR0172293B1 (ko) | 반도체 장치의 콘택홀 형성방법 | |
| KR100781445B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100284311B1 (ko) | 비아 콘택 저항의 개선을 위한 반도체소자 제조방법 | |
| KR100226252B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100299380B1 (ko) | 반도체소자의금속배선형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |