KR100286721B1 - 반도체 소자용 부스터 회로 - Google Patents

Abstract

텐뎀 접속된 복수의 부스터 셀들을 갖는 부스터 회로에서, 상기 부스터 셀들의 각각이 전달 트랜지스터와 캐패시터를 가지며, 상기 전달 트랜지스터의 입력 단자, 드레인 및 게이트가 접속되고, 상기 전달 트랜지스터의 소스는 출력 단자이며, 상기 캐패시터의 제1 단자가 상기 전달 트랜지스터의 소스에 접속되고, 클럭 신호가 상기 캐패시터의 제2 단자에 공급되고, 상기 전달 트랜지스터가 반도체 기판 상에 형성된 제1 웰과, 상기 제1 웰 위에 형성된 제2 웰을 갖는 트리플-웰로 구성되며, 상기 반도체 기판이 기준 전압에 접속되고, 상기 제1 웰의 확산층, 상기 제2 웰의 제1 확산층, 상기 제2 웰의 제2 확산층, 상기 캐패시터의 상기 제1 단자, 및 상기 전달 트랜지스터의 게이트가 접속되고, 상기 제1 웰의 도전형이 상기 제1 웰의 상기 확산층의 도전형과 동일하며, 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제1 확산층의 도전형과 동일하며, 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제2 확산층의 도전형과는 다르다.

Description

반도체 소자용 부스터 회로{BOOSTER CIRCUIT FOR SEMICONDUCTOR DEVICE}

본 발명은 전원으로부터 공급되는 전압을 부스트하기 위한 부스터 회로에 관한 것으로, 더 상세하게는 예를 들어 반도체 비휘발성 기억 소자에 배치되어 복수의 전원 전압을 발생하기 위한 부스터 회로에 관한 것이다.

종래에, 반도체 비휘발성 기억 소자, 예를 들어, 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)에서, 신호가 인가되거나 또는 그로부터 신호가 소거되면, 직렬로 접속된 복수의 부스터 셀을 가지며, 전원 전압보다 높은 전압을 필요로 하는 부스터 회로가 사용된다.

이와 같은 부스터 회로는 일본 특허공개 공보 제7-111095에 개시되어 있다. 관련된 종래 기술에서, 도 16에 도시된 바와 같이, 부스터 회로는 P형 기판 상에 형성된 N형 트랜지스터로 구성된다. 도 1에 도시된 부스터 회로는 2상 클럭형 부스터 회로이다. 실제로, 부스터 회로는 캐패시터 Cp(QQ1 내지 QQ3)와 전달 트랜지스터 M(M0 내지 M3)을 구비한다. 클럭 신호 #1 및 그것의 반전 클럭 신호 #3가 캐패시터 QQ1 내지 QQ3의 제1 단자에 공급되어 전달 트랜지스터 M0 내지 M3를 구동시킨다. 전달 트랜지스터 M0, M1, M2, M3,..., 및 Mn이 직렬로 접속된다. 각 부스터 캐패시터 Cp의 애노드가 트랜지스터 M0, M1, M2, M3, ..., 및 Mn 간의 확산층에 접속된다. 클럭 신호가 각 부스터 캐패시터의 캐소드에 공급된다.

더우기, 클럭 신호가 도 17에 도시된 바와 같이, 클럭 신호 #1 및 클럭 신호 #3의 두 위상의 조합으로서 공급된다. 전달 트랜지스터 M0, M1, ..., 및 Mn는 MOS 트랜지스터이다. 전달 트랜지스터 M0, M1, ..., 및 Mn의 각각에서, 드레인과 게이트가 접속된다. 그 드레인과 게이트가 전원 VDD에 접속되는 각 MOS 트랜지스터 D1, D2, D2, ..., 및 Dn의 소스가 부스터 캐패시터 Cp의 각각의 애노드 접속점 P1, P2, ..., 및 Pn에 접속된다.

부스터 회로에서, 클럭 신호 #1 및 #3에 대응하여, 전류 단에서의 부스터 셀의 전압이 선행 단에서의 부스터 셀의 전압에 더해진다. n번째 단에서의 부스터 셀로서, 소정의 전압이 얻어질 수 있다. 따라서, 소정의 부스터 전압을 달성하기 위해, 복수의 부스터 셀들과 복수의 클럭들이 필요하다. 이와 같이, 부수팅 시간이 길어지게 된다.

다른 관련된 종래 기술으로써, 비휘발성 반도체 기억 장치가 일본 특허공개공보 제5-325587호에 개시되어 있다. 상기 관련 종래 기술이 도 5에 도시되어 있다. 부스터 회로는 링 오실레이터에 의해 발생된 4상 클럭 신호 #1 내지 #4으로 구동된다. 부스터 회로는 D형 n채널 MOS 트랜지스터 QD1 내지 QD3, 및 E형 n채널 MOS 트랜지스터 MJ0 내지 MJ3을 포함한다. 상기 D형 n채널 MOS 트랜지스터 QD1 내지 QD3가 캐패시터로서 사용된다. 상기 E형 n채널 MOS 트랜지스터 MJ0 내지 MJ3이 전달 게이트로서 사용된다. 부스터 회로는 D형 n채널 MOS 트랜지스터 QD5 내지 QD8, 및 E형 n채널 MOS 트랜지스터 NJ0 내지 NJ3을 더 포함하여, 전달 게이트 MJ0 내지 MJ3의 게이트 전압이 임계값에 대응하는 전압으로 인해 강하하는 것을 방지한다. 상기 D형 n채널 MOS 트랜지스터 QD5 내지 QD8은 캐패시터로서 사용된다. 상기 E형 n채널 MOS 트랜지스터 NJ0 내지 NJ3은 전달 게이트로서 사용된다.

클럭 신호 #1dl 'H'(도 5에서, v는 단자를 나타낸다.)을 나타내면, 전원 전압 Vcc에서의 전기가 캐패시터 QD1 및 QD3에 충전된다. 부수적으로, 클럭 신호 #1dl 'H'이면, 캐패시터 QD1 및 QD3에 충전된 전기의 일부가 전달 게이트 NJ1 및 NJ3을 통해 각각 캐패시터 QD6 및 QD8에 전달되어 충전된다. 이와 같이, 전달 게이트 MJ1 및 MJ3의 게이트 전압이 상승한다. 이와 같은 상태에서, 클럭 신호 #3가 'L'로 되고, 클럭 신호 #2가 'H'로 되면, 캐패시터 QD1 및 QD3에 충전되어 있던 전기가 각각 전달 게이트 MJ1 및 MJ3를 통해 캐패시터 QD2 및 QD4에 충전된다. 이와 같은 동작이 반복되어 전원 전압 Vcc이 부스터된 부스터된 전압 Vpp가 얻어진다.

선정된 전압(Vcc-VTD)(여기서, VTD는 MOS D1 내지 MOS D3의 임계값을 나타낸다.) 즉, 부스팅 동작의 초기에는, 전압이 (Vcc-VTD)가 될 때까지 부스터 회로를 충전할 필요가 없다. 전원 전압 Vcc가 강하함에 따라, 부스터 회로의 부스팅 능력이 저하하는 경향이 있다. 그러나, 구동 신호 #1 내지 #4의 주파수가 높아짐에 따라, 이와 같은 경향이 제거될 수 있다. 부스터 회로는 전달 트랜지스터의 최종 출력 전압 Vout이 전원 전압 Vcc에서 고전압 Vpp로 부스터되게 한다.

도 16에 도시된 전달 트랜지스터는 도 18에 도시된 것과 같은 p형 기판 상에 형성된 n형 MOS 트랜지스터이다. 선행하는 단에서의 부스터 셀의 출력 PDn이 드레인 확산층 N+에 접속된다. 부수적으로, 캐패시터 QQ1(QQ2/QQ3)가 n형 MOS 트랜지스터의 게이트에 접속된다. 출력 PDn+1이 n형 MOS 트랜지스터의 소스에서 다음 단에서의 전달 트랜지스터로 공급된다.

다른 관련된 종래 기술으로서, 도 19에 도시된 부스터 회로가 공지되어 있다. 도 19에 도시된 부스터 회로에서는, 부스팅 속도의 부스팅 속도와 전류 공급 능력을 향상시키기 위해, 복수의 챠지 펌프가 병렬로 배치되고 그 출력 단자들이 공통으로 접속되어 있다. 챠지 펌프가 병렬로 접속되고 출력 전압 Vout이 얻어지기 때문에, 출력 전류가 배가될 수 있고, 이에 의해 전류 공급 능력이 향상될 수 있다.

신호 전압에 대응하여 직렬로 그리고 병렬로 접속된 전달 트랜지스터의 수를 가변시키기 위해, 스위치가 한 챠지 펌프의 출력과, 다른 챠지 펌프의 입력/출력 사이에 배치된다. 일본 특허공개공보 제7-111095호에 개시된 부스터 회로는 복수의 부스터 셀들과 접속 스위치 회로를 포함한다. 상기 부스터 셀들은 입력 전압을 부스트하여 부스트된 전압을 공급한다. 접속 스위치 회로는 부스터 셀들의 접속 상태를 선택한다. 접속 스위치 회로는 직렬로 접속된 부스터 셀들의 수와, 병렬로 접속된 부스터 셀들의 수를 가변시킨다.

그러나, 종래 기술의 부스터 회로에서는, 부스트된 전압이 높아짐에 따라, 백 바이어스 특성의 영향이 커지게 된다. 따라서, 부스팅 효율이 열화한다.

한편, 부스팅 속도가 증가되면, 배치 면적이 커지게 된다.

다음에, 종래 기술 부스터 회로의 이와 같은 문제점들이 설명될 것이다. 도 16에 도시된 관련된 기술의 참증에서, 전달 트랜지스터 M0, M1, M2, M3, ..., Mn의 임계값은 VTM0, VTM1, VTM2, VTM3,..., 및 VTMn으로 지칭된다. 드레인과 게이트가 접속되는 MOS 트랜지스터(D1 내지 Dn+1)의 임계 값 VTD에 대해 전원 전압 Vcc이 강하된 전압(Vcc-VTD)이 전달 트랜지스터 M의 노드 P에 인가된다. 각각의 캐패시터 Cp에 공급되는 클럭 신호 clk에 대응하는 각각의 노드에 접속된 전압은 Vclk로 지칭된다.

부스팅 동작에서, 최대 전압(Vcc - VTD + Vclk)이 노드 P1에 인가된다. 최대 전압(Vcc - VTD + Vclk - VTM1 + Vclk)이 노드 P2에 인가된다. 최대 전압(Vcc - VTD + Vclk - VTM1 + Vclk - VTM2 + Vclk)이 노드 P3에 인가된다. 최종 전달 트랜지스터 Mn의 소스 전압 Vout이 최대 전압(Vcc - VTD + Vclk x n - (VTM1 - VTM2 + VTM3 + ... + VTMn))으로 부스트된다.

캐패시터 QD를 통해 클럭 신호에 대응하여 전달 트랜지스터 M의 드레인에 인가되는 전압 진폭의 최대 전압 Vclk이 다음과 수학식과 같이 표현된다.

(여기서, Cj는 트랜지스터의 확산층과 반도체 기판 사이의 확산층이다.)

그러나, 부스터 회로가 동작한 후, 노드 P1, P2, P3, 및 Pn에서의 전압이 상승한다. 따라서, 각각의 전달 트랜지스터 M의 소스와 반도체 기판 사이에 전위가 존재한다. 백 게이트 특성으로 인해, 전달 트랜지스터 M의 임계값이 그 전압에 비례한다. 결국, 최종 전달 트랜지스터 Mn의 임계값 VTMn이 다음 수학식과 같이 표현된다.

다른 말로 표현하면, 부스터된 전압이 상한을 갖는다. 부수적으로, 최종 출력측에서, 전류 공급 능력과 그 부스팅 효율이 열화한다. 다시 말하면, 부스팅 속도가 열화한다. 도 17은 도 16에 도시된 부스터 회로의 클럭 신호 #1 및 #3의 파형과, 클럭 신호 #1 및 #3에 따라 구동되는 출력 전압 Vout의 파형을 도시한다.

도 20은 부스팅 회로의 전류 공급 능력을 도시한다. 도 20에서, 수평축은 부스터 회로의 출력 전압 Vout을 나타내고, 수직축은 부스터 회로의 출력 전류 Iout를 나타낸다. 도 20에서, 단의 수는 부스터 셀들의 단의 수를 나타낸다. 이 경우, 단의 수는 부스팅 캐패시터 Cp의 수를 나타낸다. 도 20으로부터 명확한 바와 같이, 단의 수가 커짐에 따라, 부스터 회로의 전류 공급 능력이 열화하고, 부스트된 전압이 제한된다.

다음에, 부스트된 속도가 증가하는 경우가 설명될 것이다.

부스팅 속도를 증가시키기 위해서는, 전류 공급 능력이 향상되어야 한다. 이를 위해서는, 병렬로 접속된 챠지 펌프의 수를 증가시킬 필요가 있다. 도 21에서, 수평축은 부스터 회로의 출력 전압 Vout을 나타내고, 수직축은 부스터 회로로부터 얻어진 전류 Iout를 나타낸다. 도 21은 하나의 챠지 펌프와, 병렬로 접속된 두개의 챠지 펌프에 대한 특성을 도시한다. 따라서, 충전 속도를 증가시키기 위해서는, 배치 면적이 커져야 한다. 이와 같은 경향은 부스터 회로의 전류 공급 능력에 역 비례한다.

일본 특허공개공보 7-111095에 개시된 부스터 회로에서, 스위치가 챠지 펌프 일부의 출력과, 다른 출력 회로의 입/출력 간에 배치된다. 직렬로 접속된 전달 트랜지스터의 수와, 병렬로 접속된 챠지 펌프의 수가 변하면, 스위치를 제어하는 회로가 복잡해지게 된다. 부수적으로, 배치 면적이 커지게 된다.

일본 특허공개공보 제8-103070호, 제9-266281호 및 제9-331671호에서, 부스터 회로가 개시된다. 그러나, 상기 관련된 종래 기술에서는, 백 게이트 바이어스 특성을 고려하지 못하고 있다.

본 발명이 목적은, 부스터 회로의 전류 공급 능력을 향상시키고, 부스팅 효율을 상승시키고, 부스팅 속도를 적절히 증가시키는 것이다.

본 발명의 제1 특징은 텐뎀 접속된 복수의 부스터 셀들을 갖는 부스터 회로에서, 상기 부스터 셀들의 각각이 전달 트랜지스터와 캐패시터를 가지며, 상기 전달 트랜지스터의 입력 단자, 드레인 및 게이트가 접속되고, 상기 전달 트랜지스터의 소스는 출력 단자이며, 상기 캐패시터의 제1 단자가 상기 전달 트랜지스터의 소스에 접속되고, 클럭 신호가 상기 캐패시터의 제2 단자에 공급되고, 상기 전달 트랜지스터가 반도체 기판 상에 형성된 제1 웰과, 상기 제1 웰 위에 형성된 제2 웰을 갖는 트리플-웰로 구성되며, 상기 반도체 기판이 기준 전압에 접속되고, 상기 제1 웰의 확산층, 상기 제2 웰의 제1 확산층, 상기 제2 웰의 제2 확산층, 상기 캐패시터의 상기 제1 단자, 및 상기 전달 트랜지스터의 게이트가 접속되고, 상기 제1 웰의 도전형이 상기 제1 웰의 상기 확산층의 도전형과 동일하며, 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제1 확산층의 도전형과 동일하며, 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제2 확산층의 도전형과는 다른 부스터 회로이다.

본 발명의 제2 특징은 텐뎀 접속된 복수의 부스터 셀들을 갖는 부스터 회로에서, 상기 부스터 셀들의 각각이 전달 트랜지스터와 캐패시터를 가지며, 상기 전달 트랜지스터의 입력 단자, 드레인 및 게이트가 접속되고, 상기 전달 트랜지스터의 소스가 출력 단자이며, 상기 캐패시터의 제1 단자가 상기 전달 트랜지스터의 소스에 접속되고, 클럭 신호가 상기 캐패시터의 제2 단자에 공급되고, 180°의 서로 다른 위상을 갖는 클럭 신호들이 상기 부스터 셀들에 교대로 공급되고, 상기 전달 트랜지스터가 제1 웰과 제2 웰을 갖는 트리플-웰로 구성되고, 상기 제1 웰이 반도체 기판 상에 형성되고, 상기 제2 웰이 상기 제1 웰 위에 형성되고, 상기 반도체 기판이 기준 전압에 접속되고, 상기 제1 웰의 확산층, 상기 제2 웰의 제1 확산층, 상기 제2 웰의 제2 확산층, 상기 캐패시터의 제1 단자, 및 상기 전달 트랜지스터의 게이트가 접속되고, 상기 제1 웰의 도전형이 상기 제1 웰의 상기 확산층의 도전형과 동일하고, 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제1 확산층의 도전형과 동일하고, 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제2 확산층의 도전형과는 다른 부스터 회로이다.

본 발명의 제3 특징은 텐뎀 접속된 복수의 부스터 셀들을 갖는 부스터 회로에서, 상기 부스터 셀들의 각각이 전달 트랜지스터, 서브-전달 트랜지스터, 제1 캐패시터, 및 제2 캐패시터를 가지며, 상기 전달 트랜지스터의 입력 단자와 드레인은 접속되고, 상기 전달 트랜지스터의 소스는 출력 단자이며, 상기 입력 단자와 상기 서브-전달 트랜지스터의 드레인은 접속되고, 상기 서브-전달 트랜지스터의 소스는 상기 전달 트랜지스터의 게이트와 상기 제2 캐패시터의 제1 단자에 접속되고, 상기 서브-전달 트랜지스터의 게이트는 상기 전달 트랜지스터의 소스에 접속되고, 상기 제1 캐패시터의 제1 단자는 상기 전달 트랜지스터의 상기 소스에 접속되고, 제1 클럭 신호가 상기 제1 캐패시터의 제2 단자에 공급되고, 제4 클럭 신호가 상기 제2 캐패시터의 제2 단자에 접속되며, 상기 전달 트랜지스터가 반도체 기판 상에 형성된 제1 웰과, 상기 제1 웰 위에 형성된 제2 웰을 갖는 트리플-웰로 구성되며, 상기 반도체 기판이 기준 전압에 접속되고, 상기 제1 웰의 확산층, 상기 제2 웰의 제1 확산층, 상기 제2 웰의 제2 확산층 및 상기 캐패시터의 상기 제1 단자가 접속되고, 상기 제1 웰의 도전형이 상기 제1 웰의 상기 확산층의 도전형과 동일하고, 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제1 확산층의 도전형과 동일하고, 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제2 확산층의 도전형과는 다른 부스터 회로이다.

본 발명의 제4 특징은 적어도 두개의 챠지 펌프를 갖는 부스터 회로에서, 상기 챠지 펌프의 각각이 텐뎀 접속된 복수의 부스터 셀들을 가지며, 상기 부스터 셀들의 각각이 전달 트랜지스터와 캐패시터를 가지며, 상기 전달 트랜지스터의 입력 단자, 드레인, 및 게이트는 접속되고, 상기 전달 트랜지스터의 소스는 출력 단자이며, 상기 캐패시터의 제1 단자가 상기 전달 트랜지스터의 소스에 접속되고, 클럭 신호가 상기 캐패시터의 제2 단자에 공급되며, 상기 전달 트랜지스터가 반도체 기판 상에 형성된 제1 웰과, 상기 제1 웰 위에 형성된 제2 웰을 갖는 트리플-웰로 구성되며, 상기 반도체 기판이 기준 전압에 접속되고, 상기 제1 웰의 확산층, 상기 제2 웰의 제1 확산층, 상기 제2 웰의 제2 확산층, 상기 캐패시터의 제1 단자, 및 상기 전달 트랜지스터의 게이트가 접속되고, 상기 제1 웰의 도전형이 상기 제1 웰의 상기 확산층의 도전형과 동일하고, 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제1 확산층의 도전형과 동일하고, 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제2 확산층의 도전형과는 다르며, 트랜지스터가 제1 챠지 펌프와 제2 챠지 펌프 사이에 배치되고, 상기 반도체의 드레인이 상기 제1 챠지 펌프의 출력 단자에 접속되고, 상기 트랜지스터의 소스가 상기 제2 챠지 펌프의 입력 단자에 접속되고, 상기 트랜지스터의 게이트가 상기 제1 챠지 펌프에 접속되고, 상기 제1 챠지 펌프의 출력 단자가 상기 제2 챠지 펌프의 출력 단자에 접속되는 부스터 회로이다.

본 발명의 제5 특징은 적어도 세개의 챠지 펌프를 갖는 부스터 회로에서, 챠지 펌프의 각각이 전압을 부스트하기 위한 적어도 하나의 부스터 셀을 가지며, 트랜지스터가, 상기 제1 챠지 펌프의 출력 단자가 상기 트랜지스터의 드레인에 접속되는 방식으로 배치되고, 상기 제2 챠지 펌프의 입력 단자가 상기 트랜지스터의 소스에 접속되고, 상기 제3 챠지 펌프의 출력 단자가 상기 트랜지스터의 게이트에 접속되고, 상기 제1 챠지 펌프의 상기 출력 단자가 상기 제2 챠지 펌프의 출력 단자에 접속되는 부스터 회로이다.

본 발명에 따르면, 충전되고 있는 전달 트랜지스터의 백 게이트와, 그 소스에 인가되는 전압 간의 전위가 기껏해야 pn형 다이오드의 임계 전압(예를 들어, 0.6V)이다. 따라서, 백 게이트 바이어스 특성의 영향이 관련된 종래 기술에 비해 완화된다.

부스터 회로의 부스팅 동작의 초기에, 출력 전압이 낮기 때문에, 직렬로 접속된 전달 트랜지스터의 수가 적다. 그 대신에, 병렬 접속된 전달 트랜지스터의 수가 크다. 따라서, 부스팅 속도가 증가한다. 부스터 회로의 부스팅 동작의 마지막에서, 출력 전압이 높아지기 때문에, 직렬 접속된 전달 트랜지스터의 수가 적게 된다. 따라서, 소정의 고 전압이 얻어질 수 있다.

부수적으로, 스위치를 제어하는 회로가 필요하지 않기 때문에, 배치 면적이 크게 증가하지 않는다.

본 발명의 상기 및 다른 목적, 특징 및 장점들은 첨주하는 도면에 도시된 바와 같이, 가장 바람직한 실시예에 대한 다음 설명을 참조하면 보다 명확할 것이다.

도 1은 본 발명의 제1 실시예의 회로도.

도 2는 본 발명의 제1 실시예에 따른 반도체 기판을 도시하는 단면도.

도 3은 본 발명의 제1 실시예에 따른 타이밍 차트.

도 4는 본 발명의 제1 실시예에 따른 특성을 도시하는 그래프.

도 5는 본 발명의 제2 실시예에 따른 회로도.

도 6은 본 발명의 제2 실시예에 따른 반도체 기판을 도시하는 단면도.

도 7은 본 발명의 제2 실시예에 따른 타이밍 차트.

도 8은 본 발명의 제3 실시예에 따른 개념 블럭도.

도 9는 본 발명의 제3 실시예에 따른 회로도.

도 10은 본 발명의 제3 실시예에 따른 특성을 도시하는 그래프.

도 11은 본 발명의 제4 실시예에 따른 개념 블럭도.

도 12는 본 발명의 제4 실시예에 따른 회로도.

도 13은 본 발명의 제4 실시예에 따른 개념 블럭도.

도 14는 본 발명의 제4 실시예에 따른 회로도.

도 15는 본 발명의 제4 실시예에 따른 특성을 도시하는 그래프.

도 16은 관련 종래 기술에 따른 회로도.

도 17은 관련 종래 기술에 따른 타이밍 차트.

도 18은 관련 종래 기술에 따른 반도체 기판을 도시하는 단면도.

도 19는 관련 종래 기술에 따른 개념 블럭도.

도 20은 관련 종래 기술에 따른 특성을 도시하는 그래프.

도 21은 관련 종래 기술에 따른 특성을 도시하는 그래프.

〈도면의 주요 부분에 대한 부호의 설명>

3, 4, 5 : 챠지 펌프

31 : 클럭 신호

100, 200 : 반도체 기판

110, 210, 310 : N형 웰

111, 121, 122 : 확산층

120, 220, 320 : P형 웰

124 : 게이트

다음에, 첨부하는 도면을 참조하여, 본 발명의 실시예가 설명될 것이다.

본 발명의 특징은, 전달 트랜지스터가 트리플-웰(triple-well)로 형성된다는 점이다. 서브 전달 트랜지스터는 각 트랜지스터의 드레인(최종 출력의 대향측)에 연결된다. 도 2는 트리플-웰에 형성된 트랜지스터의 구조를 도시하는 단면도이다. N형 웰 영역이 P형 반도체 기판 상에 형성된다. P형 웰이 N형 웰에 형성된다. N형 MOS 트랜지스터가 P형 웰에 형성된다. P형 트랜지스터의 드레인, P형 웰, 및 N형 웰이 공통으로 접속되고, 서브 전달 트랜지스터가 전달 트랜지스터의 드레인에 접속된 N형 트랜지스터가 형성될 수 있다. N형 웰이 예를 들어 LOCOS를 갖는 각각의 전달 트랜지스터에 대해 분리된다.

(제1 실시예)

도 1은 본 발명의 제1 실시예의 구조를 도시한다. 제1 실시예의 회로도는 도 18에 도시된 관련된 종래 기술의 회로 구조와 동일하다.

도 1에서, 부스터 셀들은 전달 트랜지스터 MN0 내지 MD3, 캐패시터 C11 내지 C13, 및 MOS 트랜지스터 D1 내지 D3을 포함한다. 각 전달 트랜지스터의 입력 단자, 드레인, 및 게이트가 접속된다. 각 전달 트랜지스터의 소스가 출력 단자에 접속된다. 각 캐패시터의 제1 단자가 각 전달 트랜지스터의 소스에 접속된다. 클럭 신호가 각 캐패시터의 제2 단자에 공급된다. 각 MOS 트랜지스터의 드레인, 게이트 및 전원이 접속된다. 각 MOS 트랜지스터의 소스가 각 전달 트랜지스터의 소스에 접속된다. 복수의 부스터 셀들이 텐뎀 접속된다. 전원 Vcc이 제1 단에서 부스터 셀의 입력단자에 공급된다.

부스터 셀들의 전달 트랜지스터 MD0 내지 MD3의 각각이 도 2에 도시된 트리플-웰 반도체로 구성된다. 상기 트리플-웰 반도치는 N형 제1 웰(110) 및 P형 제2 웰(120)로 구성된다. N형 제1 웰은 P형 반도체 기판(100)상에 형성된다. P형 제2 웰(120)이 N형 제1 웰(110)에 형성된다. 전달 트랜지스터 MD0 내지 MD3 각각의 반도체 기판(100)이 기준 전압에 접속된다. 제1 웰(110)의 부스터 셀의 출력 단자 PDn, 제1 웰(110)의 N+ 확산층(111), 제2 웰(120)의 P+ 확산층(121), 제2 웰(120)의 N+ 확산층(122), 캐패시터 C1의 제1 단자, 및 각 전달 게이트 MD0 내지 MD3의 게이트(124)가 접속된다. 제1 웰(110)의 도전형은 N+ 확산층(111)의 도전형과 동일하다. 제2 웰(120)의 도전형은 P+ 확산층(121)의 도전형과 동일하다. 제2 웰(120)의 도전형은 N+ 확산층(122)의 도전형과는 다르다. 제2 웰(120)의 N+ 확산층(123)은 부스터 셀의 출력 단자 PDN+1이다.

비 반전 클럭 신호 #1 및 반전 클럭 신호 #3가 부스터 셀들의 캐패시터 C11 내지 C13에 공급된다. 도 3에 도시된 바와 같이, 출력 전압 Vout이 각각의 부스터 셀에 의해 부스터된다.

본 실시예에서, 전달 트랜지스터 MD0, MD1, MD2, .... 및 MDn의 임계값은 각각 VTMD0, VTMD1, VTMD2, VTMD3,..., 및 VTMDn으로 지칭된다. 임계값 VTD에 대응하는 전압에 대해 전원 전압이 강하된 전압(Vcc-VTD)이 전달 트랜지스터 MD의 노드에 인가된다. 최대 전압(Vcc-VTD+Vclk-VTM1+Vclk)이 노드 PD2에 인가된다. 최소 전압(Vcc-VTD+Vclk-VTMD1+Vclk-VTMD2-Vclk)이 노드 PD2에 인가된다. 최종 전달 트랜지스터 Mn의 소스 전압(Vout)의 최대 전압이 다음 수학식과 같이 표현된다.

여기서, Vclk는 각각의 캐패시터 C에 공급되는 클럭 신호 clk#에 대응하는 각 노드 PD에 인가되는 전압이고, n는 전달 트랜지스터의 단들의 수이다.

본 실시예에서, 클럭 신호에 대응하는 전달 트랜지스터의 드레인에 인가되는 전압 진폭의 최대 전압 Vclk는 다음 수학식과 같이 부스터된다.

여기서, Cj는 트랜지스터들 간의 확산층의 캐패시턴스이다.

부스터 회로가 동작한 후, 노드 P1, P2, P3 및 Pn의 전압이 상승한다. 그러나, 서브 전달 트랜지스터의 전압과 관련 전달 트랜지스터의 소스 간의 전위는 기껏해야 pn 다이오드의 임계값 VTMD(예를 들어, 0.6V)이다. 따라서, 백 게이트 바이어스 특성의 영향이 작다. 최종 전달 트랜지스터 Mn의 소스 전압(Vout)이 다음 수학식과 같이 부스터된다.

도 3에 도시된 바와 같이, 출력 전압 Vout이 부스터 셀 수에 비례하여 클럭 신호 #1 및 #3에 대응하여 안전하게 부스터된다.

따라서, 최종 출력측인 각 전달 트랜지스터의 전류 공급 능력이 열화하지 않는다. 또한, 부스팅 효율이 향상하고 부스팅 속도가 증가한다.

도 4는 부스터 회로의 전류 공급 능력을 도시하는 그래프이다. 도 4에서, 수평축은 출력 전압 Vout를 나타내고, 수직축은 출력 전류 Iout를 나타낸다. 부스터 셀들의 단의 수가 증가함에 따라, 출력 전류가 선형으로 증가한다. 한편, 도 4는 전력이 선형을 갖는다는 것을 도시한다. 또한, 단의 수가 증가하더라도, 전류 공급 능력이 열화하지 않고 부스터된 전압이 제한되지 안는다.

(제2 실시예)

다음에, 본 발명의 제2 실시예가 설명될 것이다. 도 5에 도시된 바와 같은 4상 클럭 부스터 회로에서, 전류 공급 능력, 부스팅 효율, 및 부스팅 속도가 도 1에 도시된 2상 클럭형 부스터 회로의 그것보다 뛰어나다.

도 5에 도시된 부스터 회로의 회로 구조는 기본적으로 도 1에 도시된 것과 동일하다. 한편, 전달 트랜지스터 MJn과 전달 트랜지스터 NJn은 트리플-웰 트랜지스터이다. 전달 트랜지스터 MJn과 전달 트랜지스터 NJn의 각 드레인이 관련 서브 전달 트랜지스터에 접속된다.

도 6은 도 5에 도시된 각 부스터 셀의 구조의 실제 예를 도시하는 단면도이다. 도 6에 도시된 바와 같이, 각각의 부스터 셀은 트리플-웰 반도체 소자로 구성된다. 각각의 전달 트랜지스터 MJn은 N형 제1 웰(210)과 P형 제2 웰(220)로 구성된다. N형 제1 웰(210)은 P형 반도체 기판(200) 상에 형성된다. P형 제2 웰(220)은 N형 제1 웰(210)위에 형성된다. 각각의 전달 트랜지스터 NJm은 N형 제1 웰(310)과 P형 제2 웰(320)로 구성된다. N형 제1 웰(310)은 P형 반도체 기판(200) 위에 형성된다. P형 제2 웰(320)은 N형 제1 웰(310) 위에 형성된다.

P형 반도체 기판(200 및 300)이 기준 전압에 접속된다. 제1 웰(210 및 310)의 N+ 확산층(211 및 311), 제2 웰(220 및 320)의 P+ 확산층(221 및 321), 제2 웰(220 및 320)의 N+ 확산층(드레인), 및 캐패시터 QD1 및 QD2의 제1 단자들이 직접 접속된다. 제1 웰(210 및 310)의 도전형은 N+ 확산층(211 및 311)의 도전형과 동일하다. 제2 웰(220 및 320)의 도전형은 P+ 확산층(221 및 321)의 도전형과 동일하다. 제2 웰(220 및 320)의 도전형은 N+ 확산층(드레인)(222 및 322)의 도전형과 다르다.

전달 트랜지스터 NJ0 내지 NJ3의 N+ 확산층(소스)(323), 전달 트랜지스터 MJ0 내지 MJ3의 게이트(224), 및 캐패시터 QD5 및 QD6의 제1 단자들이 직접 접속된다. 전달 트랜지스터 NJ0 내지 NJ3의 게이트(324) 및 전달 트랜지스터 MJ0 내지 MJ3의 N+ 확산층(소스)(223)이 접속된다. 제2 웰(220)의 확산층(223)은 부스터 셀의 출력 단자이다.

비반전 클럭 신호 #1 및 반전 클럭 신호 #3가 교대로 부스터 셀들의 캐패시터 QD1, QD2, 및 WD3에 공급된다. 이와 유사하게, 비반전 클럭 신호 #1와 반전 클럭 신호 #3가 교대로 부스터 셀들의 캐패시터 QD1, QD2 및 QD3에 공급된다. 도 7에 도시된 바와 같이, 출력 전압 Vout이 각각의 부스터 셀에 의해 부스터된다. 클럭 신호 #1 내지 #3가 도 7에 도시된 바와 같이 공급된다. 따라서, 출력 전압이 효과적으로 달성될 수 있다.

도 5에 도시된 회로 구조와 도 7의 타이밍 차트에 도시된 바와 같은 트리플-웰 전달 트랜지스터으로서, 출력 전압 Vout이 포화가 없이 클럭 신호 #1 내지 #4에 대응하여 정확하게 부스터될 수 있다.

상술된 바와 같이, 도 5에 도시된 부스터 회로는 4상 클럭형 부스터 회로이다. 도 1에 도시된 부스터 회로에서와 같이, 각각의 전달 트랜지스터가 트리플-웰 위에 형성된다. 각각의 전달 트랜지스터의 드레인이 관련 서브 전달 트랜지스터에 접속된다.

(제3 실시예)

다음에, 도 8을 참조하여, 본 발명의 제3 실시예가 설명될 것이다. 도 8은 본 발명의 제3 실시예에 따른 구조를 도시하는 개념 블럭도이다. 도 8에서, 부스터 회로는 챠지 펌프(3), 차지 펌프(4), MOS 트랜지스터 MN1, 및 출력 단자를 구비하낟. 챠지 펌프(3)는 트리플-웰 전달 트랜지스터로 구성된다. 이와 유사하게, 챠지 펌프(4)도 트리플-웰 트랜지스터로 구성된다. MOS 트랜지스터 MN1의 드레인이 챠지 펌프(3)의 최종 단에 접속된다. MOS 트랜지스터 MN1의 소스가 챠지 펌프(4)의 최종 단에 접속된다. MOS 트랜지스터 MN1의 게이트가 출력 단자에 접속된다. 챠지 펌프(3) 및 챠지 펌프(4)의 출력 전압이 출력 단자로부터 얻어진다.

개념적으로, 부스팅 동작의 초기에, 챠지 펌프(3 및 4)가 부스터된 전압 Vout을 출력한다. 전압 Vout이 MOS 트랜지스터 MN1의 임계값이 되면, MOS 트랜지스터 MN1이 동작을 시작한다. 따라서, 챠지 펌프(4)의 출력 전압이 점차로 상승한다. 결국, 극히 부스터된 전압이 얻어질 수 있다. MOS 트랜지스터 MN1이 턴 온되면, 직렬로 접속된 것 처럼 챠지 펌프(3 및 4)가 접속된다. 따라서, 소정의 고 전압이 얻어질 수 있다.

도 9는 본 발명의 제3 실시예에 따른 부스터 회로의 실제 구조를 도시하는 블럭도이다. 도 9에서, 챠지 펌프(3)는 전원 Vcc, 전달 트랜지스터 MJ0 내지 MJ3, 서브 전달 트랜지스터 NJ0 내지 NJ3, MOS 트랜지스터 D1 내지 D4, 캐패시터 C11 내지 C14, 및 캐패시터 C21 내지 C24를 포함한다. 전달 트랜지스터 MJ4의 소스가 출력 단자에 접속된다. 이와 유사하게, 챠지 펌프(4)는 전원 Vcc, 전달 트랜지스터 MK0 내지 MK3, 서브 전달 트랜지스터 NK0 내지 NK3, MOS 트랜지스터 D1 내지 D4, 캐패시터 C16 내지 C19, 및 캐패시터 C26 내지 C29를 포함한다. 전달 트랜지스터 MK4의 소스가 출력 단자 P1에 접속된다. 본 실시예에서, 전달 트랜지스터 ML0 내지 MK3, 및 서브 전달 트랜지스터 NK0 내지 NK3의 각각이 트리플-웰 상에서 입력측 드레인 확산층, P웰, 및 N웰이 공통으로 접속된 N형 트랜지스터로 구성된다. 부수적으로, 도 7에 도시된 4상 클럭 신호가 공급된다. 따라서, 4상 클럭형 부스터 회로가 얻어진다.

부수적으로, 챠지 펌프(3)의 출력측 상의 전달 트랜지스터 MJ4의 드레인 노드 PJ4와, 챠지 펌프(4)의 입력측 상의 전달 트랜지스터 MK0의 드레인 노드 PK0는 N형 트랜지스터 MN1을 통해 접속된다.

그러나, 노드 PJ4에 접속된 부스팅 캐패시터 C14에 공급되는 클럭 신호 #1의 위상은, 그 드레인이 노드 PK0에 180。로 접속된 전달 트랜지스터 MK0의 소스에 접속된 부스팅 캐패시터 C16에 공급되는 클럭 신호(31)의 위상과는 다르다. N형 전달 트랜지스터 MN1의 게이트는 챠지 펌프(3 및 4)의 출력 전압 Vout을 출력하는 출력 단자 P1에 접속된다.

(제3 실시예의 동작)

다음에, 제3 실시예의 동작이 설명될 것이다. Vout의 저전압 및 백 바이어스 특성으로 인해, 부스팅 동작의 초기에, MOS 트랜지스터 MN1이 턴 오프된다. 이때, 병렬로 접속된 2개의 챠지 펌프(4단 부스터 셀 x2)에 대한 전기가 최종 출력 전압 Vout으로서 공급된다.

부스팅 동작의 중간에, 출력 단자 P1에서의 전압 Vout이 상승하기 때문에, 트랜지스터 MN1이 턴온된다. 그러나, 게이트 전압이 충분히 높지 않기 때문에, 트랜지스터 MN1의 전하 전달 능력은 낮다. 한편, 챠지 펌프(4)는, 병렬 상태가 직렬 상태(8단 부스터 셀 x 1)으로 바뀐 전이 상태에 있다. 따라서, 부스터 회로의 전류 공급 능력이 (4단 부스터 셀 x 2)의 전류 공급 능력과 (8단 부스터 셀 x 1)의 전류 공급 능력의 중간에 있다.

부스팅 동작의 마지막에서, 전압 Vout이 상승하고, 트랜지스터 MN1의 게이트 전압이 상승하고, 전하 전달 능력이 향상한다. 따라서, 챠지 펌프(4)의 부스터 셀들이 완전히 직렬로 접속된다. 결국, 챠지 펌프(4)가 (8단 부스터 셀 x 1)로서 동작한다.

도 10은, 전압 Vout에서 전류 공급 능력 Iout를 도시하는 그래프이다. 출력 전압 Vout이 부스팅 동작의 전반에서 저 전압에서 중간 전압으로 상승하면, 전류 공급 능력이 종래의 전류 공급 능력보다 뛰어나다. 출력 전압 Vout이 부스팅 동작의 후반에서 중간 전압에서 고전압으로 상승하면, 전류 공급 능력은 종래의 전류 공급 능력과 동일하다. 따라서, 출력 전압 Vout이 소정의 전압으로 부스터된다.

부스팅 동작의 전반에서, 부스팅 동작이 증가될 수 있다. 부스팅 동작의 후반에서, 전압 Vout이 소정의 전압으로 자동적으로 부스터될 수 있다.

부수적으로, 부스트된 전압 Vout이 트랜지스터 MN1의 게이트에 직접 인가되고, 스위치를 사용하여 회로를 제어하는 것이 필요하기 때문에, 배치 면적이 크게 증가하지 않는다.

(제4 실시예)

도 11은 본 발명의 제4 실시예에 따른 부스터의 구조를 도시하는 블럭도이다. 도 11에서, 부스터 회로는 챠지 펌프(3, 4 및 5), MOS 트랜지스터 MN1, 및 출력 단자를 포함한다. 챠지 펌프(3, 4 및 5)의 부스터 셀들은 트리플-웰 전달 트랜지스터이다. MOS 트랜지스터 MN1의 드레인은 챠지 펌프(3)의 최종 단에 접속된다. MOS 트랜지스터 MN1의 소스는 챠지 펌프(4)의 제1 단에 접속된다. MOS 트랜지스터 MN1의 게이트는 챠지 펌프(5)의 출력 단자 P2에 접속된다. 챠지 펌프(3 및 4)의 출력 전압 Vout이 출력 단자로부터 얻어진다.

개념적으로, 부스팅 동작의 초기에, 챠지 펌프(3 및 4)가 전압을 독립적으로 부스트하고 출력 전압 Vout2을 얻는다. 챠지 펌프(5)의 출력 전압이 MOS 트랜지스터 MN1의 임계값이 되면, MOS 트랜지스터 MN1이 동작하기 시작한다. 따라서, 챠지 펌프(4)의 출력 전압이 점차로 상승한다. 결국, 극히 부스트된 전압이 얻어질 수 있다. MOS 트랜지스터 MN1이 턴온되면, 챠지 펌프(3 및 4) 모두가 마치 병렬로 접속된 것 처럼 접속된다. 따라서, 소정의 고 전압이 출력 단자 P1으로부터의 출력 전압 Vout2로서 얻어질 수 있다. 부수적으로, 챠지 펌프(5)의 출력 전압 Vout1이 얻어질 수 있다.

도 12는 본 발명의 제3 실시예에 따른 부스터 회로의 실제 구조를 도시하는 다이어그램이다. 도 12에서, 챠지 펌프(5)는 블럭으로 도시되어 있다. 제3 실시예에서, 도 9에 도시된 구조에서와 같이, 4상 클럭형 부스터 회로가 사용된다. 4상 클럭형 부스터 회로에서, 트리플-웰 상의 입력측 드레인 확산층, P웰, 및 N웰이 공통으로 접속되는 N형 트랜지스터가 사용된다. 도 12에 도시된 부스터 회로의 구조는, 출력 전압(Vout1)이 챠지 펌프(3 및 4)보다는 다른 챠지 펌프(5)로부터 N형 트랜지스터(MN1)의 게이트에 인가된다는 점에서 도 1에 도시된 것과는 다르다.

(제4 실시예의 동작)

제4 실시예의 기본 동작은 제3 실시예의 기본 동작과 동일하다. 간단히 하기 위해, 중복하는 설명은 피한다. 제4 실시예에서, 제3 실시예의 효과 이외에, 챠지 펌프(5)의 출력 전압이 N형 트랜지스터의 게이트에 인가되기 때문에, 병렬 상태(4단 부스터 셀 x 2)에서 직렬 상태(8단 부스터 x 1)로의 챠지 펌프(4)의 전이 상태가 제어될 수 있다. 부수적으로, 챠지 펌프(5)의 구조가 챠지 펌프(3 및 4)의 구조와 동일하기 때문에, 챠지 펌프(3 및 4)중 하나가 결함이 있더라도, 이것이 용이하게 대체될 수 있다. 더우기, 두개의 부스트된 전압 Vout1 및 Vout2이 얻어질 수 있기 때문에, 반도체 소자를 제어하기 위한 자유도가 향상한다.

제4 실시예의 수정으로서, 챠지 펌프(3, 4 및 5)의 출력 전압 Vout1 및 Vout2이 공통으로 접속되면, 도 13에 도시된 바와 같이, 배치 면적이 관련된 종래 기술의 그것과 동일하다. 그러나, 도 14에 도시된 바와 같이, 챠지 펌프들이 4단 부스터 셀 x 3으로서 접속되어 있기 때문에, 전류 공급 능력이 관련된 종래 기술보다 뛰어나다. 따라서, 도 15에 도시된 바와 같이, 부스팅 속도가 증가한다.

본 발명에 따르면, 트리플-웰형 트랜지스터가 사용되기 때문에, 백 게이트 바이어스 특성에 의해 영향을 거의 받지 않는 부스터 회로가 얻어질 수 있다.

부수적으로, 출력 전압이 상승하기 때문에, 병렬 부스터 셀들의 수와 직렬 부스터 셀들의 수가 자동으로 변할 수 있다. 따라서, 다양한 전원 전압이 반도체 회로에 공급될 수 있다.

더우기, 본 발명에 따르면, 전하 공급 능력이 향상한다. 부수적으로, 부스팅 속도가 증가한다.

비록 본 발명이 그 최적의 실시예를 참조로 도시되고 서술되었지만, 기술 분야의 숙련자는 본 발명의 정신과 범위를 벗어나지 않고 본 발명의 형태 및 그 세부사항에 있어 다양한 변화, 생략, 및 부가가 있을 수 있다는 것을 알 것이다.

Claims (15)

1. 텐뎀 접속(tandem-connected)되어, 전달 트랜지스터와 캐패시터 - 상기 전달 트랜지스터의 입력 단자, 드레인 및 게이트가 접속되고, 상기 전달 트랜지스터의 소스는 출력 단자이며, 상기 캐패시터의 제1 단자가 상기 전달 트랜지스터의 소스에 접속되고, 클럭 신호가 상기 캐패시터의 제2 단자에 공급됨 - 를 각각 갖는 복수의 부스터 셀들을 포함하는 부스터 회로(booster circuit)에 있어서,

   상기 전달 트랜지스터가 반도체 기판 상에 형성된 제1 웰과, 상기 제1 웰 위에 형성된 제2 웰을 갖는 트리플-웰(triple-well)로 구성되며;

   상기 반도체 기판이 기준 전압에 접속되고; 상기 제1 웰의 확산층, 상기 제2 웰의 제1 확산층, 상기 제2 웰의 제2 확산층, 상기 캐패시터의 상기 제1 단자, 및 상기 전달 트랜지스터의 게이트가 접속되고; 상기 제1 웰의 도전형이 상기 제1 웰의 상기 확산층의 도전형과 동일하고; 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제1 확산층의 도전형과 동일하고; 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제2 확산층의 도전형과는 다른 것을 특징으로 하는 부스터 회로.
2. 제1항에 있어서, 180°의 서로 다른 위상을 갖는 클럭 신호들이 상기 부스터 셀들에 교대로 공급되는 것을 특징으로 하는 부스터 회로.
3. 제1항에 있어서, 상기 반도체 기판이 P형 반도체로 구성되고, 상기 제1 웰이 N형 반도체로 구성되며, 상기 제2 웰이 P형 반도체로 구성되는 것을 특징으로 하는 부스터 회로.
4. 제2항에 있어서, 상기 반도체 기판이 P형 반도체로 구성되고, 상기 제1 웰이 N형 반도체로 구성되고, 상기 제2 웰이 P형 반도체로 구성되는 것을 특징으로 하는 부스터 회로.
5. 텐뎀 접속(tandem-connected)되어, 전달 트랜지스터, 서브-전달 트랜지스터, 제1 캐패시터, 및 제2 캐패시터 - 상기 전달 트랜지스터의 입력 단자와 드레인이 접속되고, 상기 전달 트랜지스터의 소스는 출력 단자이며, 상기 입력 단자와 상기 서브-전달 트랜지스터의 드레인이 접속되고, 상기 서브-전달 트랜지스터의 소스가 상기 전달 트랜지스터의 게이트와 상기 제2 캐패시터의 제1 단자에 접속되고, 상기 서브-전달 트랜지스터의 게이트가 상기 전달 트랜지스터의 소스에 접속되고, 상기 제1 캐패시터의 제1 단자가 상기 전달 트랜지스터의 상기 소스에 접속되고, 제1 클럭 신호가 상기 제1 캐패시터의 제2 단자에 공급되고, 제4 클럭 신호가 상기 제2 캐패시터의 제2 단자에 공급됨 - 를 각각 갖는 복수의 부스터 셀들을 포함하는 부스터 회로(booster circuit)에 있어서,

   상기 전달 트랜지스터가 반도체 기판 상에 형성된 제1 웰과, 상기 제1 웰 위에 형성된 제2 웰을 갖는 트리플-웰(triple-well)로 구성되며;

   상기 반도체 기판이 기준 전압에 접속되고; 상기 제1 웰의 확산층, 상기 제2 웰의 제1 확산층, 상기 제2 웰의 제2 확산층 및 상기 캐패시터의 상기 제1 단자가 접속되고; 상기 제1 웰의 도전형이 상기 제1 웰의 상기 확산층의 도전형과 동일하고; 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제1 확산층의 도전형과 동일하고; 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제2 확산층의 도전형과는 다른 것을 특징으로 하는 부스터 회로.
6. 제5항에 있어서, 상기 부스터 셀들이 4상 클럭 신호들로 구동되는 것을 특징으로 하는 부스터 회로.
7. 제5항에 있어서, 180°의 서로 다른 위상을 갖는 클럭 신호들이 상기 부스터 셀들에 교대로 공급되는 것을 특징으로 하는 부스터 회로.
8. 제5항에 있어서, 상기 반도체 기판이 P형 반도체로 구성되고, 상기 제1 웰이 N형 반도체로 구성되며, 상기 제2 웰이 P형 반도체로 구성되는 것을 특징으로 하는 부스터 회로.
9. 텐뎀 접속(tandem-connected)되어, 전달 트랜지스터와 캐패시터를 각각 갖는 복수의 부스터 셀들을 각각 포함하는 적어도 두개의 챠지 펌프(charge pumps) - 상기 전달 트랜지스터의 입력 단자, 드레인, 및 게이트가 접속되고, 상기 전달 트랜지스터의 소스는 출력 단자이며, 상기 캐패시터의 제1 단자가 상기 전달 트랜지스터의 소스에 접속되고, 클럭 신호가 상기 캐패시터의 제2 단자에 공급됨 - 를 갖는 부스터 회로(booster circuit)에 있어서,

   상기 전달 트랜지스터가 반도체 기판 상에 형성된 제1 웰과, 상기 제1 웰 위에 형성된 제2 웰을 갖는 트리플-웰(triple-well)로 구성되며;

   상기 반도체 기판이 기준 전압에 접속되고; 상기 제1 웰의 확산층, 상기 제2 웰의 제1 확산층, 상기 제2 웰의 제2 확산층, 상기 캐패시터의 상기 제1 단자, 및 상기 전달 트랜지스터의 상기 게이트가 접속되고; 상기 제1 웰의 도전형이 상기 제1 웰의 상기 확산층의 도전형과 동일하고; 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제1 확산층의 도전형과 동일하고; 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제2 확산층의 도전형과는 다르며;

   트랜지스터가 제1 챠지 펌프와 제2 챠지 펌프 사이에 배치되고; 상기 반도체의 드레인이 상기 제1 챠지 펌프의 출력 단자에 접속되고; 상기 트랜지스터의 소스가 상기 제2 챠지 펌프의 입력 단자에 접속되고; 상기 트랜지스터의 게이트가 상기 제1 챠지 펌프에 접속되고; 상기 제1 챠지 펌프의 출력 단자가 상기 제2 챠지 펌프의 출력 단자에 접속되는 것을 특징으로 하는 부스터 회로.
10. 제9항에 있어서, 상기 부스터 셀들이 4상 클럭 신호들로 구동되는 것을 특징으로 하는 부스터 회로.
11. 제9항에 있어서, 180°의 서로 다른 위상을 갖는 신호들이 상기 부스터 셀들에 교대로 공급되는 것을 특징으로 하는 부스터 회로.
12. 제9항에 있어서, 상기 반도체 기판이 P형 반도체로 구성되고, 상기 제1 웰이 N형 반도체로 구성되며, 상기 제2 웰이 P형 반도체로 구성되는 것을 특징으로 하는 부스터 회로.
13. 텐뎀 접속(tandem-connected)되어, 전달 트랜지스터와 캐패시터를 각각 갖는 복수의 부스터 셀들을 각각 포함하는 적어도 두개의 챠지 펌프(charge pumps) - 상기 전달 트랜지스터의 입력 단자와 드레인이 접속되고, 상기 전달 트랜지스터의 소스는 출력 단자이며, 상기 캐패시터의 제1 단자가 상기 전달 트랜지스터의 소스에 접속되고, 클럭 신호가 상기 캐패시터의 제2 단자에 공급됨 - 를 갖는 부스터 회로(booster circuit)에 있어서,

    상기 전달 트랜지스터가 반도체 기판 상에 형성된 제1 웰과, 상기 제1 웰 위에 형성된 제2 웰을 갖는 트리플-웰(triple-well)로 구성되며;

    상기 반도체 기판이 기준 전압에 접속되고; 상기 제1 웰의 확산층, 상기 제2 웰의 제1 확산층, 상기 제2 웰의 제2 확산층, 상기 캐패시터의 상기 제1 단자, 및 상기 전달 트랜지스터의 게이트가 접속되고; 상기 제1 웰의 도전형이 상기 제1 웰의 상기 확산층의 도전형과 동일하고; 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제1 확산층의 도전형과 동일하고; 상기 제2 웰의 도전형이 상기 제2 웰의 상기 제2 확산층의 도전형과는 다르며;

    트랜지스터가 제1 챠지 펌프와 제2 챠지 펌프 사이에 배치되고; 상기 반도체의 드레인이 상기 제1 챠지 펌프의 출력 단자에 접속되고; 상기 트랜지스터의 소스가 상기 제2 챠지 펌프의 입력 단자에 접속되고; 상기 트랜지스터의 게이트가 상기 제1 챠지 펌프에 접속되고; 상기 제1 챠지 펌프의 출력 단자가 상기 제2 챠지 펌프의 출력 단자에 접속되는 것을 특징으로 하는 부스터 회로.
14. 적어도 세개의 챠지 펌프가 전압을 부스트하기 위한 적어도 하나의 부스터 셀을 각각 포함하는 부스터 회로에 있어서,

    트랜지스터가, 제1 챠지 펌프의 출력 단자가 상기 트랜지스터의 드레인에 접속되는 방식으로 배치되고;

    제2 챠지 펌프의 입력 단자가 상기 트랜지스터의 소스에 접속되고;

    제3 챠지 펌프의 출력 단자가 상기 트랜지스터의 게이트에 접속되고;

    상기 제1 챠지 펌프의 상기 출력 단자가 상기 제2 챠지 펌프의 출력 단자에 접속되는 것을 특징으로 하는 부스터 회로.
15. 제14항에 있어서, 상기 제1 챠지 펌프의 상기 출력 단자, 상기 제2 챠지 펌프의 상기 출력 단자, 및 상기 제3 챠지 펌프의 상기 출력 단자가 접속되는 것을 특징으로 하는 부스터 회로.