KR100273681B1 - 반도체 소자의 커패시터 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 개패시터 형성 방법에 있어서, 반도체 기판에 필드 산화막을 형성하고 게이트 전극(1) 측벽에 형성되는 제 1 산화막 스페이서(2), 폴리실리콘 산화막 마스크(3)로 상기 게이트 전극(1)을 절연시키게 되고 반도체 기판의 동착영역을 오픈(open)하여 폴리 실리콘을 증착 하여 제 1 저장 노드 전극(5), 층간 산화막(6)을 차례로 전체구조 상부에 증착하는 제 1 단계와, 상기 층간 산화막(6), 제 1 저장 노드 전극(5)을 소정의 크기로 형성하여 상기 층간 산화막(6)과 제 1 저장 노드 전극(5)으로 이루어지는 단차 측벽에 제 2 산화막 스페이서(7)가 형성하는 제 2 단계와, 제 3 도는 비트선용 전도물질과 산화막을 차례로 상기 제 2 도에서 오픈 콘택홀에 매립하여 일정크기로 형성하여 비트선(8)과 비트선 산화막을 형성하고, 상기 비트선(8)과 산화막(9)이 이루는 단차 측벽에 제 3 산화막 스페이서(10)를 형성 하는 제 3 단계와, 제 2 저장 노드 전극(11)용 폴리실리콘막과 산화막(12)을 차례로 증착하여 감광막(13)으로 제 2 저장 노드 전극 마스크 패턴을 형성하는 제 4 단계와, 상기 제 2 저장 노드 전극 마스크를 이용하여 산화막(12)을 선택 식각하여 제 4 산화막 스페이서(14)를 형성하는 제 5 단계, 상기 산화막(12)의 선택 식각하여 노출된 부위를 식각하되 하층의 산화막이 노출될 때까지 식각하고 기판 상부에 형성되어져 있는 산화막(12)과 이 산화막의 측벽에 형성되어져 있는 제 4 산화막 스페이서를 제거하는 제 6 단계 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 개패시터 형성 방법에 관한 것이다.
Description
제1도는 일반적인 방법으로 게이트 산화막, 게이트 전극, 산화막 및 제1 산화막 스페이서를 형성한 후 제1 저장노드 전극을 이루는 폴리실리콘막을 증착하고 층간 산화막을 증착한 상태를 보이는 평면도 및 단면도,
제2도는 제1 저장노드 전극을 이루는 폴리실리콘막 측벽에 제2 산화막 스페이서를 형성한 상태를 보이는 평면도 및 단면도,
제3도는 비트선을 형성하고, 마스크용 산화막 및 제3 산화막 스페이서를 형성한 상태를 보이는 평면도 및 단면도,
제4도는 제2 저장노드 전극을 이루는 폴리실리콘막과 산화막을 증착하고, 제2 저장노드 형성 식각마스크로서 이용되는 감광막 패턴을 형성한 상태를 보이는 평면도 및 단면도,
제5도는 감광막을 이용하여 산화막까지만 식각하고 제4 산화막 스페이서를 형성한 상태를 보이는 단면도,
제6도는 산화막과 제4 산화막 스페이서를 마스크로 이용하여 제2 저장노드 전극을 이루는 폴리실리콘막을 식각한 상태를 보이는 단면도,
제7도는 전면성 식각으로 산화막을 에치백하여 제거한 상태를 보이는 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 게이트 전극 2, 7, 10, 14 : 산화막 스페이서
3, 9, 12 : 산화막 4 : 필드산화막
5, 11 : 저장노드 전극 5A, 11A : 폴리실리콘막
5B : 저장노드 콘택 6 : 층간산화막
8 : 비트선 8A : 비트선 콘택
13 : 감광막
본 발명은 반도체 소자의 커패시터 형성 방법에 관한 것이다.
종래 비트선 쉴드(shield) 형태의 소자 제조시 비트선이 저장노드 콘택 주변을 지나가도록 형성함으로써 비트선 패턴 자체와 격리 패턴이 직선모양에서 여러가지 다른 모양으로 변하게 된다.
이는 비트선이 저장노드 주변으로 지나가다록 설계되어 있기 때문에 발생하게 되는 것으로, 결국 공정 여유도를 줄어들게 하고 전기적 특성도 다소 나쁘게 하는 문제점이 있다.
따라서 상기 문제점을 해결하기 위한 본 발명은 비트선을 직접 저장노드 콘택 위로 지나가다록 형성함으로써 공정 여유도를 확보함과 동시에 저장노드 콘택식각 공정을 생략할 수 있는 반도체 소자의 커패시터 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 필드산화막 형성이 완료된 반도체 기판 상에 게이트산화막 및 게이트전극을 형성하고, 상기 게이트전극을 산화막으로 덮고 상기 게이트전극 측벽을 제1 산화막스페이서로 덮는 단계; 상기 게이트전극과 평행하며 상기 반도체 기판과 접하는 부분에서 저장노드 콘택을 이루는 제1 저장노드 전극을 형성하는 단계; 상기 반도체 기판과 접하는 부분에서 비트선 콘택을 이루며 그 일부가 상기 제1 저장노드 콘택과 중첩되며 상기 게이트 전극과 수직한 비트선을 형성하는 단계; 및 상기 제1 저장노드 전극과 중첩되는 제2 저장노드 전극을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 필드산화막 형성이 완료된 반도체 기판 상에 게이트산화막 및 게이트전극을 형성하고, 상기 게이트전극을 산화막으로 덮고 상기 게이트전극 측벽을 제1 산화막스페이서로 덮는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제1 저장노드 전극을 이룰 제1 폴리실리콘막 및 제1 산화막을 형성하는 제2 단계; 상기 제1 산화막 및 상기 제1 폴리실리콘막을 선택적으로 식각하여 상기 게이트전극과 평행하며 상기 반도체 기판과 접하는 부분에서 저장노드 콘택을 이루는 제1 저장노드 전극 및 제1 산화막페턴을 형성하는 제3 단계; 상기 제1 저장노드 전극 및 상기 제1 산화막패턴 측벽에 제2 산화막 스페이서를 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 비트선을 이룰 도전막 및 제2 산화막을 형성하는 제5 단계; 상기 도전막 및 상기 제2 산화막을 선택적으로 식각하여, 상기 게이트 전극과 수직하고 상기 반도체 기판과 접하는 부분에서 비트선 콘택을 이루며 그 일부가 상기 제1 저장노드 콘택과 중첩되는 비트선 및 제2 산화막패턴을 형성하는 제6 단계; 상기 비트선 및 상기 제2 산화막패턴 측벽에 제3 산화막스페이서를 형성하는 제7 단계; 상기 제7 단계가 완료된 전체 구조 상에 제2 저장노드 전극용 제2 폴리실리콘 및 제3 산화막을 형성하는 제8 단계; 상기 제3 산화막 상에 제2 저장노드 전극 형상을 정의하는 감광막 패턴을 형성하는 제9 단계; 상기 감광막 패턴을 식각마스크로 이용하여 상기 제3 산화막을 선택적으로 식각하여 제3 산화막패턴을 형성한 다음, 상기 감광막 패턴을 제거하는 제10 단계; 상기 제3 산화막패턴 측벽에 제4 산화막스페이서를 형성하는 제11 단계; 상기 제3산화막 패턴 및 상기 제4 산화막스페이서를 식각마스크로 상기 제2 폴리실리콘막을 식각하여 제2 저장노드 전극을 형성하는 제12 단계; 및 상기 제3 산화막 패턴 및 상기 제4 산화막스페이서를 제거하는 제13 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실예에 따른 커패시터 형성 방법을 상세히 설명한다. 도면에서 도면부호, '1'은 게이트 전극, '1A'는 게이트 산화막, '2, 7, 10, 14'는 산화막 스페이서, '3, 9, 12'는 산화막, '4'는 필드산화막, '5',11'은 저장노드 전극, '5A, 11A'는 폴리실리콘막, '5B'는 저장노드 콘택, '6'은 층간산화막, '8'은 비트선, '13'은 감광막을 나타낸다.
제 1 도 내지 제 4 도에서 각각의 (a)도는 본 발명의 일실시예에따른 레이아웃(lay out)을, 각각의 (b)도는 각(a)도의 A-A'선을 따른 단면도를 나타내고, 각각의 (c)도는 각(a) 도의 B-B'선을 따른 단면도를 나탄낸다. 그리고 제 5 도 내지 제 7 도의 (a) 및 (b) 각각은 제 1 도 내지 제 4 도이 (b) 및 (c) 부분에 대응하는 공정도이다.
먼저, 제 1 도(a)는 워드선과 격리용 마스크를 사용하여 각각 워드선(게이트전극, 1)과 필드산화막(4)에 의해 분리되는 활성영역(4A)을 정의한 상태를 보이는 평면도이고, 제 1 도(b) 및 (c)는 게이트 전극(1)의 상부와 측벽에 각각 산화막(3) 및 산화막 스페이서(2)를 형성하고, 제1 저장 노드전극을 이루는 폴리실리콘막(5A)과 층간산화막(6)까지 형성된 상태를 보이는 단면도이다. 상기 과정을 제 1 도(b)와 제 1 도(c)를 통하여 더욱 상세히 설명한다.
제 1 도(b)는 반도체 기판에 필드산화막(4), 게이트 산화막(1A) 및 게이트 전극(1)을 형성하고, 게이트 전극(1) 측벽 및 상부에 각각 제1 산화막 스페이서(2) 및 산화막(3)을 형성하여 게이트 전극(1)을 절연시키고 반도체 기판의 동작영역을 오픈(open)한 다음, 제1 저장노드 전극을 이룰 폴리실리콘막(5A) 및 층간산화막(6)을 형성한 상태를 보이고 있다.
제 1 도(a)의 B-B'선을 따른 단면을 보이는 제 1 도(c)는 필드산화막(4)이 형성되어 있는 반도체 기판에 제1 저장노드 전극을 이루는 폴리실리콘막(5A), 층간 산화막(6)이 적층되어 있는 것을 보이고 있다.
제 2 도(a)는 제 1 도(a)와 같은 상태에서 제1 저장노드 전극(5) 마스크가 중첩 배열된 상태를 도시한 평면도이고, 제 2 도(b) 및 (c)는 상기 제1 저장노드 전극(5) 마스크를 사용하여 폴리실리콘막(5A)과 층간산화막(6)을 선택적으로 식각하여 제1 저장노드 전극(5)과 층간산화막(6) 패턴을 형성하고, 제1 저장노드 전극(5)과 층간산화막(6) 패턴 측벽에 제2 산화막 스페이서(7)를 형성한 상태를 보이는 단면도이다. 도면부호 '5B'는 저장노드 콘택 부분을 보이고 있다.
제 3 도(a)는 제 2 도(a)에 비트선(8)용 마스크를 중첩하여 보이는 평면도이고, 제 3 도(b)는 제 2 도(b) 및 (c)와 같은 공정이 완료된 전체 구조 상에 비트선용 전도물질과 산화막을 차례로 증착하고, 상기 비트선(8) 형성용 마스크를 이용한 식각 공정을 실시하여 상기 반도체 기판과 소정부위에서 접하는 비트선 콘택(8A), 비트선(8) 빛 비트선 상부를 덮는 산화막(9) 패턴을 형성하고, 비트선(8)과 산화막(9) 패턴 측벽에 제3 산화막 스페이서(10)를 형성한 상태를 보이고 있다. 제 3 도(c)는 이러한 공정 진행에 따라 비트선(8) 및 제3 산화막 스페이서(10)로 덮이지 않은 층간산화막(6)까지 식각된 것을 보이고 있다.
제 4 도(a)는 제 3 도(a)에 제2 저장노드 전극 형성을 위한 마스크인 감광막패턴(13)이 중첩되어 정렬된 상태를 보이는 평면도로서, 제 4 도(b) 및 (c)는 제 3 도(b) 및 (c)와 같은 공정이 완료된 전체 구조 상에 제2 저장노드 전극을 이루는 폴리실리콘막(11A)과 산화막(2)을 차례로 증착하고, 상기 산화막(12) 상에 제2 저장노드 전극 영역을 덮는 감광막(13) 패턴을 형성한 상태를 보이고 있다.
제 5 도(a) 및 (b)는 제 4 도(b) 및 (c)와 같은 공정 진행이 완료된 상태에서, 상기 감광막(13) 패턴으로 덮이지 않은 산화막(12)을 선택적으로 식각하여 산화막(12) 패턴을 형성하고, 산화막(12) 패턴 측벽에 제4 산화막 스페이서(14)를 형성한 것을 보이고 있다,
제 6 도(a)는 제 5 도(a) 및 (b)와 같은 공정이 진행된 상태에서 산화막(12) 패턴 및 제4 산화막 스페이서(14)로 덮이지 않은 폴리실리콘막(11A)을 선택적으로 식각하여 제2 저장노드 전극(11)을 형성한 상태를 보이고, 제 6 도(b)는 폴리실리콘막(11A) 식각 과정에서 그 하부의 제1 저장노드 전극(5)까지 시각하여 필드산화막(4) 상에서 단선됨을 보이고 있다.
마지막으로 제 7 도(a) 및 (b)는 제 6 도(a) 및 (b)의 공정이 완료된 상태에서 산화막(12) 패턴과 제4 산화막 스페이서(14)를 제거한 상태를 보이고 있다.
상기와 같이 이루어지는 본 발명은, 종래와 같이 비트선이 스토리지 노드 주변에 형성되지 않고 비트선(8)이 직접 저장노드 콘택(5B) 위로 지나가도록 캐패시터를 형성하기 때문에 식각공정 여유도가 커지며 경우에 따라서는 저장노드 콘택을 위한 식각 공정을 생략할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (3)
- 반도체 소자 제조 방법에 있어서, 필드산화막 형성이 완료된 반도체 기판 상에 게이트산화막 및 게이트전극을 형성하고, 상기 게이트전극을 산화막으로 덮고 상기 게이트전극 측벽을 제1 산화막 스페이서로 덮는 단계; 상기 게이트전극과 평행하며 상기 반도체 기판과 접하는 부분에서 저장노드 콘택을 이루는 제1 저장노드 전극을 형성하는 단계; 상기 반도체 기판과 접하는 부분에서 비트선 콘택을 이루며 그 일부가 상기 제1 저장노드 콘택과 중첩되며 상기 게이트 전극과 수직한 비트선을 형성하는 단계; 및 상기 제1 저장노드 전극과 중첩되는 제2 저장노드 전극을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 반도체 소자 제조 방법에 있어서, 필드산화막 형성이 완료된 반도체 기판 상에 게이트산화막 및 게이트전극을 형성하고, 상기 게이트전극을 산화막으로 덮고 상기 게이트전극 측벽을 제1 산화막 스페이서로 덮는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제1 저장노드 전극을 이룰 제1 폴리실리콘막 및 제1 산화막을 형성하는 제2 단계; 상기 제1 산화막 및 상기 제1 폴리실리콘막을 선택적으로 식각하여 상기 게이트전극과 평행하며 상기 반도체 기판과 접하는 부분에서 저장노드 콘택을 이루는 제1 저장노드 전극 및 제1 산화막패턴을 형성하는 제3 단계; 상기 제1 저장노드 전극 및 상기 제1 산화막패턴 측벽에 제2 산화막 스페이서를 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 비트선을 이룰 도전막 및 제2 산화막을 형성하는 제5 단계; 상기 도전막 및 상기 제2 산화막을 선택적으로 식각하여, 상기 게이트 전극과 수직하고 상기 반도체 기판과 접하는 부분에서 비트선 콘택을 이루며 그 일부가 상기 제1 저장노드 콘택과 중첩되는 비트선 및 제2 산화막패턴을 형성하는 제6 단계; 상기 비트선 및 상기 제2 산화막패턴 측벽에 제3 산화막스페이서를 형성하는 제7 단계; 상기 제7 단계가 완료된 전체 구조 상에 제2 저장노드 전극용 제2 폴리실리콘 및 제3 산화막을 형성하는 제8 단계; 상기 제3 산화막 상에 제2 저장노드 전극 형상을 정의하는 감광막 패턴을 형성하는 제9 단계; 상기 감광막 패턴을 식각마스크로 이용하여 상기 제3 산화막을 선택적으로 식각하여 제3 산화막패턴을 형성한 다음, 상기 감광막 패턴을 제거하는 제10 단계; 상기 제3 산화막패턴 측벽에 제4 산화막스페이서를 형성하는 제11 단계; 상기 제3 산화막 패턴 및 상기 제4 산화막스페이서를 식각마스크로 상기 제2 폴리실리콘막을 식각하여 제2 저장노드 전극을 형성하는 제12 단계; 및 상기 제3 산화막 패턴 및 상기 제4 산화막스페이서를 제거하는 제13 단계를 포함하는 반도체 소자 제조 방법.
- 제2항에 있어서, 상기 제12 단계후, 상기 제2 저장노드 전극 형성을 위한 식각과정에서 상기 제1 저장노드 전극을 선택적으로 식각하여 상기 필드산화막을 노출시키는 것을 특징으로 하는 반도체 소자 제조 방법.
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Cited By (1)
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1992
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| KR100454627B1 (ko) * | 1997-06-24 | 2004-12-30 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀제조방법 |
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