KR100273275B1 - 칩사이즈패키지및그제조방법 - Google Patents

Abstract

본 발명은 칩 사이즈 패키지 및 그 제조방법에 관한 것으로, 종래의 비지에이 패키지는 단품으로만 사용이 가능하며 적층형태의 구현이 불가능하므로 동일한 패키지가 여러개 실장될 경우 실장면적을 많이 차지하는 문제점이 있었고, 솔더 볼을 이용하여 실장시키므로 공정수가 많아 생산성을 저하시키는 문제점이 있었던바, 본 발명의 칩 사이즈 패키지는 사다리꼴의 단면형상으로 소잉된 반도체 칩과, 이 반도체 칩의 패드에 부착되는 범프와, 이 범프에 일단이 접합되고 상기 반도체 칩의 형상을 따라 2차 절곡되어 타단은 반도체 칩의 하면에 부착되는 아우트 리드와, 상기 범프를 포함한 상기 반도체 칩의 상면을 덮는 몰딩부로 구성됨으로써, 패키지의 적층이 가능하여 실장면적을 최소화할 수 있을 뿐 아니라 열방출을 용이하게 한 것이다.

Description

칩 사이즈 패키지 및 그 제조방법{CHIP SIZE PACKAGE AND FABRICATING METHOD THEREOF}

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 실장면적을 최소화할 수 있는 칩 사이즈 패키지 및 그 제조방법에 관한 것이다.

일반적으로 비지에이 패키지(BGA package,ball grid array package)는 외부와의 전기적인 접속을 가능하게 하는 연결 단자를 볼의 형상으로 만들어 패키지의 하면에 부착한 형태의 것으로, 이와 같은 비지에이 패키지는 아웃 리드가 볼의 형상이기 때문에 외부 충격에 강한 이점이 있었다.

첨부한 도 1은 종래의 비지에이(BGA) 패키지를 도시한 종단면도로서, 일반적인 종래의 비지에이 패키지는 반도체 칩(chip)(1)과, 회로가 형성된 서브스트레이트(substrate)(3)와, 상기 반도체 칩(1)의 상부와 상기 서브스레이트(3) 사이에 부착되는 엘라스토머(elastomer)(2)와, 상기 서브스트레이트(3)의 상면에 부착되어 전기적인 신호를 외부로 전달하는 솔더볼(solder ball)(4)과, 상기 칩(1)의 패드(pad)와 상기 솔더볼(4)을 전기적으로 연결시키는 인너 와이어(5)와, 상기 인너 와이어(5)와 칩(1)의 패드를 포함하는 일정면적을 덮는 몰딩부(6)로 구성되어 있다.

상기와 같은 구성을 가진 종래의 비지에이 패키지의 제조방법을 설명하면 다음과 같다.

먼저, 엘라스토머(2)가 부착되어 있는 서브스트레이트(3)를 공정진행을 위해 케리어(carrier)(미도시)에 고정한 후 상기 엘라스토머(2)에 칩(1)의 상면이 접하도록 하여 칩(1)을 엘라스토머(2)에 부착시킨다.

이후 케리어를 뒤집은 후 본딩툴(bonding tool)(미도시)을 이용하여 칩(1)에 형성되어 있는 패드와 서브스트레이트(3)의 회로를 인너 와이어(5)로 연결하여 전기적으로 접속시킨다.

이후 상기 서브스트레이트(3)에 솔더볼(4)을 부착시킬 수 있도록 마스크(mask)(미도시)를 서브스트레이트(3)에 부착시킨다.

이후 상기 인너 와이어(5)와 칩(1)의 패드를 포함하는 일정면적을 몰딩한 후 솔더볼(4)을 부착한다.

이후 개개의 유니트로 분리하여 패키지의 제조를 완료한다.

첨부한 도 2는 종래의 비지에이 패키지가 피씨비(PCB)에 실장된 예를 도시한 종단면도로서, 상기 솔더볼(4)을 피씨비(7)에 부착한 후 솔더볼(4)에 열을 가하는 리플로우(reflow)를 실시하여 솔더볼(4)이 피씨비(7)에 잘 접촉하도록 한다.

그러나, 상기와 같은 종래의 비지에이 패키지는 단품으로만 사용이 가능하며 적층된 형태의 구현이 불가능하므로 동일한 패키지가 여러개 실장될 경우 실장면적을 많이 차지하는 문제점이 있었다.

또한, 솔더볼(4)을 이용하여 패키지를 피씨비(7)에 실장시키므로 공정수가 많아 생산성이 저하될 뿐 아니라 솔더볼(4)의 크기가 일정하지 못하여 솔더볼(4) 크기의 변화에 따른 제조 불량율이 증가하고, 솔더볼(4)의 높이 불균일로 인한 솔더 조인트(solder joint)의 신뢰성이 저하되는 문제점이 있었던바, 이에 대한 보완이 요구되어 왔다.

따라서, 본 발명은 상기와 같은 문제점을 감안하여 안출한 것으로서, 패키지의 적층이 가능하여 실장면적을 최소화할 수 있는 칩 사이즈 패키지 및 그 제조방법을 제공하는데 그 목적이 있다.

도 1은 종래의 비지에이 패키지를 도시한 종단면도.

도 2는 종래의 비지에이 패키지가 실장된 예를 도시한 종단면도.

도 3은 본 발명의 칩 사이즈 패키지를 도시한 종단면도.

도 4a 내지 도 4e는 본 발명의 칩 사이즈 패키지의 제조방법을 도시한 공정수순도.

도 5는 본 발명의 칩 사이즈 패키지가 실장된 예를 도시한 종단면도.

도 6a 내지 도 6b는 본 발명의 칩 사이즈 패키지가 적층된 예를 도시한 종단면도.

도 7은 본 발명의 아우트 리드가 형성된 탭 테이프를 도시한 평면도.

(도면의 주요부분에 대한 부호의 설명)

10; 반도체 칩 11; 패드

12; 범프 13; 아우트 리드

13a; 탭 테이프 14; 몰딩부

20; 접착 테이프

상기와 같은 목적을 달성하기 위하여 본 발명은 반도체 칩과, 이 반도체 칩의 패드에 부착되는 범프와, 이 범프에 일단이 접합되고 상기 반도체 칩의 형상을 따라 2차 절곡되어 타단은 상기 반도체 칩의 하면에 부착되는 아우트 리드와, 상기 칩의 패드와 범프를 포함하는 상기 반도체 칩의 일정면적을 덮는 몰딩부로 구성되고; 상기 반도체 칩은 범프가 형성된 쪽의 면 크기 보다 그 반대쪽 면의 크기가 작게 되도록 측면이 경사지게 형성된 것을 특징으로 하는 칩 사이즈 패키지가 제공된다.

상기 반도체 칩은 그 단면이 사다리꼴의 형상인 것을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위하여 본 발명은 웨이퍼를 고정시키기 위해서 웨이퍼에 접착 테이프를 부착시키는 단계와, 이후 상기 웨이퍼를 개개의 칩으로 분리하기 위하여 블레이드를 이용하여 상기 웨이퍼를 소잉하는 단계와, 이후 상기 칩에 부착된 상기 접착 테이프를 제거하는 단계와, 이후 상기 칩의 패드위에 범프를 형성하는 단계와, 이후 상기 칩의 상면에 아우트 리드가 부착된 테이프를 부착시키되 상기 범프에 상기 아우트 리드의 일단이 접착되도록 본딩시키는 단계와, 이후 상기 칩의 패드와 범프를 포함하는 상기 칩의 일정면적을 몰딩하는 단계와, 상기 아우트 리드가 부착된 테이프를 상기 칩의 형상에 따라 2차 절곡시켜 상기 아우트 리드의 타단이 상기 칩의 하면에 부착되도록 하는 단계로 진행되는 것을 특징으로 하는 칩 사이즈 패키지 제조방법이 제공된다.

이하, 본 발명의 칩 사이즈 패키지 및 그 제조방법을 첨부한 도면을 참조로 하여 상세히 설명하면 다음과 같다.

첨부한 도 3은 본 발명의 칩 사이즈 패키지를 도시한 종단면도로서, 본 발명의 칩 사이즈 패키지는 반도체 칩(10)과, 이 반도체 칩(10)의 패드(11)에 부착되는 범프(12)와, 이 범프(12)에 일단이 접합되고 상기 반도체 칩(10)의 형상을 따라 2차 절곡되어 타단은 상기 반도체 칩(10)의 하면에 부착되는 아우트 리드(13)와, 상기 칩(10)의 패드(11)와 상기 범프(12)를 포함하는 상기 반도체 칩(10)의 일정면적을 덮는 몰딩부(14)로 구성되고, 상기 반도체 칩(10)은 범프(12)가 형성된 쪽의 면 크기 보다 그 반대쪽 면의 크기가 작게 되도록 측면이 경사지게 형성된다.

여기서, 상기 반도체 칩(10)은 그 측면이 소정 각도로 경사진 경사면으로 이루어져 사다리꼴의 단면 형상을 갖도록 형성되는 것이 가장 바람직하다.

상기 아우트 리드(13)는 도 7에 도시한 바와 같이, 탭 테이프(TAB tape)(13a)의 상면에 부착되어 있는 것으로, 상기 범프(12)와 접착될 수 있도록 다수개가 일정간격으로 나란하게 형성되어 있다.

첨부한 도 4a 내지 도 4e는 본 발명의 칩 사이즈 패키지의 제조방법을 도시한 공정수순도로서, 이를 참조로 본 발명의 칩 사이즈 패키지의 제조방법을 설명하면 다음과 같다.

먼저, 웨이퍼(미도시)를 고정시키기 위해서 웨이퍼에 접착 테이프(20)를 부착시키는데, 이때 웨이퍼의 상면을 밑으로 오도록 하여 상기 접착 테이프(20) 위에 마운트한다.

이후 상기 웨이퍼를 개개의 칩으로 분리하기 위하여 블레이드(미도시)를 이용하여 상기 웨이퍼를 소잉한다.

상기 블레이드는 칩(10)의 소잉시 그 단면형상이 사다리꼴로 되도록 일정한 각도가 있는 것을 사용한다.

이후 상기 칩(10)에 부착된 접착 테이프(20)를 제거하고 나서 개개로 분리된 칩(10)의 패드(11)위에 범프(12)를 부착시킨다.

이후 상기 칩(10)의 상면에 아우트 리드(13)가 부착된 탭 테이프(13a)를 부착시키되 상기 범프(12)에 상기 아우트 리드(13)의 일단이 접착되도록 하여 본딩시킨다.

이때, 상기 탭 테이프(13a)와 상기 칩(10)이 잘 부착될 수 있도록 적당한 온도를 가하는 것이 바람직하다.

이후 상기 칩(10)과 패드(11)의 보호를 위해 상기 칩(10)의 패드(11)와 범프(12)를 포함하는 상기 칩(10)의 상면을 몰딩하는 언더필(underfill)을 수행한다.

이후 상기 아우트 리드(13)가 부착된 탭 테이프(13a)를 칩(10)의 외곽형상에 따라 2차 절곡시켜, 칩(10)의 옆면과도 접착되게 하며 상기 아우트 리드(13)의 타단이 상기 칩(10)의 하면에 부착되도록 한다.

첨부한 도 5는 본 발명의 칩 사이즈 패키지가 실장된 예를 도시한 종단면도로서, 본 발명의 패키지는 그 측면이 일정한 각도가 있는 경사면이므로 패키지의 상면과 하면을 교대로 피씨비(7)에 실장시키면 실장면적을 대폭 감소시킬 수 있다.

또한, 도 6a 내지 도 6b는 본 발명의 칩 사이즈 패키지가 적층된 예를 도시한 종단면도로서, 본 발명의 패키지는 상면과 하면 모두 아우트 리드(13)가 형성되어 있으므로 제1 패키지(100)의 상면과 제2 패키지(200)의 하면을 접촉시키는 방법으로 적층시키거나, 제1 패키지(100)의 상면과 제2 패키지(200)의 상면을 접촉시키는 방법으로 적층시킬 수 있게 된다.

본 발명의 칩 사이즈 패키지 및 그 제조방법에 의하면 2개 이상의 패키지의 적층이 가능하며 종래의 기술에 비해 실장면적을 감소시킬 수 있다.

또한, 솔더볼을 부착하는 공정이 생략되므로 공정이 간단하고 아우트 리드가 패키지의 상면과 측면, 하면에 형성되어 있으므로 어느면이든 실장 또는 전기적 연결이 가능하다.

또한, 베어칩(bare chip) 상태이므로 열방출이 용이한 효과가 있다.

Claims (5)

1. 반도체 칩과, 이 반도체 칩의 패드에 부착되는 범프와, 이 범프에 일단이 접합되고 상기 반도체 칩의 형상을 따라 2차 절곡되어 타단은 상기 반도체 칩의 하면에 부착되는 아우트 리드와, 상기 칩의 패드와 범프를 포함하는 상기 반도체 칩의 일정면적을 덮는 몰딩부로 구성되고; 상기 반도체 칩은 범프가 형성된 쪽의 면 크기 보다 그 반대쪽 면의 크기가 작게 되도록 측면이 경사지게 형성된 것을 특징으로 하는 칩 사이즈 패키지.
2. 제 1 항에 있어서, 상기 반도체 칩은 그 단면이 사다리꼴의 형상인 것을 특징으로 하는 칩 사이즈 패키지.
3. 웨이퍼를 고정시키기 위해서 웨이퍼에 접착 테이프를 부착시키는 단계와, 이후 상기 웨이퍼를 개개의 칩으로 분리하기 위하여 블레이드를 이용하여 상기 웨이퍼를 소잉하는 단계와, 이후 상기 칩에 부착된 상기 접착 테이프를 제거하는 단계와, 이후 상기 칩의 패드위에 범프를 형성하는 단계와, 이후 상기 칩의 상면에 아우트 리드가 부착된 테이프를 부착시키되 상기 범프에 상기 아우트 리드의 일단이 접착되도록 본딩시키는 단계와, 이후 상기 칩의 패드와 범프를 포함하는 상기 칩의 일정면적을 몰딩하는 단계와, 상기 아우트 리드가 부착된 테이프를 상기 칩의 형상에 따라 2차 절곡시켜 상기 아우트 리드의 타단이 상기 칩의 하면에 부착되도록 하는 단계로 진행되는 것을 특징으로 하는 칩 사이즈 패키지 제조방법.
4. 제 3 항에 있어서, 상기 범프에 상기 아우트 리드의 일단을 본딩시킬 때 상기 테이프와 상기 칩이 부착될 수 있도록 적당한 온도를 가하는 것을 특징으로 하는 칩 사이즈 패키지 제조방법.
5. 제 3 항에 있어서, 상기 블레이드는 상기 칩의 단면형상이 사다리꼴로 되도록 일정한 각도가 있는 형상인 것을 특징으로 하는 칩 사이즈 패키지 제조방법.