KR100274893B1 - Method for manufacturing thin film transistor - Google Patents
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Abstract
목적 : 본 발명은 드레인 및 소스 영역 상부의 게이트 절연막을 식각하여 드레인 및 소스 영역 상부에 얇은 두께를 갖는 게이트 절연막을 형성함으로써, 낮은 가속 전압으로 불순물을 이온 주입하여 드레인 및 소스 영역을 형성하는 박막트랜지스터 및 그 제조방법을 제공한다.Purpose: The present invention forms a gate insulating film having a thin thickness on the drain and source region by etching the gate insulating film on the drain and source region, thereby forming a drain and source region by ion implanting impurities at a low acceleration voltage. And a method for producing the same.
구성 : 본 발명은 기판(11), 기판(11) 상에 형성된 버퍼층(12), 불순물이 도핑된 드레인, 소스 영역(13a) 및 드레인 및 소스 영역(13a) 사이에 형성된 채널 영역(Ⅰ)을 갖는 버퍼층(12) 상부에 형성된 활성층(13), 활성층(13)의 채널 영역(Ⅰ) 상부에 형성된 두께가 두꺼운 게이트 절연층(14a), 활성층의 드레인 영역(13a) 및 소스 영역(13a)의 상부에 형성된 게이트 절연층(14a) 보다 얇은 두께를 갖는 절연층(14b) 및 게이트 절연층(14a) 상부에 형성된 게이트 전극(15)으로 구성된다.Composition: The present invention provides a substrate 11, a buffer layer 12 formed on the substrate 11, a drain doped with impurities, a source region 13a and a channel region I formed between the drain and source region 13a. The active layer 13 formed on the buffer layer 12 having the upper portion, the thick gate insulating layer 14a formed on the channel region I of the active layer 13, the drain region 13a and the source region 13a of the active layer An insulating layer 14b having a thickness thinner than the gate insulating layer 14a formed on the upper portion thereof and a gate electrode 15 formed on the gate insulating layer 14a are formed.
효과 : 게이트 전극 및 이온 주입시 마스크로 사용하는 감광막의 열손상이 크지 않으므로 감광막 패턴을 용이하게 제거할 수 있고, 게이트 절연막 하부의 활성층은 손상되지 않으므로 드레인 및 소스 영역으로부터 게이트 전극 쪽으로 누설 전류가 발생되지 않는다.Effect: Since the thermal damage of the photoresist film used as a mask during the gate electrode and ion implantation is not large, the photoresist pattern can be easily removed. Since the active layer below the gate insulating film is not damaged, leakage current is generated from the drain and source regions toward the gate electrode. It doesn't work.
Description
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 특히 낮은 에너지로 활성층에 고농도의 불순물 이온 주입하여 박막트랜지스터의 드레인 및 소스 영역을 형성하는 박막트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor and a method of manufacturing the same, which form a drain and source region of a thin film transistor by implanting a high concentration of impurity ions into an active layer with low energy.
박막트랜지스터(Thin film Transistor;TFT)는 각 픽셀(Pixel)의 동작을 제어하기 위한 액정표시소자(Liquid Crystal Device)의 스위칭 소자로 사용된다.The thin film transistor (TFT) is used as a switching element of a liquid crystal device for controlling the operation of each pixel.
스위칭 소자인 박막트랜지스터는 유리 재질로 형성된 기판에 버퍼(Buffer)층, 고농도의 불순물로 도핑된 드레인 영역과 소스 영역 및 상기 드레인 영역과 소스 영역 사이에 형성된 채널 영역을 갖는 활성층, 그리고 활성층 상에 형성된 게이트 절연막 및 활성층의 채널영역 상부의 게이트 절연막 상에 형성된 게이트 전극으로 구성된다. 박막트랜지스터의 게이트 절연막은 실리콘 산화막 등으로 형성되는 절연체로 게이트 전극에 인가되는 게이트 신호에 따라 게이트 절연막은 채널 영역 방향으로 전기장이 형성된다. 이러한 게이트 절연막은 게이트 신호의 전압이 정상적으로 동작하는 전압 보다 큰 전압을 갖더라도 박막트랜지스터가 파괴되지 않는, 즉 높은 절연 내압 특성을 가지고 있어야 하며, 이를 위해 게이트 절연막의 두께를 두껍게 형성한다.A thin film transistor, which is a switching element, is formed on a substrate formed of a glass material, a buffer layer, an active layer having a drain region and a source region doped with a high concentration of impurities, and a channel region formed between the drain region and the source region, and formed on the active layer. And a gate electrode formed on the gate insulating film and the gate insulating film over the channel region of the active layer. The gate insulating film of the thin film transistor is an insulator formed of a silicon oxide film or the like, and an electric field is formed in the channel region direction according to a gate signal applied to the gate electrode. The gate insulating layer must have a high dielectric breakdown voltage characteristic, even if the voltage of the gate signal has a voltage greater than that of a normal operating voltage, that is, has a high dielectric breakdown voltage.
도 4는 종래의 박막트랜지스터의 단면 구조도를 도시한 것으로, 도 3의 박막트랜지스터의 제조방법은 다음과 같다.4 is a cross-sectional structural view of a conventional thin film transistor, and the manufacturing method of the thin film transistor of FIG. 3 is as follows.
유리 재질로 형성된 기판(1) 전면에 버퍼층(2)을 형성하고, 버퍼층(2) 상부 표면에 다결정 실리콘 또는 비정질 실리콘을 증착한 후 증착된 비정질 실리콘을 레이저 어닐링(Laser Annealing)에 의해 재결정화 시켜 형성된 다결정 실리콘으로 이루어진 활성층(3)을 형성한다. 활성층(3) 상에 실리콘 산화막 등의 절연물질을 전면 증착하거나 활성층(3) 상부 표면을 열산화시켜 게이트 절연막(4)을 형성한다. 이때 게이트 절연막(4)은 높은 절연 내압 특성을 갖기 위해서 약 1000Å 내지 2000Å의 두께를 갖도록 두껍게 형성한다. 게이트 절연막(4) 상에 금속막을 전면에 증착한 후 사진식각공정을 이용하여 금속막 상에 감광막 패턴(PR)을 형성한 후 감광막 패턴(PR)을 식각 마스크로 금속막을 식각하여 게이트 전극(5)을 형성하고, 감광막 패턴(PR)을 마스크로 하여 활성층(3)에 고농도의 불순물을 도핑하여 드레인 및 소스 영역(3a)을 형성한다. 이때 불순물의 이온 주입시 요구되는 불순물의 가속 전압은 게이트 절연막(4)의 두께에 비례하여 증가한다. 즉, 게이트 절연막(4)의 두께가 두꺼울수록 높은 가속 전압이 요구되며, 게이트 절연막(4)의 두께가 약 1000Å 내지 2000Å인 경우 약 125KeV 이상의 가속 전압이 필요하다. 감광막 패턴(PR)에 의해 게이트 전극(5) 하부의 활성층(3)에는 고농도의 불순물은 주입되지 않으므로 게이트 전극(5) 하부의 드레인 및 소스 영역(3a) 사이에는 비도핑된 채널 영역(Ⅰ)이 형성된다.A buffer layer 2 is formed on the entire surface of the substrate 1 formed of a glass material, polycrystalline silicon or amorphous silicon is deposited on the upper surface of the buffer layer 2, and then the deposited amorphous silicon is recrystallized by laser annealing. An active layer 3 made of polycrystalline silicon formed is formed. The gate insulating film 4 is formed by depositing an insulating material such as a silicon oxide film on the active layer 3 or by thermally oxidizing an upper surface of the active layer 3. At this time, the gate insulating film 4 is formed thick so as to have a thickness of about 1000 kPa to 2000 kPa in order to have high dielectric breakdown voltage characteristics. After depositing a metal film on the entire surface of the gate insulating film 4, the photoresist pattern PR is formed on the metal film using a photolithography process, and the metal film is etched using the photoresist pattern PR as an etch mask to form the gate electrode 5 ), And the drain and source region 3a are formed by doping the active layer 3 with a high concentration of impurities using the photoresist pattern PR as a mask. At this time, the acceleration voltage of the impurity required for ion implantation of the impurity increases in proportion to the thickness of the gate insulating film 4. That is, as the thickness of the gate insulating film 4 is thicker, a higher acceleration voltage is required. When the thickness of the gate insulating film 4 is about 1000 kW to 2000 kW, an acceleration voltage of about 125 KeV or more is required. Since a high concentration of impurities are not injected into the active layer 3 under the gate electrode 5 by the photoresist pattern PR, the undoped channel region I between the drain and the source region 3a under the gate electrode 5 is removed. Is formed.
상기의 도 4의 박막트랜지스터에 있어서, 높은 가속 전압에 의한 이온 주입시 기판이 가열되어 감광막이 열로 인한 경화 등의 열손상을 받게 되므로 애싱 공정에 의한 감광막 패턴(PR)의 제거가 용이하지 않게 되는 문제점을 가지고 있다.In the thin film transistor of FIG. 4, the substrate is heated during ion implantation due to a high acceleration voltage, and thus the photoresist film is subjected to thermal damage such as curing due to heat, thereby making it difficult to remove the photoresist pattern PR by the ashing process. I have a problem.
도 5는 종래의 다른 박막트랜지스터의 단면 구조도를 도시한 것으로, 도 5의 박막트랜지스터는 도 4의 종래의 박막트랜지스터에서 발생되는 문제점을 개선하기 위한 것으로, 도 5의 박막트랜지스터의 제조방법은 도 4와 동일하나, 다만 활성층(3)의 채널 영역(Ⅰ) 상부에만 두께가 두꺼운 게이트 절연막(4a)을 형성하고, 드레인 및 소스 영역(3a) 상부의 게이트 절연막을 완전히 제거하므로써, 박막트랜지스터의 절연 내압 특성을 높이고, 도 4에 비해 낮은 가속 전압으로 고농도의 불순물을 이온 주입하여 활성층(3) 내의 드레인 및 소스 영역(3a)을 형성할 수 있다.5 is a cross-sectional view of another conventional thin film transistor, and the thin film transistor of FIG. 5 is to improve a problem occurring in the conventional thin film transistor of FIG. 4, and the method of manufacturing the thin film transistor of FIG. The same as that of the thin film transistor, except that the gate insulating film 4a having a thick thickness is formed only on the channel region I of the active layer 3, and the gate insulating film on the drain and source regions 3a is completely removed. The drain and source region 3a in the active layer 3 may be formed by increasing the characteristics and ion implanting a high concentration of impurities at a lower acceleration voltage than in FIG. 4.
그러나, 도 5의 박막트랜지스터는 드레인 및 소스 영역(3a) 상부의 게이트 절연막을 제거하기 위한 식각 공정시 활성층(3)의 상부 표면도 식각될 수 있고, 이로 인해 드레인 및 소스 영역(3a)으로부터 게이트 전극(5) 쪽으로 누설 전류가 발생하는 문제점을 가지고 있다.However, in the thin film transistor of FIG. 5, the upper surface of the active layer 3 may also be etched during the etching process for removing the gate insulating layer on the drain and source region 3a, and thus the gate from the drain and source region 3a may be etched. There is a problem that leakage current occurs toward the electrode 5.
본 발명의 목적은 드레인 및 소스 영역 상부의 게이트 절연막을 식각하여 드레인 및 소스 영역 상부에 얇은 두께를 갖는 게이트 절연막을 형성함으로써, 낮은 가속 전압으로 불순물을 이온 주입하여 드레인 및 소스 영역을 형성할 수 있고, 이로 인해 게이트 전극 및 이온 주입시 마스크로 사용하는 감광막의 열손상이 크지 않으므로 감광막 패턴을 용이하게 제거할 수 있는 박막트랜지스터 및 그 제조방법을 제공하는 데 있다.An object of the present invention is to form a gate insulating film having a thin thickness on the drain and source region by etching the gate insulating film over the drain and source region, thereby forming a drain and source region by ion implantation of impurities at a low acceleration voltage Therefore, since the thermal damage of the photoresist film used as a mask during the gate electrode and the ion implantation is not large, to provide a thin film transistor and a method of manufacturing the photoresist film pattern can be easily removed.
본 발명의 다른 목적은 게이트 절연막 하부의 활성층은 손상되지 않으므로 드레인 및 소스 영역으로부터 게이트 전극 쪽으로 누설 전류가 발생되지 않는 박막트랜지스터 및 그 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a thin film transistor and a method of manufacturing the same, in which the leakage current is not generated from the drain and source regions toward the gate electrode since the active layer under the gate insulating layer is not damaged.
상기의 목적을 달성하기 위한 본 발명의 박막트랜지스터는 기판; 기판 상에 형성된 버퍼층; 불순물이 도핑된 드레인 영역, 소스 영역 및 드레인 영역 및 소스 영역 사이에 형성된 채널 영역을 갖는 버퍼층 상부에 형성된 활성층; 활성층의 채널 영역 상부에 형성된 두께가 두꺼운 게이트 절연층; 활성층의 드레인 영역 및 소스 영역의 상부에 형성된 게이트 절연층 보다 얇은 두께를 갖는 절연층; 및 게이트 절연층 상부에 형성된 게이트 전극을 구비한 것을 특징으로 한다.The thin film transistor of the present invention for achieving the above object is a substrate; A buffer layer formed on the substrate; An active layer formed on the buffer layer having a drain region doped with an impurity, a source region and a channel region formed between the drain region and the source region; A thick gate insulating layer formed over the channel region of the active layer; An insulating layer having a thickness thinner than a gate insulating layer formed on the drain region and the source region of the active layer; And a gate electrode formed on the gate insulating layer.
게이트 절연층은 1000Å 내지 2000Å 두께로 형성하며, 절연층은 300Å 내지 500Å 두께로 형성한다.The gate insulating layer is formed to a thickness of 1000 kPa to 2000 kPa, and the insulating layer is formed to a thickness of 300 kPa to 500 kPa.
상기의 목적을 달성하기 위한 본 발명의 박막트랜지스터의 제조방법은 기판에 버퍼층, 활성층 및 제1 두께를 갖는 절연층을 순차적으로 형성하는 단계; 절연층의 전면에 도전층을 형성하고, 도전층 상에 감광막을 도포한 후 패터닝한 감광막 패턴을 식각 마스크로 도전층을 식각하여 게이트 전극을 형성하는 단계; 드레인 및 소스가 형성될 활성층 상부의 절연층이 제1 두께 보다 얇은 제2 두께를 갖도록 감광막 패턴을 식각 마스크로 절연층을 식각하는 단계; 감광막 패턴을 마스크로 하여 활성층에 불순물을 이온 주입하여 드레인 및 소스 영역을 형성하는 단계; 및 드레인 및 소스 영역 형성 후 감광막 패턴을 제거하는 단계를 구비한 것을 특징으로 한다.Method of manufacturing a thin film transistor of the present invention for achieving the above object comprises the steps of sequentially forming an insulating layer having a buffer layer, an active layer and a first thickness on a substrate; Forming a conductive layer on the entire surface of the insulating layer, applying a photosensitive film on the conductive layer, and etching the conductive layer using the patterned photosensitive film pattern as an etching mask to form a gate electrode; Etching the insulating layer using the photoresist pattern as an etch mask so that the insulating layer over the active layer where the drain and the source are to be formed has a second thickness thinner than the first thickness; Forming a drain and a source region by ion implanting impurities into the active layer using the photoresist pattern as a mask; And removing the photoresist pattern after forming the drain and source regions.
상기의 목적을 달성하기 위한 본 발명의 다른 박막트랜지스터의 제조방법은 기판에 버퍼층, 활성층 및 제1 두께를 갖는 제1 절연층을 순차적으로 형성하는 단계; 제1 절연층의 전면에 도전층을 형성하고, 도전층 상에 감광막을 도포한 후 패터닝한 감광막 패턴을 식각 마스크로 도전층을 식각하여 게이트 전극을 형성하는 단계; 드레인 및 소스가 형성될 활성층 상부의 제1 절연층이 제1 두께 보다 얇은 제2 두께를 갖도록 감광막 패턴을 식각 마스크로 제1 절연층을 식각한 후 감광막 패턴을 제거하는 단계; 게이트 전극 및 제2 두께를 갖는 제1 절연층 상부에 제2 절연층을 형성하는 단계; 제2 절연층이 형성된 기판 상에 불순물을 이온 주입하여 활성층에 드레인 및 소스 영역을 형성하는 단계; 및 드레인 및 소스 영역 형성 후 제2 절연층을 제거하는 단계를 구비한 것을 특징으로 한다.Another method of manufacturing a thin film transistor of the present invention for achieving the above object comprises the steps of sequentially forming a first insulating layer having a buffer layer, an active layer and a first thickness on a substrate; Forming a conductive layer on an entire surface of the first insulating layer, applying a photosensitive film on the conductive layer, and etching the conductive layer using an patterned photosensitive film pattern as an etching mask to form a gate electrode; Removing the photoresist pattern after etching the first insulation layer using the photoresist pattern as an etch mask such that the first insulation layer over the active layer where the drain and the source are to be formed has a second thickness thinner than the first thickness; Forming a second insulating layer over the first insulating layer having a gate electrode and a second thickness; Implanting impurities on the substrate on which the second insulating layer is formed to form drain and source regions in the active layer; And removing the second insulating layer after forming the drain and source regions.
도 1은 본 발명의 박막트랜지스터의 단면 구조도,1 is a cross-sectional structure diagram of a thin film transistor of the present invention,
도 2a 내지 도 2e는 본 발명에 따른 박막트랜지스터의 제조방법을 도시한2A to 2E illustrate a method of manufacturing a thin film transistor according to the present invention.
공정 순서도,Process flow chart,
도 3a 내지 도 3f는 본 발명에 따른 다른 박막트랜지스터의 제조방법을3A to 3F illustrate a method of manufacturing another thin film transistor according to the present invention.
도시한 공정 순서도,Illustrated process flow chart,
도 4는 종래의 박막트랜지스터의 단면 구조도,4 is a cross-sectional structure diagram of a conventional thin film transistor,
도 5는 종래의 다른 박막트랜지스터의 단면 구조도 이다.5 is a cross-sectional structure diagram of another conventional thin film transistor.
이하, 첨부된 도면을 참조하여 본 발명의 박막트랜지스터 및 그 제조방법을 상세히 설명하고자 한다.Hereinafter, a thin film transistor and a method of manufacturing the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 박막트랜지스터의 단면 구조도이다.1 is a cross-sectional structural view of a thin film transistor of the present invention.
도 1의 본 발명의 박막트랜지스터는 기판(11), 기판(11) 상에 형성된 버퍼층(12), 불순물이 도핑된 드레인, 소스 영역(13a) 및 드레인 및 소스 영역(13a) 사이에 형성된 채널 영역(Ⅰ)을 갖는 버퍼층(12) 상부에 형성된 활성층(13), 활성층(13)의 채널 영역(Ⅰ) 상부에 형성된 두께가 두꺼운 게이트 절연층(14a), 활성층의 드레인 영역(13a) 및 소스 영역(13a)의 상부에 형성된 게이트 절연층(14a) 보다 얇은 두께를 갖는 절연층(14b) 및 게이트 절연층(14a) 상부에 형성된 게이트 전극(15)으로 구성된다.The thin film transistor of the present invention shown in FIG. 1 includes a substrate 11, a buffer layer 12 formed on the substrate 11, a drain doped with impurities, a source region 13a and a channel region formed between the drain and source region 13a. An active layer 13 formed on the buffer layer 12 having (I), a thick gate insulating layer 14a formed on the channel region I of the active layer 13, a drain region 13a and a source region of the active layer The insulating layer 14b has a thickness thinner than the gate insulating layer 14a formed on the upper portion of the 13a, and the gate electrode 15 formed on the gate insulating layer 14a.
게이트 절연층(14a)은 1000Å 내지 2000Å 두께로 형성하며, 절연층(14b)은 300Å 내지 500Å 두께로 형성한다.The gate insulating layer 14a is formed to have a thickness of 1000 GPa to 2000 GPa, and the insulating layer 14b is formed to have a thickness of 300 GPa to 500 GPa.
도 2a 내지 도 2e는 본 발명에 따른 박막트랜지스터의 제조방법을 도시한 공정 순서도 이다.2A to 2E are process flowcharts illustrating a method of manufacturing a thin film transistor according to the present invention.
본 발명의 박막트랜지스터의 제조방법은 기판(11)에 버퍼층(12), 활성층(13) 및 제1 두께(T1)를 갖는 절연층(14)을 순차적으로 형성하는 단계, 절연층(14)의 전면에 도전층을 형성하고 도전층 상에 감광막을 도포한 후 패터닝한 감광막 패턴(PR)을 식각 마스크로 도전층을 식각하여 게이트 전극(15)을 형성하는 단계, 드레인 및 소스가 형성될 활성층 상부의 절연층(14b)이 제1 두께(T1) 보다 얇은 제2 두께(T2)를 갖도록 감광막 패턴(PR)을 식각 마스크로 절연층(14)을 식각하는 단계, 감광막 패턴(PR)을 마스크로 하여 활성층(13)에 불순물을 이온 주입하여 활성층(13) 내에 드레인 및 소스 영역(13a)을 형성하는 단계 및 드레인 및 소스 영역(13a) 형성 후 감광막 패턴(PR)을 제거하는 단계로 구성된다.In the method of manufacturing the thin film transistor of the present invention, the insulating layer 14 having the buffer layer 12, the active layer 13, and the first thickness T1 is sequentially formed on the substrate 11. Forming a gate electrode 15 by forming a conductive layer on the entire surface, applying a photoresist layer on the conductive layer, and etching the conductive layer using the patterned photoresist pattern PR as an etch mask, and forming the gate electrode 15 on the active layer on which the drain and the source are to be formed. Etching the insulating layer 14 with the photoresist pattern PR as an etch mask so that the insulating layer 14b has a second thickness T2 thinner than the first thickness T1, and the photoresist pattern PR with the mask By implanting impurities into the active layer 13 to form the drain and source regions 13a in the active layer 13 and removing the photoresist pattern PR after the drain and source regions 13a are formed.
도 3a 내지 도 3f는 본 발명에 따른 다른 박막트랜지스터의 제조방법을 도시한 공정 순서도 이다.3A to 3F are process flowcharts illustrating a method of manufacturing another thin film transistor according to the present invention.
본 발명의 다른 박막트랜지스터의 제조방법은 기판(21)에 버퍼층(22), 활성층(23) 및 제1 두께(T1)를 갖는 제1 절연층(24)을 순차적으로 형성하는 단계, 제1 절연층(24)의 전면에 도전층을 형성하고 도전층 상에 감광막을 도포한 후 패터닝한 감광막 패턴(PR)을 식각 마스크로 도전층을 식각하여 게이트 전극(25)을 형성하는 단계, 드레인 및 소스가 형성될 활성층 상부의 제1 절연층(24b)이 제1 두께(T1) 보다는 얇은 제2 두께(T2)를 갖도록 감광막 패턴(PR)을 식각 마스크로 제1 절연층(24)을 식각한 후 감광막 패턴(PR)을 제거하는 단계, 게이트 전극(25) 및 제2 두께를 갖는 제1 절연층(24b) 상부에 제2 절연층(26)을 형성하는 단계, 제2 절연층(26)이 형성된 기판(21) 상에 불순물을 이온 주입하여 활성층(23)에 드레인 및 소스 영역(23a)을 형성하는 단계 및 드레인 및 소스 영역(23a) 형성 후 제2 절연층(26)을 제거하는 단계로 구성된다.Another method of manufacturing a thin film transistor according to the present invention comprises sequentially forming a first insulating layer 24 having a buffer layer 22, an active layer 23, and a first thickness T1 on a substrate 21, and first insulating. Forming a gate electrode 25 by forming a conductive layer on the entire surface of the layer 24, applying a photosensitive film on the conductive layer, and then etching the conductive layer using an patterned photosensitive film pattern PR as an etch mask. The first insulating layer 24 is etched using the photoresist pattern PR as an etch mask so that the first insulating layer 24b on the active layer to be formed has a second thickness T2 thinner than the first thickness T1. Removing the photoresist pattern PR, forming the second insulating layer 26 on the gate electrode 25 and the first insulating layer 24b having the second thickness, and the second insulating layer 26 Impurities are implanted on the formed substrate 21 to form the drain and source regions 23a in the active layer 23 and the drain and source regions 23a. After forming, the second insulating layer 26 is removed.
활성층(13,23)은 버퍼층(12,22) 상부에 다결정 실리콘을 전면 증착한 후 패터닝하여 형성하거나, 버퍼층(12,22) 상부에 비정질 실리콘을 증착한 후 비정질 실리콘을 재결정화 시켜 다결정 실리콘을 형성하고 다결정 실리콘을 패터닝 하여 형성할 수 있다.The active layers 13 and 23 are formed by depositing and patterning polycrystalline silicon on the buffer layers 12 and 22, or by depositing amorphous silicon on the buffer layers 12 and 22 and then recrystallizing the amorphous silicon to form polycrystalline silicon. It can be formed by forming and patterning polycrystalline silicon.
도 2a 내지 도 2e에 의한 본 발명에 따른 박막트랜지스터의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, the method of manufacturing the thin film transistor according to the present invention shown in FIGS. 2A to 2E will be described in detail.
도 2a에 도시된 바와 같이, 유리기판(11)에 버퍼층(12), 활성층(13) 및 제1 두께(T1)를 갖는 절연층(14)을 순차적으로 형성한다. 버퍼층(12)은 화학적 증착법(Chemical Vapor Deposition) 또는 물리적 증착법(Physical Vapor Deposition)을 사용하여 유리기판(11) 전면에 500Å 내지 2000Å 두께로 형성한다. 활성층(13)은 직접 다결정실리콘을 증착하여 형성하거나, 저온에서 비정절실리콘을 500Å 내지 1000Å 두께로 증착하고 레이저 빔을 조사하는 레이저 어닐링(Laser Annealing) 하여 비정질 실리콘을 재결정화 시켜 형성된 다결정실리콘으로 형성할 수 있다. 따라서 활성층(13)은 비정질 실리콘을 재결정화 시켜 형성된 다결정실리콘으로 형성하는 방법은 저온에서 가능하므로 기판(11)은 가격이 저렴한 유리기판을 사용할 수 있으므로 대량생산 및 제조원가 측면에서 유리하다. 절연층(14)은 화학적 증착법 또는 물리적 증착법을 사용하여 실리콘산화막(SiO2) 또는 실리콘질화막(SiNx) 등의 절연물질로 박막트랜지스터의 절연 내압 특성을 향상시키기 위해 1000Å 내지 2000Å 두께로 형성한다.As shown in FIG. 2A, an insulating layer 14 having a buffer layer 12, an active layer 13, and a first thickness T1 is sequentially formed on the glass substrate 11. The buffer layer 12 is formed on the entire surface of the glass substrate 11 with a thickness of 500 kPa to 2000 kPa using chemical vapor deposition or physical vapor deposition. The active layer 13 is formed by depositing polysilicon directly or by depositing amorphous silicon to a thickness of 500 Å to 1000 에서 at low temperature and laser annealing to irradiate a laser beam to form amorphous polysilicon formed by recrystallization of amorphous silicon. can do. Therefore, since the active layer 13 is formed of polycrystalline silicon formed by recrystallization of amorphous silicon, it is possible at low temperature, so that the substrate 11 can use an inexpensive glass substrate, which is advantageous in terms of mass production and manufacturing cost. The insulating layer 14 is formed of an insulating material such as silicon oxide film (SiO 2 ) or silicon nitride film (SiNx) using a chemical vapor deposition method or a physical vapor deposition method to have a thickness of 1000 kPa to 2000 kPa to improve the dielectric breakdown voltage characteristics of the thin film transistor.
도 2b에 도시된 바와 같이, 절연층(14)의 전면에 알루미늄(Al), 크롬(Cr), 코발트(Co), 이리듐(Ir), 망간(Mn), 니켈(Ni), 팔라듐(Pd) 및 납(Pt) 중 어느 한 금속이거나 또는 텅스텐(W) 금속과 몰리브덴(Mo) 금속과의 혼합금속으로 이루어진 도전층을 2000Å 내지 5000Å 두께로 증착하고, 사진공정을 이용하여 도전층 상에 감광막을 도포한 후 패터닝한 감광막 패턴(PR)을 식각 마스크로 도전층을 식각하여 게이트 전극(15)을 형성한다.As shown in FIG. 2B, aluminum (Al), chromium (Cr), cobalt (Co), iridium (Ir), manganese (Mn), nickel (Ni), and palladium (Pd) on the front surface of the insulating layer 14. And a conductive layer made of any one of lead (Pt) metal or a mixed metal of tungsten (W) metal and molybdenum (Mo) metal at a thickness of 2000 kPa to 5000 kPa, and a photoresist film is deposited on the conductive layer using a photographic process. After coating, the conductive layer is etched using the patterned photosensitive film pattern PR as an etching mask to form the gate electrode 15.
도 2c에 도시된 바와 같이, 드레인 및 소스가 형성될 활성층 상부의 절연층(14b)이 1000Å 내지 2000Å 두께를 갖는 제1 두께(T1) 보다 얇은 300Å 내지 500Å 두께인 제2 두께(T2)를 갖도록 감광막 패턴(PR)을 식각 마스크로 절연층(14)을 식각한다.As shown in FIG. 2C, the insulating layer 14b on the top of the active layer where the drain and the source are to be formed has a second thickness T2 that is 300 μs to 500 μs thicker than the first thickness T1 having a thickness of 1000 μs to 2000 μs. The insulating layer 14 is etched using the photoresist pattern PR as an etch mask.
도 2d에 도시된 바와 같이, 감광막 패턴(PR)을 마스크로 하여 활성층(13)에 고농도의 불순물을 이온 주입하여 활성층(13) 내에 드레인 및 소스 영역(13a)을 형성한다. 이때 활성층(13) 내의 드레인 및 소스 영역(13a) 상부의 절연층(14b)은 채널 영역(Ⅰ) 상부의 절연층(14a) 보다 두께가 얇기 때문에 낮은 가속 전압, 약 40KeV 내지 50KeV의 전압으로 불순물을 이온 주입할 수 있다.As shown in FIG. 2D, a high concentration of impurities are ion-implanted into the active layer 13 using the photoresist pattern PR as a mask to form the drain and source regions 13a in the active layer 13. At this time, since the insulating layer 14b on the drain and source region 13a in the active layer 13 is thinner than the insulating layer 14a on the channel region I, impurities at a low acceleration voltage and a voltage of about 40 KeV to 50 KeV Can be ion implanted.
도 2e에 도시된 바와 같이, 드레인 및 소스 영역(13a) 형성 후 감광막 패턴(PR)을 제거하고, 게이트 전극(15) 및 제2 두께(T2)를 갖는 절연층(14b) 전면에 실리콘 질화막 등으로 이루어지는 패시베이션(Passivation) 층(16)을 형성하고, 활성층(13) 내의 드레인 및 소스영역(13b)과의 전기적 신호를 인가시키기 위하여 드레인 및 소스영역(13b) 상부의 제2 두께를 갖는 절연층(14b)과 패시베이션 층(16)에 콘택 홀(Contact Hole)을 형성하고, 패시베이션 층(16) 전면에 도전층을 형성하고 패터닝하여 드레인 및 소스 전극(17)을 형성한다. 감광막 패턴(PR) 내에는 불순물이 잔존하나, 불순물은 낮은 가속 전압으로 이온 주입됐으므로, 감광막 패턴(PR)의 열손상이 크지 않으므로 애싱 공정에 의해 감광막 패턴(PR)을 용이하게 제거할 수 있다. 또한 수소가 함유된 패시베이션 층(16) 형성한 후 열처리하여 수소가 활성층(13) 내의 드레인 및 소스영역(13b)에 침투시켜 박막트랜지스터의 임계전압을 작게 하기 위한 수소화(Hydrogenation) 공정시 활성층(13) 내의 드레인 및 소스 영역(13a) 상부의 절연층(14b)의 두께는 얇기 때문에 수소화 시간은 짧아진다.As shown in FIG. 2E, after the drain and source regions 13a are formed, the photoresist pattern PR is removed, and a silicon nitride film or the like is formed on the entire surface of the insulating layer 14b having the gate electrode 15 and the second thickness T2. An insulating layer having a second thickness over the drain and source region 13b to form a passivation layer 16 formed of the active layer 13 and to apply an electrical signal to the drain and source region 13b in the active layer 13. A contact hole is formed in the passivation layer 16 and the passivation layer 16, and a conductive layer is formed and patterned on the entire surface of the passivation layer 16 to form the drain and source electrodes 17. Impurities remain in the photoresist pattern PR, but since the impurities are ion implanted at a low acceleration voltage, thermal damage of the photoresist pattern PR is not large, and thus the photoresist pattern PR can be easily removed by an ashing process. . In addition, the passivation layer 16 containing hydrogen is formed and then heat-treated to allow hydrogen to penetrate into the drain and source regions 13b in the active layer 13, thereby reducing the threshold voltage of the thin film transistor active layer 13 during the hydrogenation process. The thickness of the insulating layer 14b above the drain and source region 13a in the thin film layer is small, so that the hydrogenation time is shortened.
도 3a 내지 도 3f에 의한 본 발명에 따른 다른 박막트랜지스터의 제조방법을 상세히 설명하면 다음과 같다.Referring to the manufacturing method of another thin film transistor according to the present invention shown in Figure 3a to 3f in detail as follows.
도 2a, 도 2b 및 도 2c와 동일한 방법으로 도 3a, 도 3b 및 도 3c에 도시된 바와 같이, 유리기판(21)에 버퍼층(22), 활성층(23) 및 약 1000Å 내지 2000Å 두께인 제1 두께(T1)를 갖는 절연층(24)을 순차적으로 형성하고, 절연층(24)의 전면에 금속 또는 혼합금속으로 이루어진 도전층을 증착하고, 사진공정을 이용하여 도전층 상에 감광막을 도포한 후 패터닝한 감광막 패턴(PR)을 식각 마스크로 도전층을 식각하여 게이트 전극(25)을 형성하고, 드레인 및 소스가 형성될 활성층 상부의 절연층(24b)이 제1 두께(T1) 보다 얇은 300Å 내지 500Å 두께인 제2 두께(T2)를 갖도록 감광막 패턴(PR)을 식각 마스크로 절연층(24)을 식각한다.As shown in FIGS. 3A, 3B, and 3C in the same manner as in FIGS. 2A, 2B, and 2C, the glass substrate 21 has a buffer layer 22, an active layer 23, and a thickness of about 1000 μm to 2000 μm. The insulating layer 24 having the thickness T1 was sequentially formed, and a conductive layer made of metal or mixed metal was deposited on the entire surface of the insulating layer 24, and a photosensitive film was coated on the conductive layer using a photographic process. The patterned photoresist pattern PR is then etched into the conductive layer to form the gate electrode 25, and the insulating layer 24b on the active layer where the drain and source are to be formed is 300 Å thinner than the first thickness T1. The insulating layer 24 is etched by using the photoresist pattern PR as an etch mask to have a second thickness T2 of about 500 μs to about 500 μm.
도 3d에 도시된 바와 같이, 감광막 패턴(PR)을 제거하고, 게이트 전극(25) 및 제2 두께(T2)를 갖는 제1 절연층(24b) 상부에 산화막 등의 절연물질로 이루어진 제2 절연층(26)을 100Å 두께로 형성한다. 제2 절연층(26)은 다음 공정인 불순물 이온 주입시 게이트 전극(25) 상부 표면에는 불순물이 이온 주입되지 않도록 게이트 전극(25)을 보호하기 위한 것으로, 만약 제2 절연층(26)을 형성하지 않고 불순물을 이온 주입하여 게이트 전극(25) 상부 표면으로 불순물이 도핑되면 게이트 전극(25)의 상부 표면은 손상되고, 후공정에서 형성되는 패시베이션 층과의 밀착성이 좋지 않게 되어 공정불량을 야기시킬 수 있다.As shown in FIG. 3D, the photoresist pattern PR is removed, and a second insulating layer made of an insulating material such as an oxide film is disposed on the first insulating layer 24b having the gate electrode 25 and the second thickness T2. Layer 26 is formed to be 100 mm thick. The second insulating layer 26 is to protect the gate electrode 25 from being implanted with impurities on the upper surface of the gate electrode 25 during impurity ion implantation, which is the next process. If an impurity is doped to the top surface of the gate electrode 25 without ion implantation, the top surface of the gate electrode 25 is damaged, and adhesion with the passivation layer formed in a later process becomes poor, causing process defects. Can be.
도 3e에 도시된 바와 같이, 제2 절연층(26)이 형성된 기판(21) 상에 고농도의 불순물을 이온 주입하여 활성층(23)에 드레인 및 소스 영역(23a)을 형성한다. 이때 도 2d에서 설명한 바와 같이 활성층(23) 내의 드레인 및 소스 영역(23a) 상부의 제1 절연층(24b)은 채널 영역(Ⅰ) 상부의 제1 절연층(24a) 보다 두께가 얇기 때문에 낮은 가속 전압, 약 40KeV 내지 50KeV의 전압으로 불순물을 이온 주입할 수 있다.As shown in FIG. 3E, a high concentration of impurities are ion-implanted on the substrate 21 on which the second insulating layer 26 is formed to form the drain and source regions 23a in the active layer 23. At this time, as described with reference to FIG. 2D, the first insulating layer 24b on the drain and source region 23a in the active layer 23 is thinner than the first insulating layer 24a on the channel region I, and thus has low acceleration. Impurities may be ion implanted at a voltage, about 40 KeV to 50 KeV.
도 3f에 도시된 바와 같이, 드레인 및 소스 영역(23a) 형성 후 제2 절연층(26)을 제거하고, 도 2e와 동일하게 게이트 전극(25) 및 제2 두께(T2)를 갖는 절연층(24b) 전면에 패시베이션(Passivation) 층(27)을 형성하고, 활성층(23) 내의 드레인 및 소스영역(23b)과의 전기적 신호를 인가시키기 위하여 드레인 및 소스영역(23b) 상부의 제2 두께(T2)를 갖는 절연층(24b)과 패시베이션 층(27)에 콘택 홀(Contact Hole)을 형성하고, 패시베이션 층(27) 전면에 도전층을 형성하고 패터닝하여 드레인 및 소스 전극(28)을 형성한다.As shown in FIG. 3F, after the drain and source regions 23a are formed, the second insulating layer 26 is removed, and the insulating layer having the gate electrode 25 and the second thickness T2 is the same as in FIG. 2E. 24b) the second thickness T2 above the drain and source region 23b to form a passivation layer 27 on the entire surface and to apply an electrical signal with the drain and source region 23b in the active layer 23. A contact hole is formed in the insulating layer 24b and the passivation layer 27 having the C, and a conductive layer is formed on the entire surface of the passivation layer 27 and patterned to form the drain and source electrodes 28.
본 발명은 드레인 및 소스 영역 상부의 게이트 절연막을 식각하여 드레인 및 소스 영역 상부에 얇은 두께를 갖는 게이트 절연막을 형성함으로써, 낮은 가속 전압으로 불순물을 이온 주입하여 드레인 및 소스 영역을 형성할 수 있고, 이로 인해 게이트 전극 및 이온 주입시 마스크로 사용하는 감광막의 열손상이 크지 않으므로 감광막 패턴을 용이하게 제거할 수 있고, 게이트 절연막 하부의 활성층은 손상되지 않으므로 드레인 및 소스 영역으로부터 게이트 전극 쪽으로 누설 전류가 발생되지 않는다.According to the present invention, a gate insulating film having a thin thickness is formed on the drain and source regions by etching the gate insulating film on the drain and source regions, thereby forming the drain and source regions by ion implanting impurities at a low acceleration voltage. Therefore, since the thermal damage of the photoresist used as a mask during the gate electrode and the ion implantation is not large, the photoresist pattern can be easily removed, and since the active layer below the gate insulating layer is not damaged, no leakage current is generated from the drain and source regions toward the gate electrode. Do not.
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