[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100262408B1 - 반도체 소자의 게이트 산화막 형성방법 - Google Patents

반도체 소자의 게이트 산화막 형성방법

Info

Publication number
KR100262408B1
KR100262408B1 KR1019970044898A KR19970044898A KR100262408B1 KR 100262408 B1 KR100262408 B1 KR 100262408B1 KR 1019970044898 A KR1019970044898 A KR 1019970044898A KR 19970044898 A KR19970044898 A KR 19970044898A KR 100262408 B1 KR100262408 B1 KR 100262408B1
Authority
KR
South Korea
Prior art keywords
oxide film
gate oxide
film
region
forming
Prior art date
Application number
KR1019970044898A
Other languages
English (en)
Other versions
KR19990021362A (ko
Inventor
차한섭
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970044898A priority Critical patent/KR100262408B1/ko
Priority to US09/141,383 priority patent/US6232716B1/en
Priority to JP10242389A priority patent/JPH11204043A/ja
Publication of KR19990021362A publication Critical patent/KR19990021362A/ko
Application granted granted Critical
Publication of KR100262408B1 publication Critical patent/KR100262408B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/20—Constructional details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/24—Manufacture or joining of vessels, leading-in conductors or bases
    • H01J9/241—Manufacture or joining of vessels, leading-in conductors or bases the vessel being for a flat panel display
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/10—AC-PDPs with at least one main electrode being out of contact with the plasma
    • H01J11/12—AC-PDPs with at least one main electrode being out of contact with the plasma with main electrodes provided on both sides of the discharge space
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/20—Constructional details
    • H01J11/34—Vessels, containers or parts thereof, e.g. substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/20—Constructional details
    • H01J11/34—Vessels, containers or parts thereof, e.g. substrates
    • H01J11/36—Spacers, barriers, ribs, partitions or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/20—Constructional details
    • H01J11/34—Vessels, containers or parts thereof, e.g. substrates
    • H01J11/42—Fluorescent layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/20—Constructional details
    • H01J11/34—Vessels, containers or parts thereof, e.g. substrates
    • H01J11/44—Optical arrangements or shielding arrangements, e.g. filters, black matrices, light reflecting means or electromagnetic shielding means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Gas-Filled Discharge Tubes (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 반도체 기판 상에 부분적으로 상이한 두께를 갖도록 하는 반도체 소자의 게이트 산화막을 개시한다.
개시된 본 발명은, 박막의 게이트 산화막 영역과, 후막의 게이트 산화막 영역이 한정된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 마스크용 산화막을 형성하는 단계; 상기 박막의 게이트 산화막 영역이 노출되도록, 상기 마스크용 산화막을 패너닝하는 단계; 노출된 박막의 게이트 산화막 영역에 산화 지연막을 형성하는 단계; 잔류된 마스크용 산화막을 제거하는 단계; 및 상기 박막의 게이트 산화막 영역 및 후막의 게이트 산화막 영역 상에 게이트 산화막을 성장시키는 단계를 포함한다.

Description

반도체 소자의 게이트 산화막 형성방법
본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로, 보다 구체적으로는, 반도체 기판 상에 부분적으로 두께가 상이한 게이트 산화막을 형성하는 방법에 관한 것이다.
일반적으로, 0.5㎛이하의 임계 치수를 갖는 반도체 장치는 전력 소비의 감소 및 신뢰성 확보를 위하여, 3.3V 또는 그 이하의 낮은 전원을 공급 전원으로 이용하고 있으며, 실지로, 많은 마이크로 프로세서나 메모리 장치들이 3.3V 또는 2.5V의 전원을 표준 전원으로 이용하고 있다.
그런데, 이와같은 저전압의 반도체 장치들은 하나의 시스템내에서 다른 주변 장치들과 상호 연결되며, 상기 주변 장치들은 여전히 5V의 고전압을 공급 전원으로 이용하고 있기 때문에, 회로 내에는 상기 고전압을 사용하는 외부 칩에서 공급되는 입력 전압을 지원하기 위한 고전압 트랜지스터가 구비되어야 한다.
한편, 상기 고전압 트랜지스터는 그 신뢰성을 확보하기 위해서 게이트 산화막의 두께가 저전압 트랜지스터의 게이트 산화막 보다 두껍게 형성되어야만 한다.
이에 따라, 단일 반도체 기판 상에 고전압 트랜지스터와 저전압 트랜지스터를 최적화시키기 위해서는 부분적으로 게이트 산화막의 두께를 달리하는 기술이 요구된다.
하나의 예로, 부분적으로 두께가 상이한 게이트 산화막을 형성하는 방법을 제1(a)도 및 제1(b)도를 참조하여 설명하도록 한다.
제1(a)도를 참조하면, 반도체 기판(1)의 적소에 공지의 선택적 산화 공정을 통해 소자 형성 영역을 한정하는 필드 산화막(2)이 형성된다. 도면에서, “A”는 고전압 트랜지스터가 형성될 영역을 나타내고, “B”는 저전압 트랜지스터가 형성될 영역을 나타낸다.
이어서, 반도체 기판(1)의 전면 상에 고전압 트랜지스터용 게이트 산화막(3)이 증착되고, 그런다음, 상기 고전압 트랜지스터용 게이트 산화막(3) 상에 저전압 트랜지스터 영역(B)을 노출시키는 마스크 패턴(4)이 형성된다.
제1(b)도를 참조하면, 상기 저전압 트랜지스터 영역(B)에 형성된 고전압 트랜지스터용 게이트 산화막 부분은 상기 마스크 패턴(4)을 이용한 식각 공정에 의해 제거된다. 여기서, 상기 저전압 트랜지스터 영역(B)에 형성된 고전압 트랜지스터용 게이트 산화막(3)의 제거는 50 : 1로 희석된 HF 용액을 이용한 습식 식각 공정을 통해 수행되며, 상기 고전압 트랜지스터용 게이트 산화막(3)의 제거 공정후, 상기 결과물은 탈이온수에 의하여 세척된다.
그리고 나서, 저전압 트랜지스터 영역(B)에 고전압 트랜지스터용 게이트 산화막(3)의 두께 보다 낮은 두께로 저전압 트랜지스터용 게이트 산화막(5)이 형성된다.
이후, 도시되지는 않았으나, 공지의 게이트 전극 형성 및 접합 영역 형성을 거쳐 반도체 기판의 고전압 트랜지스터 영역(A) 및 저전압 트랜지스터 영역(B) 각각에 고전압 및 저전압 트랜지스터가 형성된다.
그러나, 상기와 같은 종래의 게이트 산화막 형성방법은 다음과 같은 문제점이 있다.
전술한 바와 같이, 저전압 트랜지스터 영역(B)에 형성된 고전압 트랜지스터용 게이트 산화막은 HF 용액에 의해 제거되는데, 이 과정에서 고전압 트랜지스터 영역(A)상에 형성된 고전압 트랜지스터용 게이트 산화막 부분이 손상을 받게 됨으로써, 결과적으로, 고전압 트랜지스터에서의 게이트 산화막의 신뢰성 저하가 초래되는 문제점이 있다.
또한, 전술한 바와 같이, HF 용액을 이용한 식각 공정 후에는 탈이온수를 이용한 세척 공정이 수행되는데, 이러한 세척 공정 동안에는 상기 게이트 산화막이 금속 불순물에 노출되므로, 상기 금속 불순물에 의해 딥 서브마이크론 기술(deep submicron technology)에 있어서, 트랜지스터의 특성 열화가 초래되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 식각 공정에 의한 손상 및 세척 공정에 의한 손상을 방지하기 위하여, 성장 속도만을 달리하여 게이트 산화막의 두께가 부분적으로 상이하게 되도록 만드는 반도체 소자의 게이트 산화막 형성방법을 제공하는데, 그 목적이 있다.
제1(a)도 및 제1(b)도는 종래 기술에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위한 도면.
제2(a)도 내지 제2(d)도는 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위한 각 제조 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 소자 분리막
13 : 마스크용 산화막 14 : 실리콘 질화막
15a, 15b : 게이트 산화막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 산화막 형성방법은, 박막의 게이트 산화막 영역과, 후막의 게이트 산화막 영역이 한정된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 마스크용 산화막을 형성하는 단계; 상기 박막의 게이트 산화막 영역이 노출되도록, 상기 마스크용 산화막을 패너닝하는 단계; 노출된 박막의 게이트 산화막 영역에 산화 지연막을 형성하는 단계; 잔류된 마스크용 산화막을 제거하는 단계; 및 상기 박막의 게이트 산화막 영역 및 후막의 게이트 산화막 영역 상에 게이트 산화막을 성장시키는 단계를 포함한다.
여기서, 상기 산화 지연막은 실리콘 질화막이고, 상기 박막의 게이트 산화 영역에 실리콘 질화막을 형성하는 단계는, 상기 노출된 박막의 게이트 산화 영역에 N2O 어닐링 공정을 진행하여 형성한다.
본 발명에 따르면, 박막의 게이트 산화막이 형성될 영역에 실리콘 질화막을 형성한 상태에서, 반도체 기판의 전역에 게이트 산화막을 형성하게 되면, 상기 실리콘 질화막과 반도체 기판간의 산화 속도의 차이에 의해 두께가 상이한 게이트 산화막이 형성된다. 따라서, 게이트 산화막의 식각 및 세척 공정이 삭제되므로, 상기 공정들에 기인된 결함의 발생을 방지할 수 있다.
[실시예]
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
첨부한 제2(a)도 내지 제2(d)도를 본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위한 각 제조 공정별 단면도이다.
제2(a)도를 참조하면, 반도체 기판(11)상에 공지의 선택적 산화 공정에 의하여 필드 산화막(12)이 형성되어, 소자 영역이 한정된다. 여기서, “A1”은 후막의 게이트 산화막이 형성될 영역을 나타내고, “B1”은 박막의 게이트 산화막이 형성될 영역을 나타낸다. 그런다음, 상기 필드 산화막(12)의 형성으로 손상된 상기 반도체 기판(11)의 표면을 보상 및 세정하기 위하여, 반도체 기판(11)상에 희생 산화막을 증착한 후, 제거하는 공정, 피라나(piranha)를 이용한 세정 공정, NH4OH 용액을 이용한 세정 공정, HF(50:1)용액을 이용한 세정 공정 및 IPA(isopropile alcohol) 건조 공정의 일련의 공정이 진행된다. 그리고나서, 상기 반도체 기판(11)의 전면상에 마스크용 산화막(13), 예를들어, TEOS막이 약 50Å두께로 증착된다.
제2(b)도를 참조하면, 마스크용 산화막(13)은 "B1" 영역에 해당하는 반도체 기판(11) 부분이 노출되도록 패터닝된다. 그런다음, 상기 결과물은 급속 열처리 공정(rapid thermal processing)에 따른 N2O 어닐링 공정이 진행된다. 상기 어닐링 공정은 1000 내지 1100℃의 온도 범위에서 N2O 개스를 2 내지 4 SLM 정도 공급하여 약 25 내지 30초간 진행함이 바람직하다. 이때, N2O 어닐링 공정이 진행되는 것에 의해, 노출된 “B1” 영역에는 박막의 실리콘 질화막(14)이 성장된다. 여기서, 상기 실리콘 질화막(14)의 두께는 상기 어닐링 공정의 시간 및 N2O 개스의 유량에 의하여 변화될 수 있으며, 상기 실리콘 질화막(14)은 후속 공정에서 산화 지연막으로 이용된다.
제2(c)도를 참조하면, 마스크용 산화막(13)은 HF(50:1) 용액을 이용한 식각 공정을 통해 제거된다.
제2(d)도를 참조하면, 상기 결과물은 1000 내지 1100℃의 온도에서 열산화되고, 그 결과로, 반도체 기판(11)의 표면에 게이트 산화막(15a, 15b)이 성장된다. 이때, 상기 게이트 산화막(15a, 15b)의 성장은 후막의 게이트 산화막 영역(A1)에서 후막에 해당하는 두께만큼 성장될 때까지 진행된다.
그러면, “A1” 영역에서는 원하는 두께 만큼의 게이트 산화막(15a)이 성장되지만, “B1” 영역에서는 성장 지연 특성을 갖는 실리콘 질화막(14)의 영향으로 상기 “A1” 영역에 형성된 게이트 산화막(15a)의 두께 보다 얇은 두께로 게이트 산화막(B1)이 성장된다. 따라서, “B1” 영역에 형성된 게이트 산화막(15b)의 두께는 “A1” 영역에 형성된 게이트 산화막(15a)의 두께 보다 얇게 된다.
여기서, 상기 게이트 산화막(15a, 15b)의 형성 후, 상기 “B1” 영역에 형성된 실리콘 질화막(14)은 게이트 산화막으로 기능하게 된다. 따라서, 상기 실리콘 질화막(14)은 모스 트랜지스터의 전계 인가시 발생되는 핫 캐리어(hot carrier)를 방지하고, 보론 이온(P모스의 접합 영역 구성 물질)의 게이트 산화막 침투를 방지하는 역할을 한다.
한편, 상기 게이트 산화막을 형성하기 위한 열산화 온도를 1000 내지 1100℃으로 하는 것은, N2O 개스를 열분해시키기 위한 온도가 1000℃ 이상이기 때문이고, 불순물 주입 공정시에 열에 의한 영향을 최소화하기 위하여, 1100℃ 이하에서 진행됨이 바람직하다.
이와같이, 박막의 게이트 산화막이 형성될 영역에 실리콘 질화막을 형성한 상태에서 반도체 기판의 전역에 게이트 산화막을 형성하면, 실리콘 질화막과 반도체 기판간의 산화 속도의 차이에 의해 두께가 상이한 게이트 산화막이 형성된다.
이에 따라, 부분적으로 게이트 산화막을 패터닝하지 않고도 두께가 상이한 게이트 산화막을 형성할 수 있게 된다.
이후, 도시되지는 않았지만, 게이트 전극을 형성하는 공정, 접합 영역을 형성하는 공정 등을 진행하여, 모스 트랜지스터를 형성한다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 게이트 산화막을 부분적으로 패터닝하지 않고도 두께가 상이한 게이트 산화막을 형성할 수 있으며, 이에 따라, 식각 용액에 의한 게이트 산화막의 손상이 최소화되고, 아울러, 탈이온수에 의한 세정 공정이 배제되어, 금속 불순물에 의한 손상도 최소화되므로, 게이트 산화막의 신뢰성이 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 박막의 게이트 산화막 영역과, 후막의 게이트 산화막 영역이 한정된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 마스크용 산화막을 형성하는 단계; 상기 박막의 게이트 산화막 영역이 노출되도록, 상기 마스크용 산화막을 패너닝하는 단계; 노출된 박막의 게이트 산화막 영역에 산화 지연막을 형성하는 단계; 잔류된 마스크용 산화막을 제거하는 단계; 및 상기 박막의 게이트 산화막 영역 및 후막의 게이트 산화막 영역 상에 게이트 산화막을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  2. 제1항에 있어서, 상기 산화 지연막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 박막의 게이트 산화 영역에 실리콘 질화막을 형성하는 단계는, 상기 노출된 박막의 게이트 산화 영역에 N2O 어닐링 공정을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  4. 제3항에 있어서, 상기 N2O 어닐링은, 1000 내지 1100℃의 온도 범위에서, N2O 개스를 2 내지 4 SLM 정도 공급하여 약 25 내지 30초간 진행하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  5. 제1항에 있어서, 상기 마스크용 산화막은 TEOS막인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  6. 제1항에 있어서, 상기 게이트 산화막을 형성하는 단계에서, 상기 게이트 산화막은 열산화에 의하여 성장되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  7. 제6항에 있어서, 상기 게이트 산화막을 형성하기 위한 열산화 온도는 1000 내지 1100℃인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  8. 제1항에 있어서, 상기 게이트 산화막은, 후막의 게이트 산화막에 해당하는 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
KR1019970044898A 1997-08-30 1997-08-30 반도체 소자의 게이트 산화막 형성방법 KR100262408B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970044898A KR100262408B1 (ko) 1997-08-30 1997-08-30 반도체 소자의 게이트 산화막 형성방법
US09/141,383 US6232716B1 (en) 1997-08-30 1998-08-27 AC-type plasma display panel using single substrate and method for manufacturing thereof
JP10242389A JPH11204043A (ja) 1997-08-30 1998-08-28 プラズマディスプレイパネル及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970044898A KR100262408B1 (ko) 1997-08-30 1997-08-30 반도체 소자의 게이트 산화막 형성방법

Publications (2)

Publication Number Publication Date
KR19990021362A KR19990021362A (ko) 1999-03-25
KR100262408B1 true KR100262408B1 (ko) 2000-09-01

Family

ID=19520419

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970044898A KR100262408B1 (ko) 1997-08-30 1997-08-30 반도체 소자의 게이트 산화막 형성방법

Country Status (3)

Country Link
US (1) US6232716B1 (ko)
JP (1) JPH11204043A (ko)
KR (1) KR100262408B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100285760B1 (ko) 1998-07-21 2001-05-02 구자홍 플라즈마 디스플레이 패널용 격벽제조방법 및 이를 이용한 플라즈마 디스플레이 패널 소자
DE69916718T2 (de) * 1998-07-22 2005-04-21 Matsushita Electric Ind Co Ltd Plasma-Anzeigetafel und Herstellungsverfahren derselben
US6713959B1 (en) 1998-08-28 2004-03-30 Fujitsu Limited Plasma display panel and method for producing the same
JP3437100B2 (ja) * 1998-09-30 2003-08-18 三菱電機株式会社 表示パネル
TW452812B (en) * 1999-08-04 2001-09-01 Koninkl Philips Electronics Nv Plasma display panel
KR100502330B1 (ko) * 2000-04-29 2005-07-20 삼성에스디아이 주식회사 격벽이 마련된 기판 및 이를 이용한 플라즈마 표시장치
KR20030064028A (ko) * 2002-01-25 2003-07-31 한국전자통신연구원 전계 발광 소자 및 그 제조 방법
KR100644752B1 (ko) * 2004-08-07 2006-11-15 손상호 평면 램프용 교류 구동형 플라즈마 소자 및 그 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7317435A (nl) * 1973-12-20 1975-06-24 Philips Nv Gasontladingspaneel.
US5209688A (en) 1988-12-19 1993-05-11 Narumi China Corporation Plasma display panel
KR920004142B1 (ko) 1990-07-03 1992-05-25 삼성전관 주식회사 플라즈마 표시소자
US5557168A (en) * 1993-04-02 1996-09-17 Okaya Electric Industries Co., Ltd. Gas-discharging type display device and a method of manufacturing
JP2716013B2 (ja) * 1995-08-11 1998-02-18 日本電気株式会社 カラープラズマディスプレイパネルおよびその製造方法
KR100197130B1 (ko) * 1996-05-22 1999-06-15 김영환 플라즈마 디스플레이 패널 및 그의 제조방법
JPH1049072A (ja) * 1996-08-06 1998-02-20 Hitachi Ltd ガス放電型表示装置とその製造方法

Also Published As

Publication number Publication date
US6232716B1 (en) 2001-05-15
KR19990021362A (ko) 1999-03-25
JPH11204043A (ja) 1999-07-30

Similar Documents

Publication Publication Date Title
KR960013147B1 (ko) 반도체 디바이스상에 저항기를 패턴 형성하기 위한 방법
US6597046B1 (en) Integrated circuit with multiple gate dielectric structures
US6331492B2 (en) Nitridation for split gate multiple voltage devices
US6235591B1 (en) Method to form gate oxides of different thicknesses on a silicon substrate
KR100262408B1 (ko) 반도체 소자의 게이트 산화막 형성방법
JPH05102136A (ja) 半導体集積回路装置の製造方法
US7163880B2 (en) Gate stack and gate stack etch sequence for metal gate integration
KR100263645B1 (ko) 이중산화막형성방법
KR100190363B1 (ko) 반도체 소자의 소자분리 방법
KR0127690B1 (ko) 반도체 소자의 트렌치 세정 방법
KR19990021359A (ko) 반도체 소자의 게이트 산화막 형성방법
KR100282425B1 (ko) 캐패시터의제조방법
US6573192B1 (en) Dual thickness gate oxide fabrication method using plasma surface treatment
KR100361527B1 (ko) 반도체소자의제조방법
KR100344841B1 (ko) 반도체 소자의 듀얼 게이트 산화막 형성 방법
KR100465855B1 (ko) 반도체장치의게이트전극형성방법
KR0144934B1 (ko) 반도체 장치의 소자분리방법
KR100244787B1 (ko) 반도체 소자의 게이트산화막 제조방법
KR100353819B1 (ko) 반도체소자제조방법
KR100257081B1 (ko) 다결정 실리콘 산화공정을 이용한 반도체 소자 배선 제조방법
JP2002134604A (ja) 半導体装置における素子分離領域の形成方法
KR0172728B1 (ko) 반도체 장치의 소자 분리방법
JPH09129876A (ja) 半導体装置の製造方法
KR19980026848A (ko) 게이트 전극 형성방법
JPH04208535A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041004

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee