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KR100252647B1 - 스위치/커패시터어레이를구비한아날로그/디지털변환기 - Google Patents

스위치/커패시터어레이를구비한아날로그/디지털변환기 Download PDF

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Abstract

본 발명은 커패시터 상판의 기생 커패시턴스를 최소화할 수 있는 스위치-커패시터 어레이에 관한 것으로, 상기 스위치-커패시터 어레이는 제1행을 따라 배열된 복수 개의 스위치들, 상기 제1행과 평행한 제2행을 따라 동일한 방향으로 배열된 복수 개의 커패시터들, 그리고 동일한 길이로 대응하는 스위치와 커패시터를 각각 연결하는 복수 개의 메탈 라인들을 포함한다. 이와 같은 스위치-커패시터 어레이에 의해서, 커패시터 상판이 기생 커패시턴스를 최소화할 수 있고, 또한 커패시터의 배치 면적 및 커패시터 제조 시간의 감소, 그리고 커패시터의 배치 방법을 단순화 할 수 있다.

Description

스위치-커패시터 어레이를 구비한 아날로그/디지털 변환기(ANALOG TO DIGITAL CONVERTER WITH SWITCHED-CAPACITOR ARRAY)
본 발명은 커패시터 어레이에 관한 것으로, 좀 더 구체적으로는, 바이너리-웨이티드 래더(binary-weighted ladder) 형태로 구성되어 아날로그/디지털 변환기(analog-to-digital converter), 디지털/아날로그 변환기(digital-to-analog converter), 그리고 필터(filter) 등에 널리 사용되는 커패시터 어레이에 관한 것이다.
MOS(Metal Oxide Semiconductor) 공정에서는 양질이 산화막 사용이 가능하고, 이를 이용하여 비교적 정밀한 커패시터를 만들 수 있다. 이러한 MOS 커패시터는 바이너리-웨이티드 래더 형태로 구성되어 아날로그/디지털 변환기(ADC), 디지털/아날로그 변환기(DAC), 그리고 필터(filter) 등에 널리 응용된다.
제1도에는 종래 아날로그/디지털 변환기에서 널리 사용되는 바이너리-웨이티드 래더 형태의 모오스 커패시터가 개략적으로 도시되어 있다.
그러나, 제1도에 도시된 사다리 형태의 커패시터들은 비율의 조화(ratio matching)가 매우 중요한데, 실제 제조 공정상의 어려움으로 인하여 비율 오차가 발생한다. 비율 오차의 발생 원인으로는, 첫째, 제1도에 참조 번호 "△X"로 도시된 바와 같이, 제조 공정의 마스크 공정에서 발생하는 에지 데피니션 에러(edge definition error)로 인한 커패시터의 면적의 불일치, 둘째, 산화막의 두께 기울기(gradient), 셋째, 산화막 상에 형성되는 메탈층에 의해 발생되는 기생 커패시턴스(parasitic capacitance)성분, 그리고 마지막으로, 커패시터와 각 소자간의 연결에 필요한 메탈 라인(metal line)에 의해 발생되는 기생 커패시턴스 성분 등이 있다.
제2도는 종래 바이너리-웨이티드 커패시터 어레이의 구성을 개략적으로 보이는 도면이다.
제2도에 도시된 커패시터 어레이에 의하면, 에지 데피니션 에러에 의해 커패시터의 면적이 매칭되지 않는 문제점 및 산화막 상에 형성되는 메탈층에 의한 기생커패시턴스 성분의 발생을 최소화할 수 있다. 그러나, 제2도에 도시된 바이너리-웨이티드 커패시터 어레이 형태의 커패시터 배치에서도 산화막의 두께 기울기에 의한 오차 및 메탈 라인에 의한 기생 커패시턴스 성분의 발생은 제거되지 않는다.
이와 같은 문제점을 해결하기 위한 제안된 종래 아날로그/디지털 변환기의 커패시터 배치의 다른 예가 제3도에 도시되어 있고, 제4도는 제3도에 도시된 커패시터 어레이의 적용 예를 개략적으로 보여주는 도면이다.
제3도 및 제4도를 참조하면, 커먼 센트로이드(common centroid) 배치에서는 산화막의 두께 기울기에 의한 오차 요인을 제거하고, 또한 더미 커패시터 및 더미 메탈라인을 이용하여 전체적인 메탈 라인의 길이의 비를 비슷하게 맞출 수 있기 때문에 메탈 라인에 의한 기생 커패시턴스를 감소시키는 것이 가능하다.
특히, 제4도를 참조하면, 모두 30개의 커패시터(20) 중, 상부에 열 방향으로 도시된 9개의 스위치(30)와 메탈 라인(40)을 통해 연결된 커패시터는 가운데 부분에 9개의 커패시터들(10) 뿐임을 알 수 있다. 그 외의 커패시터들은 실제 사용되지 않는 더미 커패시터이고, 더미 커패시터로부터 연장되고, 상기 스위치와 연결되지 않은 메탈 라인들은 더미 메탈 라인들이다.
그러나, MOS 소자의 제조 공정 기술이 발달함에 따라 보다 더 정밀한 커패시터를 만들 수 있게 되었고, 이에 따라서 전체적인 커패시터의 크기 및 값도 크게 감소되었다.
따라서, 산화막_상에 형성되는 메탈 및 메탈 라인(이 두 개의 구성 요소에 의해 기생 커패시턴스가 발생되는 것을 상판 기생 커패시턴스 효과(top plate parasitic capacitance effecxt)라 함)에 의한 커패시턴스 값이 커패시터의 커패시턴스 값에 비해 상대적으로 높은 문제점이 발생된다.
또한, 커먼 센트로이드 배치은 산화막_상에 형성되는 메탈에 의한 기생 커패시턴스 성분이 상당 부분 제거되는 것과 달리, 더미 라인(dummy line)응 리용한 메탈라인에 의한 기생 커패시턴스 성분의 감소는 그리 크지 못하다. 더욱이, 커넌 센트로이드 배치는 전체적인 커패시터 배치에 있어서, 많은 시간을 필요로 한다는 문제점을 갖고 있다.
상술한 문제점을 해결하기 위해 제안된 본 발명은, 커패시터 상판이 기생 커패시턴스를 최소화할 수 있는 아날로그/디지털 변환기의 커패시터 레이아웃을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은, 커패시터의 배치 면적을 감소시키고, 커패시터의 배치방법을 단순화 할 수 있는 아날로그/디지털 변환기의 커패시터 레이아웃을 제공하는데 있다.
제1도는 종래 아날로그/디지털 변환기에 구비되는 커패시터 어레이의 일 예를 개략적으로 보여주는 도면.
제2도는 종래 바이너리-웨이티드 커패시터 어레이의 구성을 개략적으로 보여주는 도면.
제3도는 커패시터 어레이의 또다른 예를 개략적으로 보여주는 도면.
제4도는 제3도에 도시된 커패시터 어레이의 적용 예를 개략적으로 보여주는 레이아웃.
제5도는 파이프라인형 아날로그/디지털 변환기를 개략적으로 보여주는 도면.
제6도는 제5도에 도시된 파이프라인형 아날로그/디지털 변환기의 스테이지의 구성을 개략적으로 보여주는 도면.
제7도는 본 발명의 실시예에 따른 아날로그/디지털 변환기의 커패시터 배치를 상세하게 보여주는 도면.
제8도는 제7도에 도시된 커패시터 어레이와 스위치가 연결된 레이아웃 예를 보여주는 도면이다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 아날로그 신호를 입력받아 디지털 신호로 변환 출력하는 아날로그/디지털 변환기에 구비되는 스위치-커패시터 어레이는: 제1행을 따라 배열된 복수 개의 스위치들과; 상기 제1행과 평행한 제2행을 따라 동일한 방향으로 배열된 복수 개의 커패시터들과; 동일한 길이로 대응하는 스위치와 커패시터를 각각 연결하는 복수 개의 메탈라인들을 포함한다.
바람직한 실시예에 있어서, 상기 커패시터 어레이의 양옆에 배열된 적어도 두개의 더미 커패시터를 더 포함한다.
본 발명의 다른 특징에 의하면, 파이프라인형 다단 아날로그/디지털 변환기는: 입력 신호를 아날로그/디지털 변환하는 복수 개의 아날로그/디지털 스테이지들을 포함한다. 상기 아날로그/디지털 스테이지 각각은: 아날로그 입력 신호를 Ni-비트의 디지털 신호로 변환하는 아날로그/디지털 변환기(100)와; 상기 Ni-비트의 디지털신호를 기준 전압(Vref) 또는 접지 전압(GND)을 이용하여 아날로그 신호로 변환하는 다지털/아날로그 변환기(220)와; 아날로그 입력 신호를 상기 디지털/아날로그변환기로부터 출력되는 아날로그 신호로 감하는 스위치-커패시터 어레이(210)와; 상기 감소된 아날로그 입력 신호를 증폭하는 증폭기(230); 그리고 상기 증폭된 신호를 샘플링 및 홀딩하여 다음 스테이지로 제공하는 샘플 및 홀드 회로(240)를 포함한다. 상기 스위치-커패시터 어레이는 미리 설정된 방향으로 직렬로 배열된 복수 개의 스위치들과; 상기 미리 설정된 방향으로 직렬로 배열된 복수 개의 단위 커패시터들의 어레이; 및 대응하는 스위치와 대응하는 커패시터 사이를 연결하는 메탈 라인을 포함하고, 상기 메탈 라인들 각각은 동일한 길이를 갖는다.
(작용)
이와 같은 아날로그/디지털 변환기의 스위치-커패시터 어레이에 의해서, 커패시터 상판의 기생 커패시턴스를 최소화할 수 있고, 또한 커패시터의 배치 면적 및 커패시터 제조 시간의 감소, 그리고 커패시터의 배치 방법을 단순화 할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부 도면 제5도 및 제8도에 의거해서 상세히 설명한다.
제8도을 참고하면, 본 발명의 바람직한 실시예에 따른 아날로그/디지털 변환기의 커패시터는, 복수 개의 커패시터가 서로 소정의 간격으로 이격되어 동일한 방향으로 일렬로 배열되고, 상기 복수 개의 커패시터의 양단에는 마찬가지로 소정의 거리를 갖도록 적어도 두개의 이상의 더미 커패시터가 배열된다.
제5도에는 본 발명의 바람직한 실시예에 따른 다단(multi-stage) 파이프라인형 아날로그/디지털 변환기를 보여주는 도면이다.
제5도를 참조하면, 다단(예를 들면, k-개)의 스테이지로 구성된 파이프라인형 아날로그/디지털 변환기는 사용자의 의도에 따라 1개 내지 k개의 스테이지 사용이 가능하다. 다시 말하면, 아날로그 입력 신호를 10 비트의 디지털 신호로 변환한다고 가정할 때, 상기 파이프라인형 아날로그/디지털 변환기의 스테이지는 10 비트용 스테이지를 하나만 사용하여 아날로그 입력 신호를 10 비트의 디지털 신호로 변환할 수도 있고, 또는 각각 2비트씩 처리하도록 구성되는 2비트용 스테이지를 5개 연결하여 10 비트의 디지털 신호로 변환할 수도 있다. 제5도에 도시된 아날로그/디지털 변환기는 아날로그 입력 신호를 k-비트의 디지털 신호로 변환하여 출력한다.
제6도에는 제4에 도시된 파이프라인형 아날로그/디지털 변환기의 스테이지의 구성이 상세하게 도시되어 있다.
제6도을 참조하면, 파이프라인형 아날로그/디지털 변환기의 각 스테이지는, 외부로부터 입력되는 아날로그 입력 신호를 Ni-비트의 디지털 신호로 변환하여 출력하는 아날로그/디지털 변환부(ADC; 100)를 포함한다. 디지털/아날로그 변환부(DAC; 220)는 기준 전압(Vref) 또는 접지 전압(GND)을 이용하여 상기 아날로그/디지털 변환부(100)로부터 입력된 디지털 신호를 아날로그 신호로 변환하여 출력한다. 감산기(subtractor; 210)는 외부로부터 입력되는 아날로그 입력 신호에서 상기 디지털/아날로그 변환부(220)로부터 출력되는 아날로그 신호를 뺀 신호를 출력한다. 증폭기(230)는 상기 감산기(210)로부터 출력되는 아날로그 신호를 받아들여 2Ni-배 증폭한 후 출력한다. 샘플 및 홀드(smaple and hold) 회로(240)는 상기 증폭기(230)의 출력 신호를 샘플링 및 홀딩하여 인접한 다음 스테이지로 제공한다.
각 파이프라인형 아날로그/디지털 변환기 내의 감산기(210)는 바이너리-웨이티드 커패시터 어레이로 구현될 수 있다.
제7도는 본 발명에 따른 커패시터 어레이의 구조를 보여주는 블럭도이다.
제7도을 참조하면, 커패시터들은 동일한 행(row) 내에 병렬로 배열되어 있다.
상기 커패시터들은 메탈 라인을 통해 스위치들(제8도 참조)과 각각 연결된다. 이러한 레이아웃는 산화막의 두께 기울기 및 에지 데피니션 에러뿐만 아니라 메탈 라인의 중첩에 의한 상판 기생 커패시턴스 에러를 제거한다.
제8도은 본 발명의 바람직한 실시예에 따른 커패시터 어레이와 스위치 어레이가 연결된 레이아웃을 보여주는 도면이다.
제8도을 참조하면, 스위치 어레이(300)는 제1행(row) 상에 열(column) 방향으로 각각 배열된 9개의 스위치로 구성된다. 커패시터 어레이(400)는, 점선(410) 내의 9개의 커패시터들(420)을 포함한다. 상기 커패시터 어레이(400)는 상기 제1행과 평행한 제2행을 따라 배열된다. 상기 점선(410) 내지 9개의 커패시터들 (420) 각각은 상기 스위치들(310)과 동일한 방향으로 배열된다.
상기 메탈 라인(50)은 상기 스위치 어레이(30)가 배열된 제1행과 상기 커패시터 어레이(410)가 배열된 제2행을 가로질러 대응하는 스위치(310)와 대응하는 커패시터(420) 사이를 연결한다.
상기 커패시터 어레이(400)는 상기 커패시터 어레이(410)의 양옆에 적어도 두개의 더미 커패시터들(420a,420b)을 포함한다. 도면에 도시된 바와 같이, 상기 더미 커패시터들(420a,420b)은 스위치 어레이(300)와 연결되어 있지 않다.
상술한 바와 같은 아날로그/디지털 변환기의 커패시터 레이아웃에 의해서, 커패시터 상판의 기생 커패시턴스를 최소화할 수 있고, 또한 커패시터의 배치 면적 및 커패시터 제조 시간의 감소, 그리고 커패시터의 배치 방법을 단순화 할 수 있다.

Claims (3)

  1. 아날로그 신호를 입력받아 디지털 신호로 변환 출력하는 아날로그/디지털 변환기에 구비되는 스위치-커패시터 어레이에 있어서:
    제1행을 따라 배열된 복수 개의 스위치들과;
    상기 제1행과 평행한 제2행을 따라 동일한 방향으로 배열된 복수개의 커패시터듦; 그리고
    동일한 길이로 대응하는 스위치와 커패시터를 각각 연결하는 복수 개의 메탈 라인들을 포함하는 것을 특징으로 하는 아날로그/디지털 변환기에 구비되는 스위치-커패시터 어레이.
  2. 제1항에 있어서,
    상기 커패시터 어레이의 양옆에 배열된 적어도 두개의 더미 커패시터를 더 포함하는 것을 특징으로 하는 아날로그/디지털 변환기에 구비되는 스위치-커패시터 어레이.
  3. 파이프라인형 다단 아날로그/디지털 변환기에 있어서:
    입력 신호를 아날로그/디지털 변환하는 복수 개의 아날로그/디지털 스테이지들의 각 스테이지는,
    아날로그 입력 신호를 Ni-비트의 디지털 신호로 변환하는 아날로그/디지털 변환기(100)와;
    상기 Ni-비트의 디지털 신호를 기준 전압(Vref) 또는 접지 전압(GND)을 이용하여 아날로구 신호로 변환하는 디지털/아날로그 변환기(220)와;
    아날로그 입력 신호를 상기 디지털/아날로그 변환기로부터 출력되는 아날로그 신호로 감하는 스위치-커패시터 어레이(210)와;
    상기 감소된 아날로그 입력 신호를 증폭하는 증폭기(230); 그리고
    상기 증폭된 신호를 샘플링 및 홀딩하여 다음 스테이지로 제공하는 샘플 및 홀드 회로(240)를 포함하되,
    상기 스위치-커패시터 어레이는 미리 설정된 방향으로 직렬로 배열된 복수 개의 스위치들과; 상기 미리 설정된 방향으로 직렬로 배열된 복수 개의 단위 커패시터들의 어레이; 및 대응하는 스위치와 대응하는 커패시터 사이를 연결하는 메탈 라인을 포함하고, 상기 메탈 라인들 각각은 동일한 길이를 갖는 것을 특징으로 하는 아날로그/디지털 변환기.
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