KR100251712B1 - 전전자교환기에서 엑스.25 프로토콜 통신을 위한 엑스.25망정합장치 - Google Patents
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Abstract
가. 청구범위에 기재된 발명이 속한 기술분야 : 본 발명은 전전자 교환기에 관한 것으로, 특히 하나의 마이크로프로세서의 제어하에 다수의 X.25 프로토콜 통신용 포트를 수용하고 다수의 외부 네트워크(DTE,DCE)와 접속 가능하도록 하여 X.25 패킷통신 시 데이터의 충돌 혹은 유실없이 통신하기 위한 X.25망 정합장치 관한 것이다.
나. 발명이 해결하고자 하는 기술적 과제 : 종래의 교환기와 X.25망과의 통신을 위한 시스템에서 외부망 접속 시 별도의 데이터 변환장치가 필요하고, 망 접속수가 제한되어 있어 다양한 외부접속장비(DTE,DCE,모뎀,DSU)와 접속을 위해 기능수행 블록을 다수개 가져야 했던 문제점을 해결한다.
다. 발명의 해결방법의 요지 : 상기와 같은 문제점을 해소하기 위해 전전자교환기에서 한 장의 보드내에 메인 마이크로프로세서의 제어하에 마스터/슬레이브(master/slave)로 각각 동작이 가능한 X.25 링크 레벨콘트롤러 칩을 여러개 실장하여 별도의 외부 변환장치 없이 X.25 네트워크와 직접접속이 가능하도록 하는 X.25망 정합장치를 제공한다.
라. 발명의 중요한 용도 : 전전자교환기에서 X.25 프로토콜 통신을 위한 X.25망 정합장치.
Description
본 발명은 전전자 교환기에 관한 것으로, 특히 하나의 마이크로프로세서의 제어하에 다수의 X.25 프로토콜 통신용 포트를 수용하고 다수의 외부 네트워크(DTE,DCE)와 접속 가능하도록 하여 X.25 패킷통신 시 데이터의 충돌 혹은 유실없이 통신하기 위한 X.25망 정합장치에 관한 것이다.
통상적으로, 전전자 교환시스템은 X.25 프로토콜 통신을 위해 외부의 X.25 프로토콜 변환장치와 IPC(Inter Process Communication) 또는, LAN(Local Area Network)으로 접속하고, 그 X.25 프로토콜 변환장치를 통해 X.25 네트워크를 접속하였다. 그리고, 그러한 X.25 프로토콜 통신을 위한 접속포트를 한 개 구비하였다. 따라서, 상기 교환시스템으로부터 전송된 IPC 혹은, LAN형태의 시스템 고유의 접속포멧을 상기 X.25 프로토콜 변환장치에서 X.25 프로토콜로 변환하여 외부 X.25 네트워크에 전송하고, 반대로 상기 외부 X.25 네트워크로부터 수신한 외부 X.25 프로토콜을 상기 IPC 혹은, LAN형태의 시스템 고유의 접속포멧으로 변환하여 교환시스템에 전송한다.
하지만, 상기와 같은 종래의 X.25 통신을 위한 교환시스템의 구성은 외부에 X.25프로토콜 변환장치 및 접속을 위한 케이블등 여러장치가 필요하기 때문에 시스템 구현 시 경제성에 문제점을 발생하였다.
다른 문제점으로서, 교환시스템의 외부에서 데이터의 변환이 이루어 지므로 X.25 프로토콜 변환장치의 에러발생으로 인한 전송데이터의 유실, 링크절단 현상이 발생될 우려가 있기 때문에 시스템의 신뢰성을 저하시키는 치명적인 문제점이 있었 다.
또 다른 문제점으로서, X.25 네트워크와의 통신을 위한 접속포트를 하나만 구비함으로서, 상기 교환시스템이 여러개의 접속을 수용하는 경우 상기 X.25 프로토콜 변환장치를 여러개 구비해야 하기 때문에 유지보수 및 경제성에 문제점이 있었다.
따라서 본 발명의 목적은 전전자교환기에서 한 장의 보드내에 메인 마이크로프로세서의 제어하에 마스터/슬레이브(master/slave)로 각각 동작이 가능한 X.25 링크 레벨콘트롤러 칩을 여러개 실장하여 별도의 외부 변환장치 없이 교환기 내부에서 X.25 네트워크와 직접접속이 가능하도록 하는 X.25망 정합장치를 제공함에 있다.
본 발명의 다른목적은 전전자교환기에서 한 장의 보드내에 메인 마이크로프로세서의 제어하에 마스터/슬레이브(master/slave)로 각각 동작이 가능한 X.25 링크 레벨콘트롤러 칩을 여러개 실장하여 여러개의 포트를 동시에 수용이 가능하도록 하는 X.25망 정합장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은 전전자교환기에서 X.25 프로토콜 통신을 위한 X.25망 정합장치에 있어서; 내부의 전체회로부들을 제어하기 위한 제어신호를 발생하고, 상기 전체회로부들을 연결하는 제1버스에 대하여 마스터와 슬레이브로 동작하는 마이크로프로세서와, 상기 전체회로부들을 연결하는 제1버스에 대하여 마스터와 슬레이브로 각 각 동작하는 콘트롤러를 실장하여 X.25망으로부터 전송되는 X.25 패킷 데이터를 아이피씨(IPC)데이터로 변환하여 교환기에 전송하는 교환기 인터페이스 회로부와, 상기 전체회로부들을 연결하는 제1버스에 대하여 마스터와 슬레이브로 각 각 동작하는 콘트롤러를 실장하여 교환기로부터 전송되는 아이피씨(IPC)데이터를 X.25 패킷 데이터로 변환하여 X.25망에 전송하는 다수의 X.25망 인터페이스 회로부와, 상기 마이크로프로세서 및 각 인터페이스 회로부에 내장된 콘트롤러의 제어하에 상기 교환기인터페이스 회로부 및 다수의 X.25망 인터페이스 회로부를 통해 각 각 전송되는 아이피씨(IPC)데이터 및 X.25 패킷 데이터를 일시 저장하기 위한 전송 데이터 저장부와, 상기 전체 회로부들의 운용을 위한 기본프로그램 및 응용프로그램을 저장하고, 상기 마이크로프로세서가 외부로부터 전송되는 아이피씨(IPC)데이터 및 X.25 패킷 데이터를 분석하도록 하기위해 상기 패킷메모리에 저장된 데이터를 전송받아 저장하는 시스템 저장부와, 상기 내부 회로들을 제어하여 데이터/어드레스의 입/출력 방향을 제어하고, 공동으로 사용하는 제1버스의 데이터/어드레스의 충돌을 방지하기 위해 중재하는 버스중재 회로부로 구성됨을 특징으로 한다.
도 1은 본 발명의 실시예에 따른 전전자교환기에서 X.25 프로토콜 통신을 위한 X.25망 정합장치의 블록구성도이다.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 본 발명의 실시예에 따른 전전자교환기에서 X.25 프로토콜 통신을 위한 X.25망 정합장치의 블록구성도이다. 도 1을 참조하면, 먼저 메인 마이크로프로세서(2)는 시스템 메모리(10)에 저장된 기본프로그램 및 응용프로그램을 리드하여 본 회로내의 전반적인 제어신호를 발생한다. 시스템 메모리(10)는 기본프로그램 및 응용프로그램을 저장하고, 교환기로부터 송/수신되는 HDLC형태의 IPC데이터와 X.25망으로부터 송/수신되는 데이터를 저장한다. 제1∼제4 X.25망 인터페이스부(22,24,26,28)는 그 내부에 마스터와 슬레이브로 동작하는 X.25 링크 레벨콘트롤러 칩을 각 각 실장하여 외부 X.25망과 연결되고, 상기 마이크로프로세서(2) 및 버퍼 콘트롤러 혹은, 버스중재 회로부(30)의 제어하에 본 정합회로와 외부 X.25망과 통신을 수행하도록 인터페이싱한다. 교환기 정합회로부(20)는 그 내부에 마스터와 슬레이브로 동작하는 콘트롤러 칩을 실장하여 교환기와 HDLC형태의 IPC데이터를 송/수신하고, 상기 마이크로프로세서(2) 및 버퍼 콘트롤러 혹은, 버스중재 회로부(30)의 제어하에 교환기와 IPC통신을 수행하도록 인터페이싱한다. 패킷메모리(14)는 상기 교환기로부터 전송되는 IPC데이터와 상기 X.25망 으로부터 전송되는 패킷데이터를 저장하여 마이크로프로세서(2)와 제1∼제4 X.25망 인터페이스부(20,22,24,26,28)의 콘트롤러에 의하여 패킷데이터/IPC데이터가 서로 교환이 이루어 지고, 상기 마이크로프로세서(2)의 제어하에 상기 저장된 데이터들을 해당부로 출력한다. 패킷데이터버퍼(16)와 패킷어드레스버퍼(18)는 제2버스에 의하여 데이터/어드레스 방향을 제어하고, 여러 디바이스간의 데이터/어드레스 충돌을 방지하면서 정확한 프로세싱이 이루어 지도록 하는 기능을 수행한다. 제1어드레스버퍼(4)는 상기 마이크로프로세서(2)로부터 출력되는 어드레스를 바이패스(bypass)한 후 후단의 제2어드레스버퍼(6) 및 시스템 메모리(10) 및 어드레스 디코더(8)에 제공하며, 상기 마이크로프로세서(2)는 제1버스에 대하여 항시 마스터(master)로 동작한다. 그리고, 제2버스에 대해 슬레이브로 동작할 시 제1버스를 통해 상기 시스템메모리(10)를 악세스할 수 있도록 하고, 상기 마이크로프로세서(2)가 제2버스에 대해 마스터로 동작할 시 제1버스를 통해 상기 어드레스를 제2어드레스버퍼(6)로 출력하도록 한다. 그리고, 제2어드레스버퍼(6)는 상기 제1어드레스버퍼(4)로부터 출력되는 어드레스를 버퍼 콘트롤러 혹은, 버스중재 회로부(30)의 제어하에 상기 패킷어드레스버퍼(18) 및 패킷메모리(14)에 출력하여 그 패킷메모리(14)를 억세스하고, 제1∼제4 X.25망 인터페이스부(20,22,24,26,28)의 콘트롤러를 리드/라이트 한다. 버퍼 콘트롤러 혹은, 버스중재 회로부(30)는 내부 버퍼들을 제어하여 데이터/어드레스의 입/출력 방향을 제어하고, 공동으로 사용하는 제2버스의 데이터/어드레스의 충돌을 방지하기 위해 중재하는 역할을 한다. 어드레스 디코더(8)는 마스터로 동작하는 마이크로프로세서 혹은, 각 인터페이스 회로부 내의 콘트롤러들이 내부 디바이스들을 억세스할 수 있는 해당 어드레스를 매핑하고, 해당버퍼 및 디바이스에 그 매핑된 어드레스를 출력함으로서 인에이블 되도록한다.
그러므로, 상기와 같은 구성을 가진 회로의 억세스 동작을 하기에 세가지의 경우로 나누어 각각 상세히 설명한다.
먼저 첫번째 상기 마이크로프로세서(2)가 각 제1∼제4 X.25망 인터페이스부(20,22,24,26,28)를 제어하기 위해 인터페이스부 콘트롤러를 악세스할 경우로서,
①단계에서 상기 마이크로프로세서(2)가 리드/라이트 하고자 하는 해당 인터페이스회로부의 어드레스를 제1어드레스버퍼(4)를 통해 제2어드레스버퍼(6)와 어드레스 디코더(8)에 입력한다. 이때, 어드레스 디코더부(8)에서는 해당 인터페이스회로부 선택을 위한 SEL 0∼SEL 4가 발생되고, 이 제어신호가 버퍼 콘트롤러 혹은, 버스 중재회로부(30)에 입력된다.
②단계에서 상기 버퍼콘트롤러 혹은, 버스중재 회로부(30)는 다른 회로부가 제2버스를 사용하고 있는지를 검출한다. 이때, 상기 다른 회로부가 제2버스를 사용하지 않을 시 상기 버퍼콘트롤러 혹은, 버스중재 회로부(30)는 버퍼 콘트롤 신호를 발생시켜 제2어드레스 버퍼(6)와 패킷 어드레스 버퍼(18)를 인에이블시키고, ①단계에서 제2어드레스버퍼(6)에 입력된 어드레스가 제2버스에 실려 패킷어드레스버퍼(18)를 통하여 해당 인터페이스 회로부에 입력된다. 만약, 상기 다른 회로부가 제2버스를 사용할 시에는 제2어드레스버퍼(6)와 패킷어드레스버퍼(18)가 인에이블 되지 않고 프로세서(2)는 버스 사용허가가 날때까지 대기하게 된다(①단계상태 유지).
③단계에서는 버퍼콘트롤러 혹은, 버스중재회로부(30)에서 제2버스사용이 허가되면, 어드레스 디코더(8)에서 입력된 SEL0∼SEL4 신호에 의하여 해당 인터페이스회로부를 선택하는 인에이블신호인 XSEL0∼XSEL4를 제1∼제4 X.25망 인터페이스부(20,22,24,26,28)로 발생시키고, 버퍼콘트롤러회로부(30)에서 발생한 제어신호에 의하여 데이터버퍼(12)를 통과한 데이터(ZD0∼ZD31)가 패킷데이터 버퍼(16)으로 입력되어 이 버퍼를 통해서 선택된 해당 인터페이스 회로부(20,22,24,26,28)를 리드/라이트 하게된다. 이때, 상기 데이터버퍼(12)와 패킷데이터버퍼(16)의 데이터 입출력 시 방향은 라이트 시 상기 마이크로프로세서(2)의 출력데이터가 데이터 버퍼(12)에 입력되고, 이 버퍼의 출력이 패킷데이터 버퍼(16)를 통과하여 선택된 인터페이스 회로부에 인가된다. 그리고, 리드시에는 선택된 인터페이스회로부로부터 출력되는 데이터가 패킷 데이터 버퍼(16)에 입력되어 이 버퍼의 출력이 데이터버퍼(12)를 통과하여 최종적으로 마이크로프로세서(2)가 데이터를 리드한다. 이때, 상기 어드레스의 입출력 방향은 데이터의 방향과 동일하다.
두번째 상기 마이크로프로세서(2)가 패킷메모리(14)를 악세스할 경우로서,
①단계에서 상기 마이크로프로세서(2)가 리드/라이트 하고자 하는 어드레스를 제1어드레스버퍼(4)를 통해 제2어드레스버퍼(6)와 어드레스 디코더(18)에 입력한다.
②단계에서 상기 버퍼콘트롤러 혹은, 버스중재 회로부(30)는 다른 회로부가 제2버스를 사용하고 있는지를 검출한다. 이때, 상기 다른 회로부가 제2버스를 사용하지 않을 시 상기 버퍼콘트롤러 혹은, 버스중재 회로부(30)는 제2어드레스버퍼(6)를 인에이블하여 어드레스를 패킷 메모리에 인가하고, 제2버스 사용을 허가한다. 하지만, 상기 다른 회로부가 제2버스를 사용할 시 상기 버퍼콘트롤러 혹은, 버스중재 회로부(30)는 상기 어드레스 디코더(8)에 인에이블신호를 발생하지 않는다. 이때, 상기 마이크로프로세서(2)는 상기 버퍼콘트롤러 혹은, 버스중재 회로부(30)로부터 제2버스 사용허가가 날때까지 상기 ①단계의 어드레스의 출력상태를 유지한다.
③단계에서 상기 어드레스 디코더(8)가 상기 패킷메모리(14)를 선택하는 선택신호(PRCS0∼PRCS3)를 발생한다. 이때, 상기 패킷메모리(14)는 인에이블되고, 상기 ①단계, ②단계에서 데이터버퍼(12) 및 제2어드레스 버퍼(6)가 인에이블 되었으므로 제1버스상의 어드레스 및 데이터는 제2버스에 실려서 상기 패킷메모리(14)에 인가되어 패킷메모리를 리드/라이트 한다.
이때, 상기 데이터버퍼(12)와 제2어드레스버퍼(6)의 데이터 입출력 시 방향은 라이트 시 상기 마이크로프로세서(2)의 출력데이터(CD0∼CD31)가 데이터버퍼(12)의 출력(ZD0∼ZD31)을 통해 패킷메모리(14)에 입력되고, 상기 마이크로프로세서(2)의 출력어드레스(IA0∼IA23)는 제2어드레스버퍼(6)의 출력(AA0∼AA23)를 통해 상기 패킷메모리(14)에 인가된다. 리드 시에는 상기 마이크로프로세서(2)의 출력 어드레스(IA0∼IA23) 방향은 라이트시와 동일하고, 그 어드레스에 해당하는 저장데이터가 출력될 시 방향은 라이트 시의 반대이며, 최종적으로 상기 마이크로 프로세서(2)가 리드하게 된다.
세번째 상기 제1∼제4 X.25망 인터페이스부(20,22,24,26,28)내의 콘트롤러가 패킷메모리(14)를 악세스할 경우로서, ①단계에서 상기 인터페이스 회로부(20,22,24,26,28)가 교환기 혹은, 외부 X.25망에 송/수신 데이터가 있을 경우((송신 시 패킷메모리(14)를 리드하고, 수신 시 패킷메모리(14))를 라이트 한다.)) 제2버스 점유를 위해 버퍼콘트롤러 혹은, 버스중재 제어부(30)에 버스 점유 요구신호(XH0∼XH4)를 인가한다. ②단계에서 상기 버퍼콘트롤러 혹은, 버스중재 회로부(30)는 다른 회로부가 제2버스를 사용하고 있는지를 검출한다. 이때, 상기 다른 회로부가 제1버스를 사용하지 않을 시 상기 버퍼콘트롤러 혹은, 버스중재 회로부(30)는 버스 점유 허용신호(XHA0∼XHA4)를 상기 인터페이스 회로부(20,22,24,26,28)에 인가하여 버스사용을 허용한다. 이때, 상기 인터페이스 회로부(20,22,24,26,28)내의 콘트롤러는 제2버스에 대해 마스터로 동작하고 어드레스/데이타가 다중화된 데이터(XAD0∼XAD15)를 출력시킨다.
하지만, 상기 다른 회로부가 제2버스를 사용할 시 상기 버퍼콘트롤러 혹은, 버스중재 회로부(30)는 상기 인터페이스 회로부(20,22,24,26,28)에 버스 사용허가를 주지 않게되고, 상기 인터페이스 회로부(20,22,24,26,28)는 계속해서 상기 버퍼콘트롤러 혹은, 버스중재 회로부(30)로부터 제2버스 사용허가가 날때까지 상기 ①딘계의 버스 점유요구신호(XH0∼XH4)를 출력한다.
③단계에서 제2버스 점유를 허용하면 해당 인터페이스 회로부의 콘트롤러는 제2버스에 대하여 마스터로 동작하고, 다른 콘트롤러는 슬레이브 상태로 된다. 버스 마스터인 콘트롤러는 어드레스/데이터가 혼합된 데이터(XAD0∼XAD15)를 패킷 데이터 버퍼(16) 패킷 어드레스 버퍼(18)로 출력하고, 버퍼 콘트롤러 혹은, 버스 중재회로부(30)에서 버퍼 콘트롤 신호를 패킷 데이터 버퍼(16) 패킷 어드레스 버퍼(18)에 인가한다.
④단계에서 버퍼콘트롤신호를 인가받은 패킷 데이터 버퍼(16) 패킷 어드레스 버퍼(18)는 어드레스와 데이터를 분리하여 패킷 어드레스 버퍼(18)를 통과한 어드레스는 패킷메모리에 입력되고, 상기 패킷 데이터 버퍼(16)를 통과한 데이터는 패킷메모리의 데이터 라인과 접속되어 패킷메모리를 리드/라이트 하며 리드/라이트 사이클이 종료하면, 상기 인터페이스 회로부(20,22,24,26,28)내의 콘트롤러는 슬레이브(slave)로 동작하도록 전환한다.
이때, 상기 패킷데이터버퍼(16), 패킷어드레스버퍼(18)의 버퍼 입/출력 방향은 라이트 시 상기 인터페이스 회로부(20,22,24,26,28)의 어드레스/데이터가 다중화된 출력(XAD0∼XAD15)는 패킷데이터버퍼(16)와, 패킷어드레스버퍼(18)에 입력된다. 이때, 상기 패킷데이터버퍼(16)는 데이터(ZD0∼ZD31)를, 상기 패킷어드레스버퍼(18)는 어드레스(AA0∼AA23)를 각각 추출하여 패킷메모리(14)에 기록한다. 그리고, 리드 시에는 어드레스/데이터가 다중화된 출력(XAD0∼XAD15)이 패킷어드레스버퍼(18)에 입력되어 어드레스(AA0∼AA23)를 추출하고, 상기 패킷메모리(14)에 입력한다. 이때, 상기 입력된 어드레스(AA0∼AA23)에 해당하는 패킷메모리(14) 저장데이터(ZD0∼ZD31)가 패킷데이터버퍼(16)에 입력되고, 최종적으로 상기 패킷데이터버퍼(16)의 출력(XAD0∼XAD31)이 제2버스에 실리게 되어 상기 인터페이스 회로부(20,22,24,26,28)내의 콘트롤러가 리드한다.
결론적으로, 본 정합장치를 이용하여 교환기에서 X.25망으로 패킷데이터를 송신할 시 교환기 인터페이스부(20)내의 콘트롤러가 HDLC전송라인을 통해 교환기로부터 전송되는 IPC데이터를 수신한다. 이때, 상기 교환기 인터페이스부(20)내의 콘트롤러는 제2버스에 대하여 마스터로 동작하여, 상기 수신된 IPC데이터를 패킷데이터버퍼(16)을 이용하여 패킷메모리(14)에 저장한 후 프로세서(2)에게 인터럽트를 발생시키며 상기 제2버스에 대하여 슬레이브로 동작하도록 동작모드를 전환한다. 그런후, 상기 마이크로프로세서(2)가 인터럽트에 의하여 패킷메모리에 IPC데이터가 있음을 인지하고 상기 제2버스에 대하여 마스터로 동작하여 상기 패킷메모리(14)를 리드하고, 그 리드한 IPC데이터를 시스템메모리(10)에 저장한 후 제2버스 사용을 중지한다. 이때, 상기 마이크로프로세서(2)는 상기 시스템메모리(10)에 저장된 IPC데이터를 리드하고, 분석 가공하여 그 데이터를 패킷메모리(14)에 저장한 후 제2버스를 점유하여 X.25망 인터페이스회로부(20,22,24,26,28)의 특정 콘트롤러를 제어하여 패킷메모리(14)에 저장된 데이터를 리드하여 외부 X.25망으로 송신할 것을 명령한다. 이 명령을 받은 X.25망인터페이스회로부의 콘트롤러는 제2버스에 대해 버스사용을 요구하고, 허가가 나면, 이 콘트롤러가 마스터가 되어 패킷메모리(14)의 저장데이터를 리드하여 패킷데이터로 변환하여 외부 X.25망으로 전송한다.
이때, 본 정합장치를 이용하여 외부에서 X.25망으로부터 전송된 패킷데이터를 교환기에서 수신하는 동작은 상술한 송신 시와 반대루프를 수행함으로 그 상세한 설명은 생략하기로 한다.
상술한 바와 같은 본 발명은 전전자교환기에서 한 장의 보드내에 메인 마이크로프로세서의 제어하에 마스터/슬레이브로 각각 동작이 가능한 X.25 링크 레벨 콘트롤러 칩을 여러개 실장하여 별도의 외부 변환장치 없이 X.25 네트워크와 직접접속이 가능하도록 하는 X.25망 정합장치를 제공함으로서, 상기 마이크로프로세서의 처리능력에 따라 X.25네트워크와 연결하는 포트를 더 늘릴 수 있어 시스템구성에 따른 경제적인 절약을 할 수 있는 잇점이 있으며, 별도의 외부 변환장치가 필요없으므로 패킷데이터 송/수신 시 에러를 줄임으로 시스템의 신뢰성을 확보할 수 있다.
Claims (5)
- 전전자교환기에서 X.25 프로토콜 통신을 위한 X.25망 정합장치에 있어서,내부의 전체회로부들을 제어하기 위한 제어신호를 발생하고, 상기 전체회로부들을 연결하는 제2버스에 대하여 마스터와 슬레이브로 동작하는 마이크로프로세서와,상기 전체회로부들을 연결하는 제2버스에 대하여 마스터와 슬레이브로 각 각 동작하는 콘트롤러를 실장하여 X.25망으로부터 전송되는 X.25 패킷 데이터를 아이피씨(IPC)데이터로 변환하여 교환기에 전송하는 교환기 인터페이스 회로부와,상기 전체회로부들을 연결하는 제2버스에 대하여 마스터와 슬레이브로 각 각 동작하는 콘트롤러를 실장하여 교환기로부터 전송되는 아이피씨(IPC)데이터를 X.25 패킷 데이터로 변환하여 X.25망에 전송하는 다수의 X.25망 인터페이스 회로부와,상기 마이크로프로세서 및 각 인터페이스 회로부에 내장된 콘트롤러의 제어하에 상기 교환기인터페이스 회로부 및 다수의 X.25망 인터페이스 회로부를 통해 각 각 전송되는 아이피씨(IPC)데이터 및 X.25 패킷 데이터를 일시 저장하기 위한 전송 데이터 저장부와,상기 전체 회로부들의 운용을 위한 기본프로그램 및 응용프로그램을 저장하고, 상기 마이크로프로세서가 외부로부터 전송되는 아이피씨(IPC)데이터 및 X.25 패킷 데이터를 분석하도록 하기위해 상기 패킷메모리에 저장된 데이터를 전송받아 저장하는 시스템 저장부와,상기 내부 회로들을 제어하여 데이터/어드레스의 입/출력 방향을 제어하고, 공동으로 사용하는 제2버스의 데이터/어드레스의 충돌을 방지하기 위해 중재하는 버스중재 회로부로 구성됨을 특징으로 하는 전전자교환기에서 X.25 프로토콜 통신을 위한 X.25망 정합장치.
- 제1항에 있어서, 전송데이터 저장부는,상기 교환기인터페이스 회로부 및 다수의 X.25망 인터페이스 회로부를 통해 각 각 전송되는 아이피씨(IPC)데이터 및 X.25 패킷 데이터를 일시 저장하는 패킷메모리와,상기 마이크로프로세서 및 각 인터페이스 회로부에 내장된 콘트롤러가 상기 패킷메모리를 악세스하기 위해 발생하는 어드레스와, 상기 각 인터페이스회로부를 제어하기 위한 어드레스를 중개하는 패킷 어드레스 버퍼와,상기 각 인터페이스 회로부에 내장된 콘트롤러가 상기 패킷메모리에 전송 데이터를 저장하기 위해 완충역활을 하는 패킷데이터 버퍼와,상기 마이크로프로세서가 상기 패킷메모리를 악세스하기 위해 발생하는 데이터를 중개하는 데이터버퍼로 구성됨을 특징으로 하는 전전자교환기에서 X.25 프로토콜 통신을 위한 X.25망 정합장치.
- 제 1 항에 있어서,상기 마이크로프로세서가 제2버스에 대해 슬레이브로 동작할 시 상기 시스템메모리를 악세스 할 수 있도록 마이크로프로세서와 시스템메모리간을 연결하는 제1버스를 더 구비함을 특징으로 하는 전전자교환기에서 X.25 프로토콜 통신을 위한 X.25망 정합장치.
- 제1항에 있어서,상기 버스중재회로부의 제어하에 상기 각 버퍼회로에 인에이블신호를 발생하는 어드레스 디코더를 더 구비함을 특징으로 하는 전전자교환기에서 X.25 프로토콜 통신을 위한 X.25망 정합장치.
- 전전자교환기에서 X.25 프로토콜 통신을 위한 X.25망 정합장치에 있어서,내부의 전체회로부들을 제어하기 위한 제어신호를 발생하고, 상기 전체회로부들을 연결하는 제2버스에 대하여 마스터와 슬레이브로 동작하는 마이크로프로세서와,상기 전체회로부들을 연결하는 제2버스에 대하여 마스터와 슬레이브로 각 각 동작하는 콘트롤러를 실장하여 X.25망으로부터 전송되는 X.25 패킷 데이터를 아이피씨(IPC)데이터로 변환하여 교환기에 전송하는 교환기 인터페이스 회로부와,상기 전체회로부들을 연결하는 제2버스에 대하여 마스터와 슬레이브로 각 각 동작하는 콘트롤러를 실장하여 교환기로부터 전송되는 아이피씨(IPC)데이터를 X.25 패킷 데이터로 변환하여 X.25망에 전송하는 다수의 X.25망 인터페이스 회로부와,상기 교환기인터페이스 회로부 및 다수의 X.25망 인터페이스 회로부를 통해 각 각 전송되는 아이피씨(IPC)데이터 및 X.25 패킷 데이터를 일시 저장하는 패킷메모리와,상기 마이크로프로세서 및 각 인터페이스 회로부에 내장된 콘트롤러가 상기 패킷메모리를 악세스하기 위해 발생하는 어드레스와, 상기 각 인터페이스회로부를 제어하기 위한 어드레스를 중개하는 패킷 어드레스 버퍼와,상기 각 인터페이스 회로부에 내장된 콘트롤러가 상기 패킷메모리에 전송 데이터를 저장하기 위해 완충역활을 하는 패킷데이터 버퍼와,상기 마이크로프로세서가 상기 패킷메모리를 악세스하기 위해 발생하는 데이터를 중개하는 데이터버퍼와,상기 전체 회로부들의 운용을 위한 기본프로그램 및 응용프로그램을 저장하고, 상기 마이크로프로세서가 외부로부터 전송되는 아이피씨(IPC)데이터 및 X.25 패킷 데이터를 분석하도록 하기위해 상기 패킷메모리에 저장된 데이터를 전송받아 저장하는 시스템 저장부와,상기 내부 회로들을 제어하여 데이터/어드레스의 입/출력 방향을 제어하고, 공동으로 사용하는 제2버스의 데이터/어드레스의 충돌을 방지하기 위해 중재하는 버스중재 회로부와,상기 버스중재회로부의 제어하에 상기 각 버퍼회로에 인에이블신호를 발생하는 어드레스 디코더로 구성됨을 특징으로 하는 전전자교환기에서 X.25 프로토콜 통신을 위한 X.25망 정합장치.
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