KR100251529B1 - 절연게이트 구조의 바이폴라 트랜지스터(igbt) 및 그 제조방법 - Google Patents
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Abstract
래치업 방지 및 숏 서키트 전류 특성을 효과적으로 향상시킬 수 있는 절연 게이트 구조의 바이폴라 트랜지스터(IGBT) 및 그 제조방법에 대해 개시되어 있다. 이 트랜지스터는, 고농도의 불순물이 도우프된 제1 도전형의 반도체기판과, 반도체기판 상에 형성되며, 고농도로 도우프된 제2 도전형의 버퍼층과, 버퍼층 상에 형성되며, 저농도로 도우프된 제2 도전형의 반도체층과, 반도체층의 표면아래에 형성된 제1 도전형의 웰과, 웰내에 형성되며, 고농도로 도우프된 제2 도전형의 소오스영역, 및 반도체층 상에, 소오스영역의 일 측과 인접하되, 소오스영역과 전극과의 콘택이 형성될 영역에서는 채널이 형성되지 않도록 형성된 게이트전극을 구비하는 것을 특징으로 한다.
Description
본 발명은 전력 반도체장치의 제조방법에 관한 것으로, 특히 절연 게이트구조의 바이폴라 트랜지스터(IGBT)의 제조방법에 관한 것이다.
로봇, 공조기, 공작기계 등에 사용되는 인버터(inverter)나 사무기기용의 무정전 전원장치로 대표되는 산업용 일렉트로닉스, 민생용의 소형 전력변환 장치에 대한 수요가 급속하게 신장되어 가고 있다. 이 전력변환 장치는 응용범위의 확대에 따라서 장치의 소형 경량화, 고효율화, 저소음화가 점차 중요하게 되어가고 있다. 그러나, 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; 이하 "BJT"라 칭함)나 고전력 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하, "MOSFET"이라 칭함) 등 종래의 전력 반도체 소자만으로는 이러한 요구를 동시에 만족시키기 어렵다. 따라서, 고전력 MOSFET의 고속 스위칭 특성과 BJT의 대전력 특성을 겸비한 새로운 반도체 소자로서, 절연 게이트 구조의 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor; 이하 "IGBT"라 칭함)가 개발되어 최근 주목받고 있다.
IGBT 소자에는 전류가 크게되면 게이트 전압으로 전류를 차단할 수 없게 되는 현상, 즉 래치업(Latch-Up) 현상이 있어서, 동작 가능한 전류의 크기를 제한하는 주원인으로 작용한다.
다이리스터(Thyristor) 구조를 갖는 IGBT에 있어서 p-웰의 상부에 형성된 n+소오스영역의 아래로 흐르는 홀전류(hole current)가 커지게 되면, 상기 p_웰의 저항값에 의하여 상기 웰과 소오스영역 사이에 전압강하가 발생하게 된다. 그 전압차가 일정 값 이상이 되면 기생 npnp 다이리스터가 동작하게 된다. 이 다이리스터가 동작될 때, pnp 트랜지스터에 전자전류가 공급되는 결과가 되어 게이트전압을 차단하더라도 그 pnp 트랜지스터가 턴-오프(turn-off) 되지 않고, 오히려 그 pnp 트랜지스터를 통해 전류가 더 증가하게 된다. 이러한 동작에 의해서 IGBT는 온도가 상승되어 결국 파괴되는데, 이러한 일련의 과정이 래치업(latch-up) 현상이다. 이 래치업 현상을 방지하여 제어 가능한 전류값을 증가시킴과 동시에 축적 캐리어(carrier)를 빨리 소멸시켜 고속 동작을 시키는 것이 IGBT 실용화의 포인트이다.
한편, 전력 반도체장치가 모터 구동(motor drive)에 응용될 때, 모터에 과부하가 걸리면 전력 반도체장치에는 실제 동작전류보다 약 4 ∼ 5배정도 더 많은 포화전류(saturation current)가 흐르게 된다. 이와 같은 많은 전류에 의해 발생되는 열에 의해 전력 반도체장치의 에미터 이피션시(emitter efficiency)가 증가하면서 많은 양의 홀이 주입되어 래치업 현상이 발생된다. 이러한 현상을 숏 서키트 전류(short circuit current) 또는 열 래치업(thermal latch-up) 현상이라 한다.
상술한 래치업 현상을 방지하여 대전류화를 도모하려는 많은 기술들이 제안되었고, 그 중 널리 사용되고 있는 구조는 이온주입을 이용하여 p-웰내에 p+웰을 형성한 구조로서, 이러한 구조를 갖는 종래의 절연 게이트구조의 바이폴라 트랜지스터(IGBT)를 도면을 통해 간략히 설명한다.
도 1은 종래의 래치업 현상을 방지할 수 있는 절연 게이트구조의 바이폴라 트랜지스터(IGBT)의 레이아웃 도이다.
도면 참조부호 "100"은 게이트전극을 형성하기 위한 마스크패턴을, "110"은 래치업을 제어하기 위하여 p+웰영역을 형성하기 위한 마스크패턴을, "120"은 n+소오스영역을 형성하기 위한 마스크패턴을, 그리고 "130"은 금속전극과 반도체기판에 형성된 소오스영역 및 웰영역을 접촉시키기 위한 콘택홀을 형성하기 위한 마스크패턴을 각각 나타낸다.
도 1을 참조하면, 게이트전극을 형성하기 위한 마스크패턴(100)이 소정 간격을 두고 세로로 길게 연장된 형태로 배치되어 있고, 상기 게이트전극용 마스크패턴(100)과 일 측이 각각 인접된 "H"자 모양의 n+소오스영역용 마스크패턴(120)이 배치되어 있다.
상기 "H"자 모양의 소오스영역용 마스크패턴(120)의 중심부에는, 채널이 형성될 부분에 게이트전극용 마스크패턴(100)의 일부까지 연장된 돌출부를 갖는 p+웰영역용 마스크패턴(110)이 배치되어 있으며, 상기 p+웰영역용 마스크패턴(110)의 중심부에는 n+소오스영역과 금속전극을 접속시키기 위한 마스크패턴(130)이 세로로 길게 배치되어 있다.
도 2 및 도 3은 도 1을 이용하여 제조된 종래의 절연 게이트구조의 바이폴라 트랜지스터(IGBT)를 도시한 단면도로서, 도 1의 Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선을 각각 자른 단면도들이다.
도 2 및 도 3을 참조하면, 양극(도시되지 않음)이 설치되는 고농도의 p형(p+) 반도체기판(2) 위에 고농도의 n형(n+) 버퍼층(4)이 형성되어 있고, 이 n+버퍼층(4) 위에는 저농도의 n형(n_) 반도체층(6)이 에피택셜(epitaxial) 성장에 의해 형성되어 있다. 상기 n_반도체층(6) 상에는 게이트절연막(8)을 개재하여 폴리실리콘막으로 이루어진 게이트전극(10)이 형성되어 있다.
상기 게이트전극(8) 사이에서 상기 n_반도체층(6)의 표면 아래에는 불순물 이온주입 및 열확산에 의해 형성된 p-웰영역(12)이 있다. 그리고, 래치업이 발생되지 않도록 하기 위하여 제공된 고농도의 p+웰영역(14)이 불순물 이온주입 및 열확산 공정에 의해 상기 p-웰영역(12)의 중앙부분을 관통하면서 상기 n-반도체층(6)의 일부까지 연장되어 있다.
또한, 상기 p_웰영역(12)과 상기 p+웰영역(14)의 표면아래에는 소오스 형성용 마스크를 사용하여 n+소오스영역(16)이 형성되어 있고, 상기 n+소오스영역(16)의 일부와 상기 p+웰영역(14)의 표면상에는 음극으로 사용되는 금속전극(20)이 형성되어 있다. 미설명된 도면부호 "18"은 상기 금속전극(20)과 상기 게이트전극(10) 사이의 전기적 절연을 위하여 제공된 절연막이다.
상술한 종래의 IGBT는 상기 p_웰영역(12)을 관통하도록 형성된 상기 p+웰영역(14)에 의해 상기 p-웰영역(12)과 소오스영역(16) 사이의 저항이 작아지게 된다. 따라서, 상기 소오스영역(16)과 상기 웰영역(12, 14) 사이의 전압차이를 줄일 수 있어서 래치업 현상을 개선시킬 수 있다.
그러나, 상술한 종래의 IGBT에 의하면, 전자전류 및 홀전류가 동일한 방향으로 흘러서 에미터 콘택으로 모이게 된다. 따라서, 상기 p_웰영역(12)의 농도가 낮을 경우 홀전류와 p_웰영역의 저항이 곱해져서 n+소오스영역(16) 아래의 p_웰영역(12)에 전압강하가 생기고, 이로 인해 IGBT의 래치업 방지 및 숏 서키트 전류 특성이 약화되는 문제점이 발생된다.
본 발명이 이루고자 하는 기술적 과제는, 래치업 제어 및 숏 서키트 전류 특성을 향상시킬 수 있는 절연 게이트구조의 바이폴라 트랜지스터(IGBT)를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 절연 게이트구조의 바이폴라 트랜지스터(IGBT)의 적합한 제조방법을 제공하는 것이다.
도 1은 종래의 절연 게이트구조의 바이폴라 트랜지스터(IGBT)의 레이아웃 도이다.
도 2 및 도 3은 종래의 절연 게이트구조의 바이폴라 트랜지스터(IGBT)를 도시한 단면도들이다.
도 4는 본 발명에 의한 절연 게이트구조의 바이폴라 트랜지스터(IGBT)의 레이아웃 도이다.
도 5 내지 도 7은 본 발명에 의한 절연 게이트구조의 바이폴라 트랜지스터(IGBT)의 단면도들이다.
도 8a 내지 도 12c는 본 발명의 실시예에 의한 절연 게이트구조의 바이폴라 트랜지스터(IGBT)의 제조방법을 나타내는 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
2, 52.....반도체기판 4, 54.....버퍼층
6, 56.....반도체층 8, 58.....게이트절연막
10, 60.....게이트전극 12, 62.....p_웰영역
14, 66.....래치업 제어용 p+웰영역
16, 68.....n+소오스영역 18, 70.....절연막
20, 72.....캐소드전극
상기 과제를 이루기 위하여 본 발명에 의한 절연 게이트구조의 바이폴라 트랜지스터(IGBT)는, 고농도의 불순물이 도우프된 제1 도전형의 반도체기판과, 상기 반도체기판 상에 형성되며, 고농도로 도우프된 제2 도전형의 버퍼층과, 상기 버퍼층 상에 형성되며, 저농도로 도우프된 제2 도전형의 반도체층과, 상기 반도체층의 표면아래에 형성된 제1 도전형의 웰과, 상기 웰내에 형성되며, 고농도로 도우프된 제2 도전형의 소오스영역, 및 상기 반도체층 상에, 상기 소오스영역의 일 측과 인접하되, 상기 소오스영역과 전극과의 콘택이 형성될 영역에서는 채널이 형성되지 않도록 형성된 게이트전극을 구비하는 것을 특징으로 한다.
상기 소오스영역과 전극과의 콘택이 형성될 영역에서는 상기 게이트전극이 상기 소오스영역과 접촉되지 않으며, 상기 소오스영역들 사이에서 상기 웰을 관통하여 상기 반도체층의 일부까지 연장되도록 형성된 래치업 제어용 불순물영역을 더 구비할 수도 있다.
또한, 상기 게이트전극이 형성된 결과물을 덮는 층간절연막과, 상기 층간절연막에 의해 상기 게이트전극과 전기적으로 절연되며, 상기 소오스영역 및 상기 제1 도전형의 웰과 부분적으로 접속된 금속전극을 더 구비하는 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 절연 게이트구조의 바이폴라 트랜지스터(IGBT)의 제조방법은, 제1 도전형의 불순물이 고농도로 도우프된 반도체기판 상에 제2 도전형의 버퍼층과 반도체층을 차례로 적층하는 단계와, 상기 반도체층의 표면 상에, 소정 간격 이격된 게이트전극을 형성하는 단계와, 상기 게이트전극 사이의 상기 반도체층에 제1 도전형의 웰을 형성하는 단계, 및 상기 웰 내에, 그 일 측이 상기 게이트전극과 각각 인접하되, 캐소드전극과 의 콘택이 이루어지는 영역에서는 상기 게이트전극과 접촉하지 않는 제2 도전형의 소오스영역을 형성하는 단계를 구비하는 것을 특징으로 한다.
상기 게이트전극을 형성하는 단계는, 상기 반도체층의 표면 상에 게이트절연막을 형성하는 단계와, 상기 게이트절연막 상에 도전층을 형성하는 단계와, 소정 간격 이격되며, 캐소드전극과 상기 소오스영역 사이의 콘택이 이루어지는 영역에서는 상기 소오스영역과 소정 간격 이격되도록 상기 도전층 및 게이트절연막을 패터닝하는 단계로 이루어진다.
그리고, 상기 소오스영역을 형성하는 단계 전 또는 후에, 상기 소오스영역 사이의 반도체층에 불순물이온을 주입하여 상기 제1 도전형의 웰을 관통하는 래치업 제어용 불순물영역을 형성하는 단계를 더 구비할 수도 있다.
또한, 상기 소오스영역을 형성하는 단계 후에 결과물 상에 절연막을 형성하는 단계와, 상기 절연막을 부분적으로 식각하여 상기 제1 도전형의 웰 및 소오스영역의 일부를 노출시키는 콘택홀을 형성하는 단계, 및 콘택홀이 형성된 결과물 상에 금속막을 형성하여, 상기 소오스영역 및 제1 도전형의 웰의 일부와 접속된 캐소드전극을 형성하는 단계를 더 구비하는 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명에 따른 절연 게이트구조의 바이폴라 트랜지스터(IGBT)의 다른 제조방법은, 제1 도전형의 불순물이 고농도로 도우프된 반도체기판 상에 제2 도전형의 버퍼층과 반도체층을 차례로 적층하는 단계와, 상기 반도체층의 표면 상에, 소정 간격 이격된 게이트용 도전층을 형성하는 단계와, 상기 게이트용 도전층 사이의 상기 반도체층에 제1 도전형의 웰을 형성하는 단계와, 상기 웰 내에, 그 일 측이 상기 게이트용 도전층과 각각 인접한 제2 도전형의 소오스영역을 형성하는 단계, 및 상기 게이트용 도전층을 부분적으로 식각하여 상기 소오스영역과 소정간격 이격된 영역을 갖는 게이트전극을 형성하는 단계를 구비하는 것을 특징으로 한다.
상기 소오스영역을 형성하는 단계 전 또는 후에, 상기 소오스영역 사이의 반도체층에 불순물이온을 주입하여 상기 제1 도전형의 웰을 관통하는 래치업 제어용 불순물영역을 형성하는 단계를 더 구비할 수 있다.
상기 게이트전극을 형성하는 단계 후에, 결과물 상에 절연막을 형성하는 단계와, 상기 절연막을 부분적으로 식각하여 상기 제1 도전형의 웰 및 소오스영역의 일부를 노출시키는 콘택홀을 형성하는 단계, 및 콘택홀이 형성된 결과물 상에 금속막을 형성하여, 상기 소오스영역 및 제1 도전형의 웰의 일부와 접속된 캐소드전극을 형성하는 단계를 더 구비하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 실시예를 들어 더욱 상세히 설명하기로 한다.
도 4는 본 발명에 의한 절연 게이트구조의 바이폴라 트랜지스터(IGBT)를 제조하기 위한 간략한 레이아웃 도이다.
도면 참조부호 "200"은 게이트전극을 형성하기 위한 마스크패턴을, "210"은 p+웰영역을 형성하기 위한 마스크패턴을, "220"은 n+소오스영역을 형성하기 위한 마스크패턴을, 그리고 "230"은 금속전극과 반도체기판에 형성된 소오스영역 및 웰영역을 접촉시키는 콘택홀을 형성하기 위한 마스크패턴을 각각 나타낸다.
도 4를 참조하면, 게이트전극을 형성하기 위한 마스크패턴(200)이 소정 간격을 두고 세로로 길게 연장된 형태로 배치되어 있고, 상기 게이트전극용 마스크패턴(200)과 일 측이 각각 인접된 "H"자 모양의 소오스영역용 마스크패턴(220)이 배치되어 있다.
상기 "H"자 모양의 소오스영역용 마스크패턴(220)의 중심부에는 세로로 길게 연장된 띠모양의 p+웰영역용 마스크패턴(210)이 배치되어 있으며, 상기 p+웰영역용 마스크패턴(210)의 중심부에는 n+소오스영역과 금속전극을 접속시키기 위한 콘택용 마스크패턴(230)이 상기 p+웰영역용 마스크패턴(210)과 평행하게 배치되어 있다.
특히, 에미터콘택이 형성되는 부위에는, 게이트전극용 마스크패턴(200)이 n+소오스영역용 마스크패턴(220)과 접촉되지 않고 일정 거리 이격되도록 배치되어 있다. 이는 n+소오스영역의 에미터 안정화 저항(Emitter Ballast Resistance; EBR)을 높이기 위한 것으로, 게이트전극과 n+소오스영역이 접촉하지 않으므로 채널이 형성되지 않는다. 따라서, 이 부분의 EBR이 무한대가 되므로 결국 문턱전압이 무한대가 되고, 이로 인해 상기 n+소오스영역으로 부터 게이트전극으로의 전류의 흐름이 차단되어 래치업 현상이 제어된다.
도 5 내지 도 7은 도 4를 이용하여 제조된 본 발명에 의한 절연 게이트구조의 바이폴라 트랜지스터(IGBT)를 도시한 단면도로서, 도 4의 Ⅴ-Ⅴ'선, Ⅵ-Ⅵ'선 및 Ⅶ-Ⅶ'선을 각각 자른 단면도들이다.
도 5 내지 도 7을 참조하면, 양극(도시되지 않음)이 설치되는 p+반도체기판(52) 위에 n+버퍼층(54)이 형성되어 있고, 이 n+버퍼층(54) 위에는 n_반도체층(56)이 에피택셜(epitaxial) 성장에 의해 형성되어 있다. 상기 n_반도체층(56) 위에는 게이트절연막(58)을 개재하여 폴리실리콘막으로 이루어진 게이트전극(60)이 형성되어 있다.
특히, 채널이 형성되는 영역을 나타내는 도 6 및 도 7을 참조하면, 게이트전극(60)이 n+소오스영역(68)과 접촉되지 않고 일정 거리 이격되도록 형성되어 있다. 이는 n+소오스영역(68)의 에미터 안정화 저항(EBR)을 높이기 위한 것으로, 게이트전극(60)과 n+소오스영역(68)이 접촉하지 않으므로 채널이 형성되지 않는다. 따라서, 이 부분의 EBR이 무한대가 되므로 결국 문턱전압이 무한대가 되고, 이로 인해 상기 n+소오스영역(68)으로 부터 게이트전극(60)으로의 전류의 흐름이 차단되어 래치업 현상이 제어된다.
상기 게이트전극(58) 사이에서 상기 n_반도체층(56)의 표면 아래에는 불순물 이온주입 및 열확산에 의해 형성된 p-웰영역(62)이 있다. 그리고, 래치업이 발생되지 않도록 하기 위하여 제공된 고농도의 p+웰영역(66)이 불순물 이온주입 및 열확산 공정에 의해 상기 p-웰영역(62)의 중앙부분을 관통하면서 상기 n-반도체층(56)의 일부분까지 연장되도록 형성되어 있다.
또한, 상기 p_웰영역(62)과 상기 p+웰영역(66)의 표면 아래에는 소오스 형성용 마스크를 사용하여 n+소오스영역(68)이 형성되어 있고, 상기 n+소오스영역(68)의 일부와 상기 p+웰영역(66)의 표면상에는 음극으로서 금속전극(72)이 형성되어 있다. 미설명된 도면부호 "70"은 상기 금속전극(72)과 상기 게이트전극(60) 사이의 전기적 절연을 위하여 제공된 절연막이다.
도 8a 내지 도 12c는 본 발명의 바람직한 실시예에 의한 절연 게이트구조의 바이폴라 트랜지스터(IGBT)의 제조방법을 설명하기 위한 단면도들로서, 각 "a"도는 도 4의 Ⅴ-Ⅴ'선을, 각 "b"도는 Ⅵ-Ⅵ'선을, 그리고 각 "c"도는 Ⅶ-Ⅶ'선을 각각 자른 단면도들이다. 도 5 내지 도 7과 동일한 참조부호는 동일한 부분을 나타낸다.
도 8a 내지 도 8c를 참조하면, 제1 도전형의 불순물이 고농도로 도우프된 반도체기판, 예를 들어 p+반도체기판(52) 상에 에피택셜 방법을 이용하여 제2 도전형의 불순물, 예를 들어 인(P) 이온이 고농도로 도우프된 n+버퍼층(54) 및 저농도의 n_반도체층(56)을 차례로 형성한다. 다음에, 상기 n_반도체층(56) 상에 얇은 열산화막을 성장시킨 후, 그 위에 게이트용 도전막, 예를 들어 불순물이 도우프된 폴리실리콘막과 감광막을 차례로 형성한다.
다음에, 도 4의 게이트 형성용 마스크패턴(200)과 노광 및 현상으로 이루어지는 통상의 사진공정을 이용하여 p_웰영역이 형성될 부분에 개구부를 갖는 감광막패턴(PR)을 형성한 후, 이를 식각 마스크로 사용하여 상기 폴리실리콘막 및 열산화막을 차례로 패터닝함으로써, 게이트전극(60) 및 게이트절연막(58)을 형성한다.
이 때, 도 8b 및 도 8c에 도시된 바와 같이, n+채널이 형성될 영역에는 폴리실리콘막을 식각하여 이후에 형성될 n+소오스영역과 게이트전극(60)이 접촉되지 않도록 상기 감광막패턴(PR), 게이트전극(60) 및 게이트절연막(58)을 형성한다.
또는, 도 8b 및 도 8c 부분의 폴리실리콘막도 도 8a와 같이 패터닝한 후에, 이후에 진행되는 금속전극을 형성하기 전에 n+채널이 형성될 영역의 상기 폴리실리콘막을 식각하여 이 부분에서 소오스영역과 게이트전극이 접촉되지 않도록 할 수도 있다.
도 9a 내지 도 9c를 참조하면, 상기 감광막패턴을 제거한 후, 상기 게이트전극(60)을 이온주입 마스크로 사용하여 n_반도체층(56)에, 예를 들어 보론(B)과 같은 P형의 불순물이온을 저농도로 주입한다. 이어서, 상기 반도체기판에 대해 소정 온도의 열처리를 실시하여, 상기 n_반도체층(56)에 주입되었던 불순물이온들이 확산되도록 함으로써 p_웰영역(62)을 형성한다.
도 10a 내지 도 10c를 참조하면, 도 4의 p+웰영역 형성용 마스크패턴(210)을 이용한 사진공정을 실시하여 p+웰이 형성될 영역을 한정한 다음, 상기 한정된 영역에 P형의 불순물이온을 고농도로 주입하여 상기 p_웰영역(62)의 소정깊이에 p+불순물층(65)을 형성한다.
다음에, p+불순물층(65)이 형성된 결과물 상에 절연막, 예를 들어 질화막을 증착한 후 도 4의 소오스 형성용 마스크패턴(220)을 이용한 사진식각 공정으로 상기 질화막을 패터닝함으로써, n+소오스영역이 형성될 부분에 개구부를 갖는 질화막패턴(64)을 형성한다. 이어서, 상기 질화막패턴(64)을 이온주입 마스크로 사용하여 p-웰영역(62)에 N형의 불순물이온을 고농도로 주입하여 소오스영역을 형성하기 위한 n+불순물층(67)을 형성한다. 이 때, 상기 n형의 불순물이온을 주입할 때, p+불순물층(65)과 p_웰영역(62)의 표면 사이에 n+불순물층(67)이 위치하도록 주입 에너지를 적절히 조절한다.
도 11a 내지 도 11c를 참조하면, 상기 결과물을 소정의 온도에서 열처리하면, 상기 불순물층(도 10a 내지 도 10c의 65, 67) 내에 주입되어 있던 불순물이온들이 확산되어 n+소오스영역(68)과, 래치업 제어용 p+웰영역(66)이 형성된다. 이 때, 두 불순물층 사이의 농도차 및 N형 및 P형 불순물이온의 확산속도의 차이에 의해 상기 n+소오스영역(68)은 p_웰영역(62)의 표면 아래에 얕게 형성되고, 래치업 제어용 p+웰영역(66)은 상기 p_웰영역(62)을 관통하여 n_반도체층(56)의 일부까지 연장되도록 형성된다.
그리고, 상기 게이트전극(60)이 n+소오스영역(68)과 일정 거리 이격되도록 형성되었기 때문에, n+채널영역에서는 상기 n+소오스영역(68)이 게이트전극(60)과 접촉되지 않는다. 따라서, 이 부분에 채널이 형성되지 않음으로써 기생 다이리스터가 동작하지 않게 된다.
도 12a 내지 도 12c를 참조하면, p+웰영역(68) 및 n+소오스영역(66)이 형성된 결과물 상에, 예를 들어 PSG막과 같은 흐름성이 있는 절연막(70)을 도포한 후 열처리하여 리플로우시킨다. 이어서, 도 4의 콘택 형성용 마스크패턴(230)을 이용한 사진식각 공정으로 상기 절연막(70)을 패터닝함으로써, n+소오스영역(66) 및 p+웰영역(68)의 일부를 노출시키는 콘택홀을 형성한다. 다음에, 콘택홀이 형성된 결과물 상에 예를 들어 알루미늄(Al)을 증착한 후 패터닝함으로써 상기 n+소오스영역(66) 및 p+웰영역(68)의 일부와 접속된 금속전극(72)을 형성한다.
이상 본 발명의 실시예를 들어 상세히 설명하였으나 본 발명은 상기 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형 및 개량이 가능함은 물론이다.
상술한 본 발명에 의한 절연 게이트구조의 바이폴라 트랜지스터(IGBT) 및 그 제조방법에 따르면, n+채널이 형성되는 영역의 게이트전극을 n+소오스영역과 접촉되지 않고 일정 거리 이격되도록 형성함으로써, 이 부분에서 채널이 형성되지 않도록 한다. 따라서, 이 부분의 기생 npn 소자의 문턱전압이 무한대가 되므로, 이로 인해 상기 n+소오스영역으로 부터 게이트전극으로의 전류의 흐름이 차단된다. 결국, 마스크를 추가하지 않고 단순한 공정으로 래치업 방지 및 숏 서키트 전류 특성을 효과적으로 향상시킬 수 있다.
Claims (16)
- 고농도의 불순물이 도우프된 제1 도전형의 반도체기판;상기 반도체기판 상에 형성되며, 고농도로 도우프된 제2 도전형의 버퍼층;상기 버퍼층 상에 형성되며, 저농도로 도우프된 제2 도전형의 반도체층;상기 반도체층의 표면 아래에 형성된 제1 도전형의 웰;상기 웰내에 형성되며, 고농도로 도우프된 제2 도전형의 소오스영역; 및상기 반도체층 상에, 상기 소오스영역의 일 측과 인접하되, 상기 소오스영역과 캐소드전극과의 콘택이 형성될 영역에서는 채널이 형성되지 않도록 형성된 게이트전극을 구비하는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터.
- 제 1 항에 있어서, 상기 소오스영역과 캐소드전극과의 콘택이 형성될 영역에서는 상기 게이트전극이 상기 소오스영역과 접촉하지 않는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터.
- 제 1 항에 있어서, 상기 소오스영역들 사이에서 상기 웰을 관통하여 상기 반도체층의 일부까지 연장되도록 형성된 래치업 제어용 불순물영역을 더 구비하는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터.
- 제 1 항에 있어서, 상기 게이트전극이 형성된 결과물을 덮는 층간절연막과,상기 층간절연막에 의해 상기 게이트전극과 전기적으로 절연되며, 상기 소오스영역 및 상기 제1 도전형의 웰과 부분적으로 접속된 금속전극을 더 구비하는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터.
- 제 1 항에 있어서, 상기 제1 도전형은 P형이고, 제2 도전형은 N형인 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터.
- 제1 도전형의 불순물이 고농도로 도우프된 반도체기판 상에 제2 도전형의 버퍼층과 반도체층을 차례로 적층하는 단계;상기 반도체층의 표면 상에, 소정 간격 이격된 게이트전극을 형성하는 단계;상기 게이트전극 사이의 상기 반도체층에 제1 도전형의 웰을 형성하는 단계; 및상기 웰 내에, 그 일 측이 상기 게이트전극과 각각 인접하되, 캐소드전극과 의 콘택이 이루어지는 영역에서는 상기 게이트전극과 접촉하지 않는 제2 도전형의 소오스영역을 형성하는 단계를 구비하는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 반도체층은,에피택셜 성장에 의해 형성하는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 게이트전극을 형성하는 단계는,상기 반도체층의 표면 상에 게이트절연막을 형성하는 단계와,상기 게이트절연막 상에 도전층을 형성하는 단계와,캐소드전극과 상기 소오스영역 사이의 콘택이 이루어지는 영역에서는 상기 소오스영역과 소정 간격 이격되도록 상기 도전층 및 게이트절연막을 패터닝하는 단계로 이루어지는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 소오스영역을 형성하는 단계 전 또는 후에,상기 소오스영역 사이의 반도체층에 불순물이온을 주입하여 상기 제1 도전형의 웰을 관통하는 래치업 제어용 불순물영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 소오스영역을 형성하는 단계 후에,결과물 상에 절연막을 형성하는 단계와,상기 절연막을 부분적으로 식각하여 상기 제1 도전형의 웰 및 소오스영역의 일부를 노출시키는 콘택홀을 형성하는 단계, 및콘택홀이 형성된 결과물 상에 금속막을 형성하여, 상기 소오스영역 및 제1 도전형의 웰의 일부와 접속된 캐소드전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터의 제조방법.
- 제1 도전형의 불순물이 고농도로 도우프된 반도체기판 상에 제2 도전형의 버퍼층과 반도체층을 차례로 적층하는 단계;상기 반도체층의 표면 상에, 소정 간격 이격된 게이트용 도전층을 형성하는 단계;상기 게이트용 도전층 사이의 상기 반도체층에 제1 도전형의 웰을 형성하는 단계;상기 웰 내에, 그 일 측이 상기 게이트용 도전층과 각각 인접한 제2 도전형의 소오스영역을 형성하는 단계; 및상기 게이트용 도전층을 부분적으로 식각하여 상기 소오스영역과 소정간격 이격된 영역을 갖는 게이트전극을 형성하는 단계를 구비하는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터의 제조방법.
- 제 12 항에 있어서, 상기 반도체층은,에피택셜 성장에 의해 형성하는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터의 제조방법.
- 제 12 항에 있어서, 상기 소오스영역을 형성하는 단계 전 또는 후에,상기 소오스영역 사이의 반도체층에 불순물이온을 주입하여 상기 제1 도전형의 웰을 관통하는 래치업 제어용 불순물영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터의 제조방법.
- 제 12 항에 있어서, 상기 게이트전극을 형성하는 단계 후에,결과물 상에 절연막을 형성하는 단계와,상기 절연막을 부분적으로 식각하여 상기 제1 도전형의 웰 및 소오스영역의 일부를 노출시키는 콘택홀을 형성하는 단계, 및콘택홀이 형성된 결과물 상에 금속막을 형성하여, 상기 소오스영역 및 제1 도전형의 웰의 일부와 접속된 캐소드전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터의 제조방법.
- 제 12 항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 절연 게이트구조의 바이폴라 트랜지스터의 제조방법.
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