KR100255542B1 - 구동 n-채널 트랜지스터를 갖는 플립-플롭 회로 타입의 스태틱 반도체 메모리 - Google Patents
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Abstract
각각의 메모리 셀 칼럼을 위해 제공되고 상호 상보적인 제 1 및 제 2 비트라인, 상기 제 1 및 제 2 비트 라인에 접속되어서 상기 제 1 및 제 2 비트 라인들 사이의 전압차를 감지하여 증폭시키는 감도 증폭기를 포함하는 반도체 메모리에서, 제 2 비트 라인의 전위에 따라 고전압 공급 전위까지 제 1 비트 라인을 풀업하기 위한 제 1 풀업 회로가 제 1 비트 라인에 접속된다. 제 2 풀업 회로는 제 1 비트 라인의 전위에 따라 고전압 공급 전위보다 소정의 전위차 만큼 더 낮은 높은 레벨 전위로 제 2 비트 라인을 풀업하기 위해 제 2 비트 라인에 접속된다.
Description
본 발명은 반도체 메모리에 관한 것으로, 보다 상세하게는 구동 n채널 트랜지스터들를 갖는 플립플롭 회로 타입 메모리 셀들로 구성되고, 특정 용도의 집적회로에 내장하기에 적절한 스태틱 반도체 메모리에 관한 것이다.
제1도를 참조하면, 구동 n채널 트랜지스터들을 갖는 플립플롭 회로 타입 메모리 셀들로 구성되고 매트릭스 형태로 배열된 종래의 스태틱 반도체 집적 회로 메모리의 부분 회로도가 도시되어 있다(제 1의 종래 기술의 예).
도시된 종래의 스태틱 반도체 집적 회로 메모리는 다수의 메모리 셀 칼럼들을 포함하지만, 메모리 셀 칼럼들은 동일한 구조를 갖기 때문에 도면을 단순화하기 위해 1개의 메모리 셀만을 도시하고 있다. 도시된 메모리 셀 칼럼은 다수의 메모리 셀들(MC1 내지 MCm)을 포함하지만, 메모리 셀들은 동일한 구조를 갖기 때문에 도면을 단순화하기 위해 2개의 메모리 셀들(MC1 및 MCm)만이 도시되어 있다.
각각의 메모리 셀은, 다른 구동 트랜지스터의 드레인에 접속된 게이트를 각각 갖는 한 쌍의 소스 접지된 구동 n채널 MOS(금속 산화물 반도체 전계 효과 트랜지스터) 트랜지스터들(Q1 및 Q2), 및 고전압 공급 전위 Vcc에 접속된 소스와, 트랜지스터들(Q1 및 Q2) 각각의 드레인에 접속된 드레인에 접속된 드레인과, 트랜지스터들(Q1 및 Q2)의 게이트에 각각 접속된 게이트를 갖는 또다른 한 쌍의 p채널 MOS 트랜지스터(Q3 및 Q4)를 포함한다. 이러한 상호 접속에 따라, CMOS(complementary MOS) 플립플롭 회로는 부하로서 각각의 p채널 MOS 트랜지스터(Q3 및 Q4)들로 구성된다.
메모리 셀은, 소스 및 드레인을 갖고 그 중 하나가 트랜지스터들(Q1 및 Q3)의 드레인에 접속되는 스위칭 n채널 트랜지스터(Q5), 및 소스 및 드레인을 갖고 그중 하나가 트랜지스터들(Q2 및 Q4)의 드레인에 접속되는 또다른 스위칭 n채널 트랜지스터(Q6)를 더 포함한다.
도시된 종래의 스태틱 반도체 집적 회로 메모리는 각각의 메모리 셀 칼럼에 포함된 메모리 셀들을 위해 제공된 복수개의 워드 라인(WL1 내지 WLm)을 각각 하나씩 더 포함한다. 또한, 한 쌍의 비트 라인(BL1 및 BL2)이 한 쌍의 상보성 이진 데이터를 전송하기 위해 각각의 메모리 셀 칼럼에 제공된다. 각각의 워드 라인(WL1 내지 WLm)은 각각의 메모리 셀 칼럼의 대응하는 메모리 셀의 스위칭 트랜지스터들(Q5 및 Q6)의 게이트에 접속된다. 비트 라인 쌍중의 하나인 BL1은 대응하는 메모리 셀 칼럼에 포함된 모든 메모리 셀들의 스위칭 트랜지스터(Q5)의 나머지 소스 및 드레인에 접속되고, 비트 라인 쌍중의 다른 하나인 BL2가 동일하게 대응하는 메모리 셀 칼럼에 포함된 모든 메모리 셀의 스위칭 트랜지스터(Q6)의 나머지 소스 및 드레인에 접속된다. 이러한 구성에 있어서, 워드 라인(WL1 내지 WLm)중의 하나가 선택 레벨로 활성화되는 경우, 선택 레벨로 활성화된 워드 라인에 접속된 메모리 셀의 스위칭 트랜지스터(Q5 및 Q6)가 턴온되고, 즉 선택 레벨로 활성화된 워드 라인에 접속된 메모리 셀이 선택되므로, 상보적인 데이터는 상보적인 비트 라인(BL1 및 BL2) 쌍을 통해 선택된 메모리 셀의 플립플롭 회로에 기입될 수 있거나, 또는 상보적인 비트 라인(BL1 및 BL2) 쌍을 통해 선택된 메모리 셀의 플립플롭 회로로부터 판독될 수 있다.
또한, 도시된 종래의 스태틱 반도체 집적 회로 메모리는 비트 라인(BL1)에 접속된 제 1 입력을 갖는 제 1의 2입력 NAND 게이트(G1), 및 비트 라인(BL2)에 접속된 제 1 입력과, 제 1 NAND 게이트(G1)의 출력에 접속된 제 2 입력과, 제 1 NAND 게이트(G1)의 제 2 입력에 접속된 출력을 갖는 제 2의 2입력 NAND 게이트(G2)를 갖는 감도 증폭기를 포함하고 있으므로 플립플롭 회로는 2개의 NAND 게이트(G1 및 G2)로 구성된다. NAND 게이트(G1)의 출력에 접속된 입력 및 출력 단자(D0)에 접속된 출력을 갖는 인버터(IV1)가 또한 제공된다. 이러한 구성에 있어서, 감도 증폭기(1)는 상보적인 비트 라인들(BL1 및 BL2) 쌍간의 전압차를 감지하여 증폭시키도록 구성된다.
상술한 종래의 반도체 메모리에서, 데이터가 선택된 메모리 셀로부터 판독될 때, 비트 라인(BL1 및 BL2)이 다수의 메모리 셀들(MC1 내지 MCm)에 접속되고, 그 자체가 긴 배선 길이를 갖기 때문에, 각각의 비트 라인들(BL1 및 BL2)은 큰 부하를 형성하게 되어 비트 라인(BL1 및 BL2)의 레벨 전이 시간은 길어진다. 또한, 일반적으로, p채널 MOS 트랜지스터는 불순물확산 층들의 도전형의 차이로 인해 n채널 MOS 트랜지스터보다 더 작은 전류 구동 용량을 갖기 때문에, 비트 라인(BL1 및 BL2)은 구동 n채널 MOS 트랜지스터(Q1 및 Q2)의 작용에 의해 높은 레벨로 부터 낮은 레벨로 비교적 신속하게 전이되지만, 비트 라인(BL1 및 BL2)은 부하 p채널 MOS 트랜지스터(Q3 및 Q4)의 작용에 의해 낮은 레벨로부터 높은 레벨로 비교적 현저하게 서서이 전이된다. 이러한 문제는 메모리 셀(MC1 내지 MCm)의 부하 회로가 p채널 MOS 트랜지스터(Q3 및 Q4) 대신에 레지스터들로 구성되더라도 마찬가지로 발생할 것이다.
이러한 문제점을 극복하기 위하여, 예컨대 일본 특허출원 공개공보 제63-009095호 및 제 4-102294호에는 각각의 비트 라인이 높은 레벨과 낮은 레벨 사이의 중간 레벨로 프리챠지(precharged)되는 개선된 반도체 메모리가 제안되어 있다. 이러한 시도에서, 판독 동작은 프리챠지 동작이 완료될 때까지 시작될 수 있으며, 따라서 이러한 프리챠지 동작 기간은 동작 속도를 개선시키는데 장애가 된다.
한편, 특정 용도의 집적 회로(“ASIC”라 약칭함)에 사용된 반도체 메모리에서, 비트 라인의 전위 상승을 빠르게 하기 위해 각각의 비트 라인에 풀업(pull-up) 회로를 접속하도록 하는 한 종래 예가 있다.
제2도를 참조하면, 풀업 회로를 갖는 종래의 스태틱 반도체 집적 회로 메모리의 제 2의 예의 부분 회로도가 도시되어 있다(제 2의 종래 기술의 예). 제2도에서, 제1도에 나타낸 것과 유사한 요소들은 동일한 도면 부호로 나타냈으며, 그에 대한 설명은 명세서의 간략화를 위해 생략될 수 있다. 제1도 및 제2도의 비교로 알 수 있는 바와 같이, 제 2 종래 기술의 예는 제1도에 나타낸 제 1 종래 기술의 예에서 비트 라인(BL1 및 BL2) 각각에 추가로 접속된 풀업 회로(2 및 2X)를 특징으로 한다.
풀업 회로(2)는 고전압 공급 전위(Vcc)에 접속된 소스, 비트 라인(BL1)에 접속된 드레인, 및 비트 라인(BL2)에 접속된 게이트를 갖는 p채널 트랜지스터(21)를 포함한다. 풀업 회로(2X)는 고전압 공급 전위(Vcc)에 접속된 소스, 비트 라인(BL2)에 접속된 드레인, 및 비트 라인(BL2)에 접속된 게이트를 갖는 p채널 트랜지스터(22)를 포함한다.
제 2의 종래 기술의 예의 이러한 반도체 메모리의 동작에 대해서 제3도의 파형도를 참조하여 기술한다.
비트 라인(BL1)이 낮은 레벨로부터 높은 레벨로 변화할 때, 비트 라인(BL2)은 높은 레벨로부터 낮은 레벨로 변화한다. 이러한 작용에 있어서, 비트 라인(BL2)의 전위가 풀업 회로(2)의 트랜지스터(Q21)의 임계치(Vta)보다 낮아질 때, 트랜지스터(Q21)는 턴온되어 고전압 공급 전위(Vcc)가 턴온된 트랜지스터(Q21)를 통해 비트 라인(BL1)에 공급된다. 따라서, 비트 라인(BL1)이 높은 레벨(고전압 공급전위 Vcc)에 도달하는데 소요되는 시간이 단축된다. 제3도에서, 점선은 풀업 회로(2)를 구비하지 않은 제 1의 종래 기술의 예를 나타낸다.
다른 한편, 풀업 회로(2X)의 트랜지스터(Q22)는 상기 레벨 전이 처리의 초기 단계에서 온 상태에 있지만, 메모리 셀들(MC1 내지 MCm)의 트랜지스터(Q2)가 트랜지스터(Q2)보다 훨씬 큰 전류 구동 용량을 갖고 있기 때문에, 온 상태의 트랜지스터(Q22)의 영향력은 매우 적다.
이러한 제 2 종래 기술의 예에서, 예컨대 특정 데이터 판독 시간은 낮은 레벨 데이터에 대해서는 2.9ns, 높은 레벨 데이터에 대해서는 4.2ns였다.
따라서, 높은 레벨 데이터 판독 시간과 낮은 레벨 데이터 판독 시간 사이의 차는 제 2의 종래 기술의 예에서 크게 개선되었지만, 높은 레벨 데이터 판독 시간이 무시할 수 없는 정도로 낮은 레벨 데이터 판독 시간보다 훨씬 더 크고, 그에 따라서 전체 판독 속도는 여전히 느리다.
이러한 문제점을 극복하기 위해, 풀업 전위를 보다 낮추는 것이 고려될 수도 있지만, 반대로 잡음 등의 악영향이 감도 증폭기에 발생한다.
따라서, 본 발명의 목적은 종래 기술의 상기 결함들을 극복한 반도체 메모리를 제공하는 것이다.
본 발명의 다른 목적은, 감도 증폭기에 잡음 등의 악영향을 주지 않고, 높은 레벨 데이터 판독 시간과 낮은 레벨 데이터 판독 시간 사이의 시간차를 최소화하여 전체 판독 속도를 증가시킬 수 있는 스태틱 반도체 메모리를 제공하는 것이다.
본 발명의 상기 목적 및 다른 목적들은 본 발명에 따라서, 구동 n채널 트랜지스터를 갖는 플립플롭 타입의 복수개의 메모리 셀들을 포함하는 적어도 1개의 메모리 셀 칼럼; 상기 적어도 1개의 메모리 셀 칼럼에 포함된 상기 복수개의 메모리 셀들의 대응하는 1개의 메모리 셀을 위해 각각 제공되어, 상기 대응하는 1개의 메모리 셀이 선택될 때 상기 대응하는 1개의 메모리 셀을 선택된 상태로 하는 복수개의 워드 라인; 상기 적어도 1개의 메모리 셀 칼럼에 대해 제공되고 상호 상보적인 제 1 및 제2 비트 라인들; 상기 제 1 및 제 2 비트 라인들에 접속되어 상기 제 1 및 제 2 비트 라인들 사이의 전압차를 감지하여 증폭시키는 감도 증폭기; 상기 제 1 비트 라인에 접속되어, 상기 제 2 비트 라인의 전위에 따라 제 1의 높은 레벨의 전위까지 상기 제 1 비트 라인의 전위를 풀업시키는 제 1 풀업 회로; 및 상기 제 2 비트 라인에 접속되어, 상기 제 1 비트 라인의 전위에 따라서 상기 제 1의 높은 레벨의 전위보다 소정의 전위 차이만큼 더 낮은 제 2의 높은 레벨의 전위까지 상기 제 2 비트 라인의 전위를 풀업시키는 제 2 풀업 회로를 포함하는 반도체 메모리에 의해 달성된다.
본 발명에 따른 반도체 메모리의 한 실시예에서, 제 1 풀업 회로는 고전압 공급 전위에 접속된 소스, 제 1 비트 라인에 접속된 드레인, 및 제 2 비트 라인에 접속된 게이트를 갖는 제 1 p채널 트랜지스터를 포함하고, 제 2 풀업 회로는 제 2 비트 라인에 접속된 드레인, 및 제 1 비트 라인에 접속된 게이트를 갖는 제 2 p채널 트랜지스터, 및 상기 고전압 공급 전위보다 소정의 전위차 만큼 더 낮은 전압을 제 2 p채널 트랜지스터의 소스에 공급하기 위해, 제 2 p채널 트랜지스터의 소스에 접속된 한 단부 및 고전압 공급 전위에 접속된 타 단부를 갖는 전압 강하 수단을 포함한다.
전압 강하 수단은 고전압 공급 전위에 접속된 양극 및 제 2 p채널 트랜지스터의 소스에 접속된 음극을 갖는 다이오드 제 2 p채널 트랜지스터의 소스와 고전압 공급 전위 사이에 접속되고 상호 접속된 컬렉터 및 베이스를 갖는 바이폴러 트랜지스터, 및 제 2 p채널 트랜지스터의 소스와 고전압 공급 전위 사이에 접속되고 상호 접속된 드레인 및 게이트를 갖는 전계 효과 트랜지스터로 구성되는 군으로부터 선택된 어느 하나로 형성될 수 있는 다이오드 수단으로 형성된다.
바람직하게는, 감도 증폭기는 제 1 및 제 2 비트 라인으로부터 한 쌍의 상보적인 데이터의 레벨 변화에 기초하여 출력 회로로부터 출력되는 출력 신호의 레벨을 변화시키기 위한 상기 출력 회로를 포함하고, 상기 출력 회로는 제 1 비트 라인의 높은 레벨 데이터에 기초하여 출력 회로로부터 출력된 높은 레벨 및 낮은 레벨중 어느 하나가 높은 레벨 및 낮은 레벨중 다른 하나로 전이될 때 최종 레벨을 결정하도록 구성된다. 감도 증폭기의 출력 회로는 제 1 비트 라인에 접속된 제 1 입력을 갖는 제 1의 2입력 NAND 게이트, 및 제 2 비트 라인에 접속된 제 1 입력과, 제 1의 2입력 NAND 게이트의 출력에 접속된 제 2 입력과 제 1의 2입력 NAND 게이트의 제 2 입력에 접속된 출력을 갖는 제 2의 2입력 NAND 게이트로 구성될 수 있고, 상기 제 1의 2입력 NAND 게이트의 출력은 출력 회로의 출력을 구성한다.
본 발명의 상기 및 다른 목적들, 특징들 및 장점들은 첨부된 도면을 참조하여 본 발명의 양호한 실시예들에 대한 하기의 상세한 설명으로부터 명백해질 것이다.
제1도는 구동 n채널 트랜지스터들을 갖는 플립플롭 회로 타입 메모리 셀들로 구성된 스태틱 반도체 집적 회로 메모리의 제 1의 종래 기술예의 부분 회로도.
제2도는 구동 n채널 트랜지스터들을 갖는 플립플롭 회로 타입 메모리 셀들로 구성된 스태틱 반도체 집적 회로 메모리의 제 2의 종래 기술예의 부분 회로도.
제3도는 제2도에 나타낸 반도체 메모리에서의 비트 라인 쌍의 전압 변화를 나타내는 도면.
제4도는 본 발명에 따른 스태틱 반도체 집적 회로 메모리의 한 실시예를 도시한 부분 회로도.
제5도는 제4도에 나타낸 반도체 메모리에서의 비트 라인 쌍의 전압 변화를 나타내는 도면.
제6도 내지 제9도는 제4도에 나타낸 반도체 메모리의 실시예의 각종 변형예들을 도시한 부분 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 감도 증폭기 IV1 : 인버터
2,2X,2A,2B,2C,2D,2E : 풀업 회로 BL1,BL2 : 비트 라인
WL1, WLm : 워드 라인 MC1,MCm : 메모리 셀
Vcc : 고전압 공급 전위 Vtd : 임계 전압
G1,G2 : NAND 게이트
Q1,Q2,Q3,Q4,Q5,Q6,Q21,Q22,Q23 : 트랜지스터
제4도를 참조하면, 본 발명에 따를 스태틱 반도체 집적 회로 메모리의 한 실시예의 부분 회로도가 도시되어 있다. 제4도에서, 제1도 및 제2도에 나타낸 것과 유사한 소자들은 동일한 참조 번호로 나타내었으며, 따라서 그에 대한 설명은 명세서의 간략화를 위해 생략하기로 한다.
제2도 및 제4도간의 비교를 통해서 알 수 있는 바와 같이, 제4도에 나타낸 실시예는 제2도에 나타낸 풀업 회로(2X)가 비트 라인(BL2)에 접속된 드레인 및 비트 라인(BL1)에 접속된 게이트를 갖는 p채널 트랜지스터(Q22), 및 트랜지스터(Q22)의 소스에 접속된 드레인 및 게이트와 고전압 공급 전위(Vcc)에 접속된 소스를 갖는 또다른 p채널 트랜지스터(Q23)를 포함하는 또다른 풀업 회로(2A)로 대체되어 있다는 점에서 특징이 있다. 이러한 p채널 트랜지스터(Q23)은 기능적으로 다이오드를 구성하고, 고전압 공급 전위(Vcc)보다 트랜지스터(Q23)의 임계 전압(Vtb)만큼 더 낮은 전압을 트랜지스터(Q22)의 소스에 인가한다. 따라서, 풀업 회로(2A)는 비트 라인(BL1)의 전위에 따라서 고전압 공급 전위(Vcc)보다 트랜지스터(Q23)의 임계 전압(Vtb)만큼 더 낮은 높은 레벨의 전위까지 비트 라인(BL2)를 풀업시키도록 기능한다.
이러한 반도체 메모리의 동작에 대해 제5도의 파형도를 사용하여 기술하기로 한다.
하나의 선택된 메모리 셀(예, MC1)에 저장된 데이터가 비트 라인(BL1)이 낮은 레벨로부터 높은 레벨로 변화하도록 판독될 때, 비트 라인(BL2)는 제5도에 나타낸 바와 같이 높은 레벨로부터 낮은 레벨로 변화한다. 이 시점에서, 비트 라인(BL2)의 전위가 풀업 회로(2)의 트랜지스터(Q21)의 임계 전압(Vta)보다 낮아질 때, 트랜지스터(Q21)가 턴온됨으로써 고전압 공급 전위(Vcc)는 턴온된 트랜지스터(Q21)을 통해 비트 라인(BL1)에 공급된다. 결과적으로, 비트 라인(BL1)이 높은 레벨(고전압 공급 전위 Vcc)에 도달하는데 필요한 시간은 단축된다.
비트 라인(BL1)이 낮은 레벨로부터 높은 레벨로 변화하는 이러한 처리에 있어서, 풀업 회로(2)내의 트랜지스터(Q21)의 게이트에 공급된 비트 라인(BL2)의 전위는 제5도에 나타낸 바와 같이, 풀업 트랜지스터(2A)의 전압 강하 트랜지스터(Q23)의 작용에 의해 트랜지스터(Q23)의 임계 전압(Vtb)만큼 고전압 공급 전위(Vcc)보다 더 낮은 높은 레벨의 전위(즉, Vcc-Vtb)까지 이러한 판독 동작이 시작되기 전의 동작에 의해 이미 풀업된다. 따라서, 판독 동작이 시작될 때, 비트 라인(BL2)의 전위는 상기 낮아진 높은 전압 레벨로부터 낮은 레벨을 향하여 더 낮아지기 시작하고, 따라서 비트 라인(BL2)의 전위가 트랜지스터(Q21)의 임계 전압(Vta)보다 더 낮아지게 되는데 요구되는 시간은, 비트 라인(BL2)의 전위가 고전압 공급 전위(Vcc)로부터 더 낮아지기 시작하는 제2도에 나타낸 제 2의 종래 기술의 예와 비교할 때 단축된다. 즉, 트랜지스터(Q21)가 턴온될 때까지의 시간은 단축될 수 있고, 따라서 비트 라인(BL1)을 고전압 공급 전위(Vcc)까지 풀업시키기 위해 요구되는 시간은 제5도에서 실선으로 나타낸 바와 같이 단축될 수 있다. 제5도에서 점선은 제1도 및 제2도에 나타낸 제 1 및 제 2 종래 기술의 예를 도시하는 것이다.
구체적으로는, 낮은 레벨의 판독 시간은 2.9ns였지만, 높은 레벨의 판독 시간은 3.7ns로 감소될 수 있을 것이다. 즉, 낮은 레벨의 판독 시간과 높은 레벨의 판독 시간 사이의 시간 차이는 단축될 수 있을 것이다.
이제, 비트 라인(BL1)이 낮은 레벨로부터 높은 레벨로 변화하고 비트 라인(BL2)이 높은 레벨로부터 낮은 레벨로 변화할 때의 감도 증폭기(1)의 레벨 전이에 관핸 주의를 기울여 보자, 먼저, 비트 라인(BL2)의 낮은 레벨로의 변화에 응답하여, NAND 게이트(G2)의 출력은 높은 레벨로 되고, 그 후에는 비트 라인(BL1)의 높은 레벨로의 변화에 응답하여, NAND 게이트(G1)의 출력은 낮은 레벨로 된다. 따라서, 상태는 레벨 전이의 최종 상태로 된다. NAND 게이트(G1)의 출력의 낮은 레벨은 인버터(IV1)에 의해 반전되어, 높은 레벨 신호를 출력한다.
다음으로, 비트 라인(BL1)이 높은 레벨로부터 낮은 레벨로 변화하고 비트 라인(BL2)이 낮은 레벨로부터 높은 레벨로 변화할 때의 감도 증폭기(1)의 레벨 전이에 관해 주의를 기울여 보자. 먼저, 비트 라인(BL1)의 낮은 레벨로의 변화에 응답하여, NAND 게이트(G1)의 출력은 높은 레벨에 도달하고, 이는 다시 인버터(IV1)에 의해 반전되어 낮은 레벨 신호를 출력한다. 그러나, 이 시점에서, 상태는 레벨 전이의 최종 상태에 도달하지 못한다. 그 후에는, 비트 라인(BL2)의 높은 레벨로의 변화에 응답하여, NAND 게이트(G2)의 출력은 낮은 레벨에 도달한다. 따라서, 상태는 레벨 전이의 최종 상태로 된다.
상술한 바와 같이, 도시된 감도 증폭기(1)에 있어서, 높은 레벨로의 출력 레벨 전이의 최종 상태가 비트 라인(BL1)의 높은 레벨로의 전이에 의해 결정되고, 이 최종 상태의 데이터의 레벨이 감도 증폭기(1)로부터 출력된다. 다른 한편으로, 비트 라인(BL1)의 낮은 레벨로의 전이는 출력 데이터의 레벨 변화로서 즉각적으로 나타나지만, 이 시점에서 감도 증폭기의 내부의 레벨 전이는 최종 상태로 되지 않는다. 따라서, 비트 라인(BL1)의 높은 레벨로의 신속한 전이에 의해 신속한 판독 동작이 행하여지지만, 비트 라인(BL2)의 높은 레벨로의 신속한 전이는 판독 동작의 신속화에 대해 실질적인 영향을 주지는 못한다고 말할 수 있다. 따라서, 고전압 공급 전위(Vcc)보다 더 낮은 높은 레벨 전위(Vcc-Vtb)까지 비트 라인(BL1)을 풀업시킬 필요가 없다. 달리 말하자면, 출력 레벨의 출력을 결정하는 비트 라인(BL1)의 높은 레벨 전위를 고전압 공급 전위(Vcc)에서 유지할 수 있기 때문에, 감도 증폭기(1)의 입력에 공급된 데이터는 잡음에 대해 큰 마진을 갖는다. 감도 증폭기에 대한 잡음 및 기타 다른 악영향들을 방지할 수 있다.
상기 실시예에서, 감도 증폭기(1)는 NAND 게이트(G1 및 G2)로 구성된 플립플롭을 포함하도록 구성되었지만, 플립플롭 회로를 갖지 않는 종래의 증폭기, 예를 들면 비트 라인(BL1)에 접속된 한 쌍의 종속 인버터들(cascaded inverters)로 구성될 수 있다. 이러한 변형예에서, 비트 라인(BL1)의 레벨은 그대로 출력되지만, 신속한 판독 동작 및 잡음 방지 특성이 상기 실시예와 유사하게 얻어질 수 있다.
제6도 내지 제9도를 참조하면, 제4도에 나타낸 반도체 메모리의 실시예의 여러가지 변형예들의 부분 회로도들이 도시되어 있다. 이들 도면에서, 풀업 회로를 제외하면 제4도에 나타낸 반도체 메모리와 동일해지기 때문에 도면의 간략화를 위해 단지 1개의 메모리 셀(MCm)만을 블록의 형태로 도시하고 있다.
제6도에 나타낸 제1의 변형예에서, 풀업 회로(2A)는 전압 강하 소자(이는 제4도에 나타낸 실시예의 p채널 트랜지스터(Q23)로 형성되었음)가 p채널 트랜지스터(Q23)와 유사하게 기능적으로 다이오드를 구성하도록, 트랜지스터(Q22)의 소스에 접속된 에미터 및 고전압 공급 전위(Vcc)에 공통적으로 접속된 컬렉터 및 베이스를 갖는 NPN 바이폴러 트랜지스터(Q24)로 형성되는 풀업 회로(2B)로 대체된다.
제7도에 나타낸 제 2의 변형예에서, 풀업 회로(2A)는 전압 강하 소자(이는 제4도에 나타낸 실시예의 p채널 트랜지스터(Q23)로 형성되었음)가 p채널 트랜지스터(Q23)와 유사하게 기능적으로 다이오드를 구성하도록, 트랜지스터(Q22)의 소스에 접속된 소스 및 고전압 공급 전위(Vcc)에 공통적으로 접속된 드레인 및 게이트를 갖는 n채널 트랜지스터(Q25)로 형성되는 풀업 회로(2C)로 대체된다.
이들 변형예에서, 제4도에 나타낸 실시예에서 얻어진 것과 유사한 장점들이 얻어질 수 있다.
더욱이, 전압 강하 소자(제4도에 나타낸 실시예에서는 p채널 트랜지스터(Q23)로 형성되었음)는 제8도에 나타낸 바와 같이 그의 양극에서 고전압 공급 전위(Vcc)에 접속되고, 그의 음극에서 트랜지스터(Q22)의 소스에 접속된 다이오드(D1)로 단순히 형성된다.
또한, 제4도, 제6도, 제7도 및 제8도에 나타낸 실시예들에서 직렬로 접속된 트랜지스터(Q22) 및 전압 강하 소자가 제 위치에서 서로 교환될 수 있다. 예를 들면, 제4도의 실시예는 제9도에 나타낸 바와 같이 p채널 트랜지스터(Q23)의 드레인 및 게이트가 비트 라인(BL2)에 공통적으로 접속되고 p채널 트랜지스터(Q23)의 소스가 p채널 트랜지스터(Q22)의 드레인에 접속되고 추가로 p채널 트랜지스터(Q22)의 소스가 고전압 공급 전위(Vcc)에 접속되는 구성을 변형될 수 있다.
상기 실시예들에서, 감도 증폭기(1)에 포함되고 비트 라인(BL2)에 접속된 게이트를 갖는 p채널 트랜지스터(도시하지 않음)의 절대값이 풀업 회로들(2A 내지 2E)의 전압 강하 소자(Q23, Q24, Q25, D1)의 전압 강하량보다 더 작은 경우에, 미소량의 온전류(on-current)가 문제의 p채널 트랜지스터를 통해 흐른다. 따라서, 감도 증폭기(1)에 포함되고 비트 라인(BL2)에 접속된 게이트를 갖는 p채널 트랜지스터(도시하지 않음)의 절대값이 풀업 회로들(2A 내지 2E)의 전압 강하 소자(Q23, Q24, Q25, D1)의 전압 강하량보다 더 큰 것이 바람직하다.
이와 같이, 본 발명은 특정 실시예들과 관련하여 도시되고 기술되었지만, 본 발명은 도시된 구조들의 상세한 설명에만 국한되지 않고, 그의 수정예들 및 변형예들이 첨부된 특허청구범위의 범위 내에서 실시 가능함을 유의한다.
Claims (9)
- 반도체 메모리에 있어서, 구동 n채널 트랜지스터를 갖는 플립플롭 타입의 복수개의 메모리 셀들을 포함하는 적어도 1개의 메모리 셀 칼럼; 상기 적어도 1개의 메모리 셀 칼럼에 포함된 상기 복수개의 메모리 셀들의 대응하는 1개의 메모리 셀을 위해 각각 제공되고, 상기 대응하는 1개의 메모리 셀이 선택될 때 상기 대응하는 1개의 메모리 셀을 한 선택된 상태로 하기 위한 복수개의 워드 라인; 상기 적어도 1개의 메모리 셀 칼럼에 대해 제공되고, 상호 상보적인 제 1 및 제2 비트 라인; 상기 제 1 및 제 2 비트 라인들에 접속되어서, 상기 제 1 및 제 2 비트 라인들 사이의 전압차를 감지하여 증폭시키기 위한 감도 증폭기; 상기 제 1 비트 라인에 접속되어서, 상기 제 2 비트 라인의 전위에 따라 제 1의 높은 레벨의 전위까지 상기 제 1 비트 라인의 전위를 풀업하기 위한 제 1 풀업 회로; 및 상기 제 2 비트 라인에 접속되어서, 상기 제 1 비트 라인의 전위에 따라 소정의 전위차 만큼 상기 제 1의 높은 레벨의 전위보다 더 낮은 제 2의 높은 레벨의 전위까지 상기 제 2 비트 라인의 전위를 풀업하기 위한 제 2 풀업 회로를 포함하는 반도체 메모리.
- 제1항에 있어서, 상기 제 1 풀업 회로는 고전압 공급 전위에 접속된 소스, 상기 제 1 비트 라인에 접속된 드레인, 및 제 2 비트 라인에 접속된 게이트를 갖는 제 1 p채널 트랜지스터를 포함하고, 상기 제 2 풀업 회로는 상기 제 2 비트 라인에 접속된 드레인, 및 상기 제 1 비트 라인에 접속된 게이트를 갖는 제 2 p채널 트랜지스터, 및 상기 고전압 공급 전위보다 상기 소정의 전위차 만큼 더 낮은 전압을 상기 제 2 p채널 트랜지스터의 상기 소스에 공급하기 위해서 상기 제 2 p채널 트랜지스터의 소스에 접속된 한 단부 및 고전압 공급 전위에 접속된 다른 한 단부를 갖는 전압 강하 수단을 포함하는 반도체 메모리.
- 제2항에 있어서, 상기 전압 강하 수단은 다이오드 수단으로 형성되는 반도체 메모리.
- 제3항에 있어서, 상기 다이오드 수단은 상기 고전압 공급 전위에 접속된 양극 및 제 2 p채널 트랜지스터의 상기 소스에 접속된 음극을 갖는 다이오드, 상기 제 2 p채널 트랜지스터의 상기 소스와 상기 고전압 공급 전위 사이에 접속되고 상호 접속된 컬렉터 및 베이스를 갖는 바이폴러 트랜지스터, 및 상기 제 2 p채널 트랜지스터의 상기 소스와 상기 고전압 공급 전위 사이에 접속되고 상호 접속된 드레인 및 게이트를 갖는 전계 효과 트랜지스터로 구성되는 군으로부터 선택된 것으로 형성되는 반도체 메모리.
- 제1항에 있어서, 상기 제 1 풀업 회로는 고전압 공급 전위에 접속된 소스, 상기 제 1 비트 라인에 접속된 드레인, 및 상기 제 2 비트 라인에 접속된 게이트를 갖는 제 1 p채널 트랜지스터를 포함하고, 상기 제 2 풀업 회로는 상기 제 2 비트 라인과 상기 고전압 공급 전위 사이에 직렬로 접속되는 전압 강하 수단과 제 2 p채널 트랜지스터를 포함하고, 상기 제 2 p채널 트랜지스터의 게이트가 상기 제 1 비트 라인에 접속되는 반도체 메모리.
- 제5항에 있어서, 상기 제 2 p채널 트랜지스터의 드레인의 상기 제 2 비트 라인에 접속되고, 상기 전압 강하 수단의 한 단부가 상기 제 2 p채널 트랜지스터의 소스에 접속되고, 상기 전압 강하 수단의 다른 한 단부가 상기 고전압 공급 전위에 접속되어, 상기 고전압 공급 전위보다 상기 소정의 전위차 만큼 더 낮은 전압을 상기 제 2 p채널 트랜지스터의 상기 소스에 공급하는 반도체 메모리.
- 제5항에 있어서, 상기 전압 강하 수단의 한 단부가 상기 제 2 비트 라인에 접속되고, 상기 전압 강하 수단의 다른 한 단부가 상기 제 2 p채널 트랜지스터의 드레인에 지속되며, 상기 제 2 p채널 트랜지스터의 소스가 상기 고전압 공급 전위에 접속되어, 상기 고전압 공급 전위보다 상기 소정의 전위차 만큼 더 낮은 전압이 상기 제 2 비트 라인에 공급되는 반도체 메모리.
- 제1항에 있어서, 상기 감도 증폭기는 상기 제 1 및 제 2 비트 라인으로 부터 한 쌍의 상보적인 데이터의 레벨 변화에 기초하여 출력 회로로부터 출력되는 출력 신호의 레벨을 변화시키기 위한 상기 출력 회로를 포함하고, 상기 출력 회로는 상기 제 1 비트 라인의 높은 레벨 데이터에 기초하여 상기 출력 회로로부터 출력된 높은 레벨 및 낮은 레벨 중의 하나가 상기 높은 레벨 및 상기 낮은 레벨중의 다른 하나로 전이될 때 최종 레벨을 결정하도록 구성되는 반도체 메모리.
- 제8항에 있어서, 상기 감도 증폭기의 상기 출력 회로는 상기 제 1 비트 라인에 접속된 제 1 입력을 갖는 제 1의 2입력 NAND 게이트, 및 상기 제 2 비트 라인에 접속된 제 1 입력, 상기 제 1의 제 1의 2입력 NAND 게이트의 출력에 접속된 제 2 입력, 및 상기 제 1의 2입력 NAND 게이트의 제 2 입력에 접속된 출력을 갖는 제 2의 2입력 NAND 게이트를 포함하고, 상기 제 1의 2입력 NAND 게이트의 출력이 상기 출력 회로의 출력을 구성하는 반도체 메모리.
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