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KR100243352B1 - 주파수 합성기용 동기 검출회로 - Google Patents

주파수 합성기용 동기 검출회로 Download PDF

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KR100243352B1
KR100243352B1 KR1019970071625A KR19970071625A KR100243352B1 KR 100243352 B1 KR100243352 B1 KR 100243352B1 KR 1019970071625 A KR1019970071625 A KR 1019970071625A KR 19970071625 A KR19970071625 A KR 19970071625A KR 100243352 B1 KR100243352 B1 KR 100243352B1
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정선종
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Abstract

본 발명은 이동 통신 주파수 합성기에서 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 동기 검출회로에 관한 것으로서, 주파수 합성부에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로와, 상기 지연회로의 출력 신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력 신호와 주파수 합성부에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트와, 기준 주파수 신호를 입력하여 상기 지연회로보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로와, 상기 1/2 지연회로의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭과, 상기 D 플립플롭이 로직 하이 상태인지를 판별하고 전압을 생성하는 아날로그 적분 회로와, 상기 아날로그 적분 회로에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된 주파수 합성기용 동기 검출 방법 및 그 회로를 제공함으로써, 동기 검출기를 구현하는 게이트 수를 줄여 전력 소모를 감소시키고, 칩에서 차지하는 면적을 줄여 원가의 절감 및 통신회로에서 가장 중요한 잡음을 감소시켜, 통신용 칩에서 요구하는 저전력과 저잡음 특성에 적용할 수 있는 효과가 있다.

Description

주파수 합성기용 동기 검출회로
본 발명은 이동 통신 주파수 합성기에서 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 동기 검출회로에 관한 것이다.
이동 통신용 주파수 합성기는 통신용 칩의 중요한 블록으로 믹서의 로컬 오실레이터(local oscillator) 신호를 발생시키는 역할을 한다. 특히, 이 신호는 송수신기 전체 시스템의 성능에 크게 영향을 미치므로 이 블록의 설계가 중요하다. 통신용 주파수 합성기의 루프 변수를 효과적으로 바꾸면 acquisition time을 줄이면서도 잡음 및 다른 상호 방해 신호를 제거하는 등 성능 개선을 이룰 수 있는 장점을 가진다. 따라서, 주파수 합성기는 동기 유무를 알려주는 신호가 필요한데, 이 신호는 주파수 합성기의 상태를 검사하는 회로로 만들 수 있다.
종래에는 주파수 합성기용 동기 검출회로를 미국 특허 No. 3988696, 3956710에서 보듯이 복잡한 카운터와 주변 회로를 이용하여 구성하므로, 그에 따른 전력 소모가 많고, 디지털 잡음 발생의 원인이 되었다.
도 1은 종래의 주파수 합성기 구성도로서, 입력되는 주파수(fin)와 주파수 합성부(10)에서 발생한 주파수(fv)의 위상을 비교하여 그 차이를 신호로 출력하는 위상 비교기(11)와, 상기 위상 비교기(11)로부터 출력된 신호와 동기 검출회로(20)로부터 출력된 신호를 입력하여, 저역 주파수만을 통과시키는 저역 통과 필터(12)와, 상기 저역 통과 필터(12)로부터 출력된 신호를 입력하여 주파수(fv)를 발생시키는 전압 제어 발진기(13)와, 상기 전압 제어 발진기(13)로부터 출력된 주파수(fv)와 입력되는 주파수(fin)를 합성하여 출력하는 차동 주파수 곱셈기(14)와, 상기 주파수 합성기(14) 출력 신호의 아날로그 신호를 디지털 논리 레벨로 변환하는 버퍼(15)와 상기 버퍼(15)의 출력 신호를 입력하고, 동기 검출을 하는 동기 검출회로(20)로 구성된다.
도 2는 도 1의 동기 검출회로 구성도이다.
제 1 AND 게이트(21)는 주파수 합성부(10)의 버퍼(15)로부터 출력되는 차동 주파수(fdiff) 신호와 일정 시간이 계산되어 궤환되는 신호를 논리곱하여 출력하고, 1024 2진 카운터(22)는 제 2 단안정 회로(26)로부터 리셋 신호를 받아, 상기 제 1 AND 게이트(21)로부터 출력된 신호를 입력하여 2진 카운트하여 출력하며, 제 2 AND 게이트(23)는 상기 1024 2진 카운터(22)로부터 출력된 신호를 논리곱하여 인버터(24)와 D 플립플롭(27)으로 출력한다. 그리고, 인버터(24)는 상기 제 2 AND 게이트(23)로부터 출력된 신호를 반전시켜 상기 제 1 AND 게이트(21)로 궤환 입력시킨다. D 플립플롭(27)은 제 1 단안정 회로(25)로부터 클럭 신호를 받아, 상기 제 2 AND 게이트(23)로부터 출력된 신호를 지연시켜 출력한다.
상기와 같이 종래의 동기 검출회로는 많은 게이트가 필요하므로 전력 소모가 크고 칩에서 큰 면적을 차지하며, 디지털 카운터를 사용하여 피크 전류를 발생시키므로 잡음이 발생하는 문제점이 있다.
상기 문제점을 해결하기 위해 본 발명은, 동기 상태의 기준을 동기창(locking window)으로 설정하고, 동기창 안에 원하는 신호의 상승 에지가 일정 개수 들어오면 최종 출력은 주파수 동기 신호 로직 하이를 출력하여 동기 상태임을 알려 주고, 반대로 일정 개수 미만이거나 없으면 최종 출력은 주파수 동기 신호를 로우를 출력하여 주파수 비동기(unlock) 상태임을 알려 주는 주파수 합성기용 동기 검출회로를 제공하여, 동기 검출기를 구현하는 게이트 수를 줄여 전력 소모를 감소시키고, 칩에서 차지하는 면적을 줄여 통신회로에서 가장 중요한 잡음을 감소시킴으로서, 통신용 칩에서 요구하는 저전력과 저잡음 특성에 적용할 수 있도록 하는데 그 목적이 있다.
도 1은 종래의 주파수 합성기 구성도,
도 2는 도 1의 동기 검출회로 구성도,
도 3은 본 발명이 적용되는 주파수 합성기 구성도,
도 4는 도 3의 동기 검출회로 구성도,
도 5는 도 4의 동작 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
10,100 : 주파수 합성부 11 : 위상 비교기
12 : 저역 통과 필터 13 : 전압 제어 발진기
14 : 차동 주파수 곱셈기 15 : 버퍼
20,200 : 동기 검출회로 21 : 제 1 AND 게이트
22 : 1024 2진 카운터 23 : 제 2 AND 게이트
24 : 인버터 25 : 제 1 단안정 회로
26 : 제 2 단안정 회로 27,205 : D 플립플롭
101 : 주파수/위상 검출기 102 : 루프 필터
103 : 전압 제어 발진기 104 : N 나누기부
201 : 지연회로 202 : 인버터
203 : AND 게이트 204 : 1/2 지연회로
206 : 히스테리시스 게이트 211 : 트랜지스터
212 : 전류원 213 : 캐패시터
본 발명은 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 이동 통신 주파수 합성기용 동기 검출회로에 관한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명이 적용되는 주파수 합성기 구성도로서, 입력되는 기준 주파수 신호와 주파수 합성부(100)에서 발생한 신호의 위상 및 주파수를 비교하고 그 차이 신호를 출력하는 주파수/위상 검출기(101)와, 상기 주파수/위상 검출기(101)로부터 출력된 주파수/위상 차이를 나타내는 전류 신호와 동기 검출회로(200)의 출력 신호를 입력하여 전압 제어 발진기(103)로 출력하고, 전체 시스템의 밴드 폭을 결정하는 루프필터(102)와, 상기 루프필터(102)로부터 출력된 신호를 입력하여 제어 전압 신호를 발생시키는 전압 제어 발진기(103)와, 상기 전압 제어 발진기(103)로부터 발생한 신호를 입력하고 필요한 숫자로 나누는 N 나누기부(104)와 입력되는 기준 주파수 신호와 상기 주파수 합성부(100)에서 발생한 신호를 입력하고 동기 검출하는 동기 검출회로(200)로 구성된다.
상기와 같이 구성된 주파수 합성기의 동작을 살펴보면 다음과 같다.
주파수 합성부(100)의 주파수/위상 검출기(101)는 입력되는 기준 주파수와 주파수 합성부(100)로부터 발생하는 주파수를 입력하고, 상기 신호들의 위상 및 주파수를 비교하여 그 차이 신호를 출력하며, 루프 필터(102)는 상기 주파수/위상 검출기(101)로부터 출력된 신호와 동기 검출회로(200)의 출력 신호를 입력하여 전압 제어 발진기(103)로 출력하고, 전체 시스템이 밴드 폭을 결정한다. 전압 제어 발진기(103)는 상기 루프 필터(102)로부터 출력된 신호를 입력하여 주파수를 발생시키고, N 나누기부(104)는 상기 전압 제어 발진기(103)로부터 출력된 신호를 입력하여 요구하는 숫자로 나누어 상기 주파수/위상 검출기(101)와 동기 검출회로(200)로 출력한다. 여기서, 상기 동기 검출회로(200)의 출력은 두 가지 용도의 신호로 이용될 수 있는데, 첫째는 이중 전류 모드 형태의 주파수 합성기일 경우 전류펌프회로의 전류량 선택 신호로 사용되어 빠른 동기 시간을 갖는 시스템을 구현할 수 있고, 둘째는 주파수 합성기의 현재 상태를 시스템에 이를 알려주는 신호로도 사용된다.
도 4는 도 3의 동기 검출회로의 구성도로서, 주파수 합성부(100)에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로(201)와, 상기 지연회로(201)로부터 출력된 신호를 반전시켜 출력하는 인버터(302)와, 상기 인버터(302)로부터 출력된 신호와 주파수 합성부(100)에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트(203)와, 기준 주파수 신호를 입력하여 상기 지연회로(201)보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로(204)와, 상기 1/2 지연회로(204)의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트(203)의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭(205)과, 상기 D 플립플롭(205)이 로직 하이 상태인지를 판별하고 전압을 생성하는 아날로그 적분 회로(210)와, 상기 아날로그 적분 회로(210)에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된다. 그리고, 상기 아날로그 적분 회로(210)는 상기 D 플립플롭(205)의 출력 신호가 하이일 경우에는 오프되고, 로우일 경우에는 온되는 트랜지스터(211)와, 아날로그 적분 회로(210)에 전류를 공급하는 전류원(212)과, 상기 트랜지스터(211)가 온되면 충전하고, 트랜지스터(211)가 오프되면 방전하는 캐패시터(213)로 구성된다.
상기와 같이 구성된 동기 검출회로의 동작을 살펴보면 다음과 같다.
지연 회로(201)가 주파수 합성부(100)의 N 나누기부(104)에서 발생한 신호를 지연시켜 출력하면, 인버터(202)는 상기 지연 회로(201)로부터 출력된 신호를 반전시켜 출력하고, AND 게이트(203)는 상기 인버터(202)로부터 출력된 신호와 주파수 합성부(100)의 N 나누기부(104)에서 발생한 신호를 논리곱하여 출력한다. 이때, AND 게이트(203)의 출력 신호는 동기창이 된다. 그리고, 1/2 지연 회로(204)는 기준 주파수 신호를 상기 지연 회로(201)의 지연 시간 보다 1/2 적은 지연 시간으로 지연시켜 출력하며, D 플립플롭(205)은 상기 1/2 지연 회로(204)의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트(203)의 출력 신호를 입력하여 지연시켜 출력한다.
트랜지스터(211), 전류원(212), 및 캐패시터(213)로 구성된 아날로그 적분 회로(210)는 상기 D 플립플롭(205)이 로직 하이 상태인지를 구분하고, 일정 전압을 발생시키며, 히스테리시스 게이트(206)는 상기 아날로그 적분 회로(210)에서 발생한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시킨다.
여기서, 상기 D 플립플롭(205)은 상향 에지(edge)에서 로직 하이가 입력되면, 로직 하이를 출력시킨다. 그래서, 기준 주파수의 한 주기가 주파수 합성기에서 발생한 클럭이 최소한 한번은 주파수 동기가 맞았음을 알린다. 그러나, 이 한번으로 주파수 합성기가 안정적으로 동기 되어 있다고 판단할 수 없기 때문에 연속적으로 일정한 시간동안 D 플립플롭(205)이 로직 하이 상태 인지 알기 위해 아날로그 적분 회로(210) 사용하였다.
도 5는 도 4의 동작 타이밍도이다.
(a)는 주파수 합성부(100)의 N 나누기부(104)에서 출력되는 신호의 파형을 나타내고, (b)는 인버터(202)로부터 출력되는 신호의 파형을 나타내며, (c)는 AND 게이트(203)로부터 출력되는 신호의 파형을 나타낸다. 그리고, (d)는 기준 주파수 신호의 파형을 나타내고, (e)는 1/2 지연 회로(204)로부터 출력되는 신호의 파형을 나타내며, (f)는 노드(1)의 신호 파형을 나타내고, (g)는 동기 검출회로의 출력 신호를 나타낸다.
신호(a)와 신호(b)를 AND 게이트(203)에 통과시키면 신호(c)의 동기창이 각 주기마다 펄스신호를 발생한다. 현재 상태의 주파수 합성기 신호(a)와 기준 주파수(d)를 비교하기 위해 상기에서 정의한 동기창에 기준 주파수를 1/8 * T(52)만큼 지연을 시키면 이 클럭 신호(e)의 상승 에지(edge)는 동기창 안에 들어오게 된다. 일정한 수의 에지(edge)가 동기창(51) 안에 들어오면 D 플립플롭(205)의 출력(
Figure 1019970071625_B1_M0001
)은 로직 하이가 되어, 트랜지스터(211)는 오프가 되고 전류원(212)은 캐패시터(213)에 전류를 공급하여 노드(1)의 전압이 상승하므로 히스테리시스 게이트(206)에서 정의된 위 문턱전압을 넘어 최종적으로 로직 하이를 출력한다.
상기와 같이, 첫번째로 주파수 합성기에 동기가 이루어(locking) 졌을 때에는 신호(a)와 같이 기준 주파수와 같은 주기의 신호가 발생되고, 이 신호를 이용하여 현재 주기 1/4 * T(T : 기준 입력 주파수의 주기)시간 만큼을 동기창으로 정의 하면 지연회로(201)의 지연시간은 1/4*T를 갖는다. 따라서, 이 신호는 신호(b)가 된다.
둘째로, 주파수 합성기가 동기를 못 이루었을 때(unlocking) 에는 신호(e)가 동기창 신호(c)안에 들어 가지 못하고 밖에 있으므로, D 플립플롭(205)은 로직 로우를 발생시켜서, 트랜지스터(211)를 온시키므로 캐패시터(213)가 방전되어 이 노드(1)의 전압이 정의된 히스테리시스 게이트(206)의 아래 문턱 전압보다 떨어지면, 동기 검출회로는 최종적으로 로직 로우를 출력한다. 따라서, 주파수 합성기가 아직 동기(locking)되어 있지 않음을 알려주고 있다.
상기와 같이 본 발명에 따른 동기 검출 방법 및 회로는 간단한 몇 개의 게이트 구성으로 주파수 합성기의 동기 여부를 검출하고, 이 기능을 이용하여 주파수 합성기가 빠른 시간에 동기 되도록 전류펌프의 전류량을 크게 하거나, 위상잡음을 줄이고, 안정되게 동작하도록 전류량을 줄여주고, 회로가 간단하여 소비전력이 적고, 디지털 잡음의 발생을 작게 하고, 사용 면적이 적은 효과가 있다.
본 발명은 주파수 합성부에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로와, 상기 지연회로의 출력 신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력 신호와 주파수 합성부에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트와, 기준 주파수 신호를 입력하여 상기 지연회로보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로와, 상기 1/2 지연회로의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭과, 상기 D 플립플롭이 로직 하이 상태인지를 판별하고 전압을 생성하는 아날로그 적분 회로와, 상기 아날로그 적분 회로에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된 주파수 합성기용 동기 검출 방법 및 그 회로를 제공하여, 동기 검출기를 구현하는 게이트 수를 줄여 전력 소모를 감소시키고, 칩에서 차지하는 면적을 줄여 통신회로에서 가장 중요한 잡음을 감소시킴으로서, 통신용 칩에서 요구하는 저전력과 저잡음 특성에 적용할 수 있다.

Claims (2)

  1. 이동 통신 주파수 합성기에서 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 동기 검출회로에 있어서,
    주파수 합성부(100)에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로(201)와;
    상기 지연회로(201)로부터 출력된 신호를 반전시켜 출력하는 인버터(302)와;
    상기 인버터(302)로부터 출력된 신호와 주파수 합성부(100)에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트(203)와;
    기준 주파수 신호를 입력하여 상기 지연회로(201)보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로(204)와;
    상기 1/2 지연회로(204)의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트(203)의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭(205)과;
    상기 D 플립플롭(205)이 로직 하이 상태인지를 판별하고 전압을 생성하는 아날로그 적분 회로(210)와;
    상기 아날로그 적분 회로(210)에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된 것을 특징으로 하는 주파수 합성기용 동기 검출회로.
  2. 제 1 항에 있어서,
    상기 아날로그 적분 회로(210)는, 상기 D 플립플롭(205)의 출력 신호가 하이일 경우에는 오프되고, 로우일 경우에는 온되는 트랜지스터(211)와;
    아날로그 적분 회로(210)에 전류를 공급하는 전류원(212)과;
    상기 트랜지스터(211)가 온되면 충전하고, 트랜지스터(211)가 오프되면 방전하는 캐패시터(213)로 구성된 것을 특징으로 하는 주파수 합성기용 동기 검출회로.
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