KR100245080B1 - D flip-flop circuit - Google Patents
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Abstract
본 발명은 디 플립-플롭(D flip-flop) 회로에 관한 것으로, 특히 인가되는 클럭신호의 상승에지와 하강에지 모두에서 데이타 전송이 가능케 하도록, 클럭신호와 그의 반전된 신호의 레벨에 의해 데이터를 선택적으로 전달하는 제1·제2 전달 수단과, 상기 제1·제2 전달 수단에 의해 선택적으로 전달된 데이터를 각각 래치시켜 저장하는 제1·제2 래치 수단과, 상기 제1·제2 래치수단에 의해 저장된 각각의 데이타와 클럭신호가 순차 반전된 신호 및 클럭신호의 반전된 신호와 각각 논리곱하는 제1, 제2 논리 회로와, 상기 제1, 제2 논리회로에 의해 조합된 데이터를 각각 다른 클럭 레벨의 상태에서 출력하기 위한 출력 수단을 구비하는 것을 특징으로 제1, 제2 전송수단, 제1, 제2 래치수단, 제1, 제2 논리회로와 출력부를 구비한 고속 데이타 전송용 디 필립-플롭 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a D flip-flop circuit, in particular that data is transferred by the level of the clock signal and its inverted signal to enable data transfer on both the rising and falling edges of the applied clock signal. First and second transfer means for selectively transferring, first and second latch means for latching and storing data selectively transferred by the first and second transfer means, and the first and second latches, respectively. First and second logic circuits each of which are stored by the means and the clock signal are sequentially ANDed by the inverted signal and the inverted signal of the clock signal, respectively, and the data combined by the first and second logic circuits, respectively. And output means for outputting at different clock levels, wherein the first, second transfer means, first and second latch means, first and second logic circuits, and output units are provided. Phillip-Flop Spinner Relate to.
Description
본 발명은 디 플립-플롭(D flip-flop) 회로에 관한 것으로, 특히 클럭의 상승에지와 하강에지 모두에서 데이타 전송이 가능한 디 플립-플롭 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a D flip-flop circuit, and more particularly, to a de flip-flop circuit capable of data transfer on both the rising and falling edges of a clock.
종래의 D 플립-플롭 회로의 경우 클럭의 상승에지(leading edge) 또는 하강에지(trailing edge)중 하나만을 선택하여 데이타를 전송해야 하는데 비하여 본 발명에 의한 D 플립-플롭 회로는 클럭의 상승에지와 하강에지 모두에서 데이타 전송이 일어 나므로 동일한 속도의 클럭을 사용할 경우 2배의 데이타 전송능력을 갖게 된다.In the conventional D flip-flop circuit, only one of the leading edge and the trailing edge of the clock has to be selected for data transmission, while the D flip-flop circuit according to the present invention has a rising edge of the clock. Data transfer occurs on both falling edges, resulting in twice the data transfer capacity when using the same clock speed.
그러므로 본 발명에 의한 D플립-플롭 회로는 빠른속도의 데이타 전송이 필요한 논리 회로의 구성에 적용되어 사용될 수 있다.Therefore, the D-flip-flop circuit according to the present invention can be applied to a configuration of a logic circuit that requires a high speed data transfer.
일반적으로, 종래의 D 플립-플롭은 클럭의 상승에지(leading edge)와 하강에 지(trailing edge) 중 어느 하나의 에지(edge)에서만 데이타 전송이 가능하므로, 고속의 데이타 전송을 위해서는 클럭의 동작속도를 높이거나, 추가회로를 이용하여 클럭의 상승에지와 하강에지 모두에서 데이타 전송이 가능토록 회로를 구성해야 했다.In general, since the conventional D flip-flop can transmit data only at one edge of the clock leading edge and the trailing edge, the clock operation is performed for high speed data transfer. The circuitry had to be configured to increase the speed or to use additional circuitry to transfer data on both the rising and falling edges of the clock.
또한 상기 추가회로뿐만 아니라 데이타를 출력하는 디바이스와 이를 받아들이는 디바이스 각각이, 클럭의 상승에지에서 동기 되는 데이타와 하강에지에서 동기 되는 데이타를 나누어 송신 및 수신을 한뒤 이를 다시 원래대로 합쳐야 하는(멀티플렉싱해야 하는) 번거로움 및 기술적 어려움이 있었으며, 만약 송신용 디바이스에서 정확한 데이타 분리가 이루어지지 않았거나 수신용 디바이스에서 정확한 데이타 복원이 이루어지지 않은 경우 데이타 전송의 오류가 발생하는 문제점이 있었다.In addition to the additional circuit, each device that outputs data and each device that receives the data must transmit and receive data that is synchronized at the rising edge of the clock and the data synchronized at the falling edge to transmit and receive the data, and then add them back together (multiplexing). There was a hassle and technical difficulties, and there was a problem in that an error in data transmission occurred if an accurate data separation was not performed in a transmitting device or an accurate data restoration was not performed in a receiving device.
또한, 종래의 D 플립-플롭을 이용해 반도체 장치를 구현할 경우 여러개의 기본셀을 사용해야 하므로 설계 및 공정상의 불안정으로 인한 제품의 불량발생률이 매우 높으며, 설계면적이 커지게 되는 문제점이 있었다.In addition, when a semiconductor device is implemented using a conventional D flip-flop, a plurality of basic cells must be used, and thus a failure rate of a product due to design and process instability is very high and a design area becomes large.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 인가되는 클럭신호의 상승에지와 하강에지 모두에서 데이타 전송이 가능케 한 고속 데이바 전송용 디 플립-플롭 회로를 제공하는 데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a de- flip-flop circuit for high-speed data transmission that enables data transmission on both the rising edge and the falling edge of the applied clock signal. have.
제1도는 본 발명의 일실시예에 의한 디 플립-플롭 회로도.1 is a de flip-flop circuit diagram according to an embodiment of the present invention.
제2도는 제1도에 도시된 디 플립-플롭 회로의 동작 타이밍도.2 is an operation timing diagram of the de-flip-flop circuit shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
MT1, MT2 : 제1 및 제2 전달 게이트MT1, MT2: first and second transfer gates
상기 목적을 달성하기 위하여, 본 발명에 의한 디 플립-플롭(D flip-flop) 회로는 클럭신호와 그의 반전된 신호의 레벨에 의해 데이터를 선택적으로 전달하는 제1·제2 전달 수단과, 상기 제1·제2 전달 수단에 의해 선택적으로 전달된 데이타를 각각 래치시켜 저장하는 제1·제2 래치 수단과, 상기 제1·제2 래치 수단에 의해 저장된 각각의 데이타와 클럭신호가 순차 반전된 신호 및 클럭신호의 반전된 신호와 각각 논리곱하는 제1, 제2 논리 회로와, 상기 제1, 제2 논리회로에 의해 조합된 데이터를 각각 다른 클럭 레벨의 상태에서 출력하기 위한 출력 수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the D flip-flop circuit according to the present invention comprises first and second transfer means for selectively transferring data by the level of a clock signal and its inverted signal, and First and second latch means for latching and storing data selectively transferred by the first and second transfer means, and respective data and clock signals stored by the first and second latch means are sequentially reversed. And first and second logic circuits each logically ANDed with the inverted signal of the signal and the clock signal, and output means for outputting data combined by the first and second logic circuits at different clock levels, respectively. It is characterized by.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다. 이하, 첨부된 도면을 참조하며 본 발명의 일실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명의 일실시예에 의한 디 플립-플롭 회로도를 나타낸 것으로, 제1 노드(N1)로 입력되는 클럭신호(clock)가 P 채널 모스 트랜지스터의 게이트로 인가되며, 상기 클럭 신호가 제1 인버터(I1)에 의해 반전된 제 3 노드(N3)의 전위가 게이트로 인가되는 N 채널 모스 트랜지스터로 구성되어 입력 데이타신호(data)를 Q0노드로 전달하는 제1 전달 트랜지스터(MT1)와, 상기 제3 노드(N3)의 전위 가 게이트로 인가되는 P 채널 모스 트랜지스터와 상기 클럭신호(clock)가 게이트로 인가되는 N 채널 모스 트랜지스터로 구성되어 입력 데이타신호(data)를 Q1노드로 전달하는 제2 전달 트랜지스터(MT2)와, 상기 Q0노드의 전위를 래치시키기 위해 서로 입력단과 출력단이 직렬로 연결된 제3, 제4 인버터(I3, I4)로 구성된 제1 래치부(10)와, 상기 Q1노드의 전위를 래치시키기 위해 서로 입력단과 출력단이 직렬로 연결된 제5, 제6 인버터(I5, I6)로 구성된 제2 래치부(20)와, 상기 Q0노드의 전위를 제1 입력으로 하고, 상기 제3 노드(N3)의 전위가 제2 인버터(I2)에 의해 반전된 신호를 제2 입력으로 하는 제1 AND 게이트(AND1)와, 상기 제3노드(N3)의 전위가 제2 인버터(I2)에 의해 반전된 신호를 제2 입력으로 하는 제1 AND 게이트(AND1)와, 상기 제3노드의 전위를 제1 입력으로 하고, 상기 Q1노드의 전위를 제2 입력으로 하는 제2 AND 게이트(AND2)와, 상기 두 AND 게이트(AND1, AND2)의 출력을 입력으로 해서 출력신호(Q) 및 보수 출력신호(/Q)를 출력하는 출력부(30)로 구성된다.FIG. 1 is a diagram illustrating a de-flip-flop circuit according to an embodiment of the present invention, wherein a clock signal input to the first node N1 is applied to a gate of a P-channel MOS transistor, and the clock signal is A first transfer transistor MT1 composed of an N-channel MOS transistor in which the potential of the third node N3 inverted by the first inverter I1 is applied as a gate to transfer the input data signal data to the Q0 node; A P-channel MOS transistor whose potential of the third node N3 is applied as a gate and an N-channel MOS transistor where the clock signal is applied as a gate is configured to transfer an input data signal data to the Q1 node. A
여기서, 상기 출력부(30)는 상기 제1, 제2 AND 게이트(AND1, AND2)의 출력을 입력으로 해서 제4 노드로 출력신호를 출력하는 OR 게이트(OR1)와, 상기 제4 노드(N4)의 신호를 일정시간 지연시켜 출력신호(Q)를 출력하기 위해 직렬 연결된 제7, 제8 인버터(I7, I8)와, 상기 제4 노드(N4)의 신호를 반전시켜 보수 출력신호(/Q)를 출력하는 제9 인버터(I9)로 구성된다.Here, the output unit 30 is an OR gate OR1 for outputting an output signal to a fourth node with the outputs of the first and second AND gates AND1 and AND2 as inputs, and the fourth node N4. In order to output the output signal Q by delaying the signal of a predetermined time, the seventh and eighth inverters I7 and I8 connected in series and the signal of the fourth node N4 are inverted to compensate for the output signal (/ Q). ) Is configured as a ninth inverter I9.
상기 구성으로 이루어진 본 발명에 의한 디 플립-플롭(D flip-flop) 회로의 동작을 살펴보면 다음과 같다.The operation of the D flip-flop circuit according to the present invention having the above configuration will be described below.
데이타 입력노드(N2)에 신호가 인가되면 제1·제2 전달 게이트(MT1, MT2)로 데이타 신호(data)가 전달되는데, 인가되는 클럭신호(clock)의 전위가 '하이' 이면 제2 전달 게이트(MT2)는 턴-온되어 데이타 입력노드(N2)의 신호(data)가 Q1노드로 전달되지만, 제1 전달 게이트(MT1)는 턴-오프되어 데이타(data)가 Q0노드로 전달되지 못하고 Q0노드에는 제3·제4 인버터(I3, I4)로 구성된 제1 래치부(10)의 특성에 따라 결정된 초기값이 실리게 된다. 상기 Q1노드로 전달된 데이타 신호(data)는 제2 래치부(20)에 의해 래치되게 된다.When a signal is applied to the data input node N2, the data signal data is transmitted to the first and second transfer gates MT1 and MT2. When the potential of the clock signal applied is 'high', the second transmission is performed. The gate MT2 is turned on so that the signal data of the data input node N2 is transferred to the Q1 node, but the first transfer gate MT1 is turned off so that data is not transferred to the Q0 node. The initial value determined according to the characteristics of the
상기 제1, 제2 래치부(10, 20)에 의해 저장된 Q0, Q1노드의 전위는 각각 제1, 제2 AND 게이트로 입력되어 인가되는 클럭신호(clock)의 전위 상태에 따라 하나가 선택 되어진다. 즉, 상기 클럭신호(clock)가 '하이' 이면 상기 Q1노드로 전달된 데이타 신호(data)가 입력되는 제2 AND게이트(AND2)의 다른 입력으로 제1 인버터(11)에 의해 반전된 '로우' 전위를 띄는 클럭신호(clock)가 인가되므로 제2 AND게이트(AND2)의 출력신호는 상기 Q1노드의 전위에 상관없이 반전된 클럭신호에 의해 '로우' 가 된다. 그러나, 제1 AND 게이트(ANDI)의 입력으로는 클럭신호가 제1 인버터(I1)와 제2 인버터(I2)에 의해 두번 반전된 '하이' 전위의 신호와 Q0노드의 전위가 인가되므로, 제1 AND 게이트(AND1)의 출력신호는 Q0노드의 전위에 따라 결정된다.One of the potentials of the Q0 and Q1 nodes stored by the first and
그러므로, 상기 제1·제2 AND 게이트(AND1, AND2)의 출력신호를 두 입력으로 하는 출력부(30)의 OR 게이트(OR1)의 출력은 결국 Q0노드의 전위에 따라 결정되어져 제4 노드(N4)의 전위를 결정하며, 상기 제4 노드(N4)의 전위가 제7·제8 인버터에 의해 일정시간 지연되어 출력신호(Q)를 출력하며, 그 보수 출력신호(/Q)는 제9 인버터(I9)에 의해 제4 노드(N4)의 전위가 반전되어 출력되게 된다.Therefore, the output of the OR gate OR1 of the output unit 30 that uses the output signals of the first and second AND gates AND1 and AND2 as two inputs is ultimately determined according to the potential of the Q0 node and thus the fourth node ( The potential of the fourth node N4 is determined, and the potential of the fourth node N4 is delayed for a predetermined time by the seventh and eighth inverters to output the output signal Q, and the complementary output signal / Q is the ninth. The potential of the fourth node N4 is inverted and output by the inverter I9.
만약, 클럭신호(Clock)의 전위가 '하이' 에서 '로우'로 천이되면, 반대로 제2 전달 게이트(MT2)가 턴-오프되고, 제1 전달 게이트(MT1)가 턴-온되어 데이타 입력신호(data)는 Q0노드로 전달되므로, 제1 AND 게이트(AND1)의 출력은 제1·제2 인버터(I1, I2)에 의해 두번 반전된 클럭신호('로우' 전위)에 의해 Q0노드의 전위에 상관없이 '로우'가 된다. 그리고, 제2 AND 게이트(AND2)의 입력으로는 클럭신호가 제1 인버터(I1)에 의해 반전된 신호('하이' 전위)와 Q1노드의 전위가 인가되므로 그 출력은 Q1노드의 전위에 따라 결정된다.If the potential of the clock signal Clock transitions from 'high' to 'low', on the contrary, the second transfer gate MT2 is turned off and the first transfer gate MT1 is turned on to turn on the data input signal. Since data is transferred to the Q0 node, the output of the first AND gate AND1 is the potential of the Q0 node by the clock signal ('low' potential) inverted twice by the first and second inverters I1 and I2. It will be 'low' regardless. Since the clock signal is inverted by the first inverter I1 and the potential of the Q1 node is applied to the input of the second AND gate AND2, the output thereof depends on the potential of the Q1 node. Is determined.
결국, 출력부(30)의 OR 게이트(OR1)의 입력으로는 '로우' 전위와 Q1노드의 전위가 인가되므로, 그 출력은 Q1노드의 전위에 따라 달라져 제4 노드(N4)로 출력된다. 그리고, 상기 제4노드(N4)의 신호 즉, Q1노드의 전위가 제7·제8 인버터(I7, I8)를 거쳐 일정시간 지연된 후 출력신호(Q)로 출력되고, 제9 인버터(I9)를 거쳐 반전된 신호가 보수 출력신호(/Q)로 출력된다.As a result, since the 'low' potential and the potential of the Q1 node are applied to the input of the OR gate OR1 of the output unit 30, the output is output to the fourth node N4 depending on the potential of the Q1 node. Then, the signal of the fourth node N4, that is, the potential of the Q1 node is delayed for a predetermined time through the seventh and eighth inverters I7 and I8 and then output as an output signal Q, and the ninth inverter I9 The inverted signal is outputted as a complement output signal (/ Q).
결론적으로, 클럭신호(clock)가 '하이' 인 동안은 D 플립-플롭의 출력신호는 Q0노드의 전위가 출력되고, 상기 클럭신호가 '로우' 인 동안은 출력신호로 Q1노드의 전위를 출력하게 되는 것이다.In conclusion, the output signal of the D flip-flop outputs the potential of the Q0 node while the clock signal is 'high', and outputs the potential of the Q1 node as the output signal while the clock signal is 'low'. It is done.
제2도는 본 발명에 의한 디 플립-플롭 회로의 동작 타이밍도를 나타낸 것으로, (a)의 데이타 입력에 대해 인가해 주는 (b)의 클럭신호가 '하이' 인 구간에서는 Q0노드로 전송된 데이타가 출력신호(Q)로 출력되며, 클럭신호가 '로우' 인 구간에서는 Q1노드로 전송된 데이타가 출역신호로 출력되어 결과적으로 클럭의 상승에지와 하강에지 모두에서 데이타 전송이 가능해짐을 나타낸다.2 is an operation timing diagram of the de-flip-flop circuit according to the present invention. In the period in which the clock signal of (b) applied to the data input of (a) is 'high', the data transmitted to the Q0 node is shown. Is output as the output signal (Q), and when the clock signal is 'low', the data transmitted to the Q1 node is output as the departure signal, indicating that data can be transmitted at both the rising edge and the falling edge of the clock.
이상에서 설명한 바와 같이 본 발명에 의한 디 플립-플롭 회로에 의하면, 클럭의 상승에지와 하강에지 모두에서 데이타 전송이 가능해져 고속으로 데이타를 전송할 수 있는 매우 뛰어난 효과가 있다.As described above, according to the de-flip-flop circuit of the present invention, data can be transmitted at both the rising edge and the falling edge of the clock, so that the data can be transmitted at high speed.
또한, 여러개의 기본셀을 사용해야 하는 종래의 디 플립-플롭 회로에 비해 하나의 기본셀로 처리가 가능하기 때문에 소자의 신뢰도 및 불량률을 감소시킬 수 있으며, 설계면적에 있어서도 약 40%를 감소시킬 수 있어서 원가절감 측면에도 매우 큰 효과가 있다. 아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, since a single base cell can be processed as compared to a conventional de-flip-flop circuit that requires multiple base cells, reliability and defect rate of the device can be reduced, and a design area of about 40% can be reduced. In terms of cost reduction, there is a very big effect. In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be possible to various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the following claims You will have to look.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970026827A KR100245080B1 (en) | 1997-06-24 | 1997-06-24 | D flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970026827A KR100245080B1 (en) | 1997-06-24 | 1997-06-24 | D flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990003036A KR19990003036A (en) | 1999-01-15 |
| KR100245080B1 true KR100245080B1 (en) | 2000-02-15 |
Family
ID=19510928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970026827A KR100245080B1 (en) | 1997-06-24 | 1997-06-24 | D flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100245080B1 (en) |
-
1997
- 1997-06-24 KR KR1019970026827A patent/KR100245080B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990003036A (en) | 1999-01-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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