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KR100231356B1 - 적층형 세라믹칩 인덕터 및 그 제조방법 - Google Patents

적층형 세라믹칩 인덕터 및 그 제조방법 Download PDF

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Publication number
KR100231356B1
KR100231356B1 KR1019950029375A KR19950029375A KR100231356B1 KR 100231356 B1 KR100231356 B1 KR 100231356B1 KR 1019950029375 A KR1019950029375 A KR 1019950029375A KR 19950029375 A KR19950029375 A KR 19950029375A KR 100231356 B1 KR100231356 B1 KR 100231356B1
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KR
South Korea
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sheet
conductor
conductor pattern
chip inductor
ceramic chip
Prior art date
Application number
KR1019950029375A
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Inventor
에이이치 우리우
오사무 마키노
히로노부 치바
치사 요코타
Original Assignee
모리시타요이찌
아쯔시다덴기산교 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시타요이찌, 아쯔시다덴기산교 가부시기가이샤 filed Critical 모리시타요이찌
Publication of KR960012058A publication Critical patent/KR960012058A/ko
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Abstract

본 발명은, 노이즈대책부품등 디지틀기기의 소형·박형화에 따른 고밀도실장회로에 많이 사용되고 있는 적층형세라믹칩인덕터의 고임피던스화와 저도체저항화를 양립하고 또한 저적층화에 의해 신뢰성향상과 저코스크화를 목적으로 하며, 그 구성에 있어서, 전주법에 의해 형성한 권선코일형상 도금도체(2),(5)를 각각 시이트형상 자성체층(1),(6)에 전사하는 동시에, 시이트형상 자성체층(3)에 형성한 관통구멍(4)을 개재해서, 권선코일형상 도금도체(2)와 (5)를 접속함으로써, 저적층화, 고임피던스화 및 저도체저항화를 동시에 실현할 수 있는 것이다.

Description

적층형 세라믹칩인덕터 및 그 제조방법
제1도는 본 발명의 제1실시예 있어서의 적층형 세라믹칩인덕터의 구조를 표시한 분해사시도
제2도는 본 발명의 제1실시예에 있어서의 적층형 세라믹칩인덕터의 제조공정을 표시한 설명도
제3도는 본 발명의 제1실시예에 있어서의 적층형 세라믹칩인덕터의 제조공정을 표시한 설명도
제4도는 본 발명의 제1실시예에 있어서의 적층형 세라믹칩인덕터의 제조공정을 표시한 설명도
제5도는 본 발명의 제1실시예에 있어서의 적층형 세라믹칩인덕터의 제조공정을 표시한 설명도
제6도는 본 발명의 각 실시예에 있어서의 적층형세라믹칩인덕터의 외관사시도
제7도는 본 발명의 제2, 제5 및 제6실시예에 있어서의 적층형 세라믹칩인덕터의 구조를 표시한 분해사시도
제8도는 본 발명의 제3실시예에 있어서의 적층형 세라믹칩인덕터의 구조르 표시한 분해사시도
제9도는 본 발명의 제4실시예에 있어서의 적층형 세라믹칩인덕터의 구조를 표시한 분해사시도.
제10도는 본 발명의 제5실시예에 있어서의 적층형 세라믹칩인덕터의 제조공정을 표시한 설명도.
제11도는 본 발명의 제6실시예에 있어서의 적층형 세라믹칩인덕터의 제조공정을 표시한 설명도.
제12도는 본 발명의 제7실시예에 있어서의 적층형 세라믹칩인덕터의 구조를 표시한 분해사시도.
제13도는 본 발명의 제1실시예에 있어서의 적층세라믹칩인덕터의 구조의 다른 일례를 표시한 부분사시도.
제14도는 본 발명의 각 실시예에 대한 비교예로서의 적층형 세라믹칩인덕터의 제조공정을 표시한 설명도.
* 도면의 주요부분에 대한 부호의 설명
1, 3, 6, 13, 15, 16, 18, 19, 21, 24, 26, 28, 31, 33, 40, 41, 43 : 시이트형상 자성체층
2, 5, 14, 20, 23, 27, 30 : 권선코일형 도금도체
4, 16, 22, 29 : 관통구멍
8, 32, 36 : 베이스스테인레스판 9, 37 : Ag이형층
10, 34, 38 : Ag도체패턴 11 : 도금레지스트패턴
12 : 외부전극 17, 25 : 후막도체
39 : 발포사이트
42 : 지그재그형 코일형상 도금도체
본 발명은 자성체 또는 절연체층과 도체증으로 이루어진 시이트를 복수매 적층하고 소성에 의해 코일형상 도체선로가 구성되는 적층형 세라믹칩인덕터 및 그 제조방법에 관한 것이다.
최근, 적층형 세라믹칩인덕터는 노이즈대책부품 등 디지틀기기의 소형·박형화에 따른 고밀도실장회로에 많이 사용되고 있다.
이하, 종래의 적층형 세라믹칩인덕터의 제조방법에 대해서 설명한다.
일본국 실개소 59-145009호 공보에 표시된 바와 같이, 미리 자성체 그린시이트에 1바퀴미만의 도체선로{도체페이스트}를 인쇄해두고, 도체선로가 인쇄된 각 자성체 그린시이트를 적층압착시키고, 자성체 그린시이트에 형성된 관통구멍을 개재해서 상하의 층의 사이에서, 도체선로를 전기적으로 접속시켜서, 코일형상 도체선로를 형성하고, 적층된 자성그린시이트 및 코일형상 도체선로를 일괄소성한 적층형 세라믹칩인덕터가 알려져 있다.
그러나, 종래의 적층형 세라믹칩인덕터는, 큰 임피던스(또는 인덕턴스)를 얻고자 하면, 코일형상 도체선로의 감기수를 늘일 필요가 있고, 이에 따라서 적층수를 증가시키지 않으면 안되었다.
그런데 이와 같이 적층수가 증가하면, 적층공정 횟수가 증가하고, 제조코스트가 증가한다는 문제가 있었다. 또, 각 그린시이트사이에서의 도체접속개소가 증가하고, 접속신뢰성도 저하한다는 문제도 발생하고 있었다.
이들 과제를 해결하기 위하여 일본국 특개평 4-93006호 공보에 표시된 바와 같이, 자성체 시이트의 자성체층을 사용하고, 동일 평면내에 1바퀴 이상의 도체층을 후막인쇄기술에 의해서 형성해서, 이것들을 적층하고, 또한 미리 자성체층에 형성되어 있었던 관통구멍을 통해서 인접하는 상하의 각 도체층을 전기적으로 접합시킴으로써, 적층수가 적어도 비교적 큰 임피던스를 가진 적층형 세라믹칩인덕터가 제안되어 있다.
그러나, 이와 같은 제안에 있어서도, 다음의 2가지의 결점을 가지고 있다.
① 후막도체인쇄기술을 사용해서 소형의 적층형세라믹칩인덕터 (예를 들면, 외형사이즈 2.0㎜×1.25㎜나 1.6㎜×0.8㎜등)를 제조하는 경우에 있어서는, 미세한 인쇄를 위하여, 제조상의 수율 등을 고려하면 1.5바퀴정도 이하가 실용범위이고, 보다 큰 임피던스를 가진 적층형 세라믹칩인덕터를 제조하는 경우에는, 고적층화할 필요가 있다.
② 인쇄후막도체층은, 동일평면내에서 바퀴수를 증가시키기 위해서는, 후막 도체폭을 가늘게 할 필요가 있으나, 도체폭을 가늘게 함녀 도체저항이 증가하므로 인쇄두께를 두껍게 할 필요가 있다. 그러나, 인쇄도체폭을 가늘게 함에 따라서, 인쇄해상도를 유지하기 위해서는, 두체두께는 얇게하지 않을 수 없다(예를 들면 인쇄도체폭 75㎛일 경우, 건조두께 15㎛ 정도가 한계라고 생각된다).
따라서, 상기한 바와 같이 후막인쇄도체의 바퀴수를 단순히 늘이는 방법은, 적층수를 다소 감소하는 효과가 확인되지만 그다지 실용적인 것은 아니다.
또, 도체저항치의 저감을 지형한 것으로서, 일본국 특개평 3-219605호 공보에서는, 그린시이크에 오목부를 형성하고, 그 오목부내에 도체페이스트를 충전해서 후막두체의 막두께를 두껍게 함으로써, 도체저항의 저감을 지향한 것이 있으나, 그린시이트에 복잡한 오목부의 패턴을 형성하는 것은 양산공법적으로 곤란하다.
또, 다른 하나의 예로서, 일본국 특개소 60-176208호 공보에서는, 자성체층과 코일형성용의 약 반바퀴의 도체를 교호로 적층하는 적층부품에 있어서, 코일형성용 도체로서 금속박의 펀칭도체패턴을 사용함으로써, 도체저항치의 저감을 실현한 것이 개시되어 있다. 그러나 최근의 부품의 소형화에 대응해서, 미소한 평면부에 도체를 형성할 수 있도록 금속박을 정밀도 좋게 펀칭하는 것은 매우 곤란하고, 하물며 1바퀴이상 권선하는 복잡한 코일형상패턴을 형성하는 것은 불가능하다. 또, 펀칭한 복수의 금속박을 정밀도좋게 시이트형상 자성체층상에, 일정피치에서 배열하는 것도 곤란하다. 또, 시이트형상 자성체층을 사이에 끼우고 상하에 인접하는 금속박끼리 그 패턴의 단부에서 접속할 때, 접합기술이 낮다는 접속불량을 발생하는 경우도 있을 수 있는 것이다.
또, 다른 각도의 접근으로서, 일본국 특공소 64-42809호 공보, 일본국 특개평 4-314876호 공보에 필름상에 형성된 금속박막을 세라믹그린시이트에 전사함으로써, 적층세라믹콘덴서를 제조하는 방법이 개시되어 있다.
즉, 필름상에 증착에 의해 형성된 이형성(離型性)을 가진 금속박막상에 습식 도금에 의해 소망의 금속층을 얻고, 필요에 따라 에칭법에 의해서 여분으로 형성된 금속층을 제거하고, 패턴을 형성한 것을 피전사체(세라믹그린시이트)에 전사한다는 것이다.
이 전사기법의 응용에 의해, 코일형상 도체선로를 형상하고, 이것을 자성체 그린시이트에 전사하는 것이 가능하다.
즉 필름상에 형성된 비교적 얇은(예를 들면 10㎛이하) 전사용 금속박막을 포토레지스트 법에 의해서 에칭하고, 정밀한 도체패턴(예를 들면, 도체폭 40㎛, 라인 스페이스 40㎛등)을 얻음으로써, 큰 임피던스를 가진 세라믹적층칩형 인덕터를 얻을 수도 있다.
그러나 상기 전사기법에서는, 비교적 두꺼운 (예를 들면, 10㎛이상) 전사용 금속막을 정밀한 패턴정밀도로 얻고자하는 것은 곤란하다.
왜냐하면, 상기와 같은 습식도금을 사용한 전사기법에서는 일단 거의 전체면에 형성된 금속층을 에칭법에 의해 여분의 금속층을 제거하는 것이므로, 금속층의 두께가 두꺼우면 두꺼울수록 정밀한 도체패턴형성이 곤란해진다.
또 소망의 금속패턴은 에칭레지스타의 하부에 남아있으므로, 금속패턴을 피전사체에 전사하기 전에 반드시 에칭레지스트를 제거할 필요가 있으나,에칭용 레지스트를 박리할 때에, 레지스트와 함께 금속패턴이 박리하는 경우도 있다. 이 현상도 금속층의 두께가 두껍게 되면 될수록, 일어나기 쉽게 된다. 이것은, 금속층의 두께가 두껍게 되면 될수록, 에칭에 요하는 시간이 길어지고, 금속박막층이 부식제에 잠기기 때문에 발생하는 것으로 추정된다.
따라서, 이 기법을 사용해도 도체저항치를 낮게 한다는 과제를 충분히 해결할 수는 없다.
상기 과제를 해결하기 위하여, 본 발명의 적층형 세라믹칩인덕터는, 자성체 또는 절연체층과 도체층을 교호로 복수매 적층하고, 각 도체층간을 전기적 접속함으로써 코일형상도체 선로를 구성하는 적층형칩인덕터에 있어서, 상기 도체층의 적어도 1개를 전주법(電鑄法)에 의해 패턴형성한 도금도체층으로 한 것이다.
이 구성에 의해, 본 발명에 의해 제조되는 적층형 세라믹칩인덕터의 도체패턴은, 포토레지스트막 등의 주형을 사용한 전주법에 의해 형성하므로, 도체저항을 충분히 낮게 하는데 충분한 정도의 두께를 가진 동시에 고정밀도의 패턴폭을 가진 도체패턴을 실현할 수 있다.
한편, 인쇄 등에 의해서 형성한 후막도체와는 달리, 소성후의 도체두께의 수축이 작기 때문에, 자성체층과 도체층의 박리의 발생도 전혀 없다.
[실시예 1]
이하, 본 발명의 제1실시예를 도면을 사용해서 설명한다.
제1도는 본 발명의 제1실시예에 있어서의 적층형 세라믹칩인덕터의 구조를 표시한 분해사시도이다.
또한, 이하 도면은 형편상 1개 조각분의 적층형 세라믹칩인덕터만을 도시하나, 실제의 제조공정에서는, 평면상에 복수개 동시에 형성되어 있고, 적층후 낱개 조각으로 분할하는 것으로 한다.
제1도에서, (1),(3),(6)은 시이트형상 자성체층이다. (2),(5)는 소망의 패턴을 가진 레지스트막을 형성한 후 도금에 의해 도체페털을 형성하는 전주법에 의해서 형성되고, 각각 시이트형상 자성체증(1),(6)에 전사되는 권선코일형상 도금도체이다. (4)는 권선코일형상 도금도체(2),(5)를 서로 접속하기 위한 관통구멍이다.
이상과 같이 구성된 적층형 세라믹칩인덕터의 제조방법을 이하에 표시한다.
먼저 처음에, 전주법에 의한 전사용의 권선코일형상 도금도체(2),(5)의 제작법을 제2도를 사용해서 설명한다.
제2도에 표시한 바와 같이, 베이스스테인레스판(8) 전체면에 도전성을 가진 이형처리층으로서, 스트라이크Ag도금을 실시함으로써, 두께 0.1㎛이하의 Ag이형층(9)을 얻는다.
여기서, 스트라이크Ag도금으로서는 극히 일반적인 알칼리시안계 Ag도금욕을 사용할 수 있다. 알칼리시안계의 Ag도금욕의 일례로서 (표 1)에 도금욕의 구성을 예시한다.
[표 1]
(표 1)의 Ag도금욕의 경우에서, 5~20초정도에서 약 0.1㎛의 Ag이형층(9)을 얻을 수 있다.
그런데, Ag이형층(9)이 이형성을 가진 것은, Ag와의 밀착성이 부족한 베이스 스테인레스판(8)상에 Ag막을 스트라이크(고속)도금하므로, Ag막의 막중에 변형이 많이 발생하고, Ag막이 베이스스케인레스판(8)과 강고하게 밀착할 수 없기 때문이라고 생각된다.
또 Ag이형층(9)과 베이스스테인레스판(8)의 보다 최적의 이형성을 얻기 위하여, 베이스스테인레스판(8)의 표면을 표면거칠기(Ra)가 약 0.05㎛ ~ 1㎛의 범위로 조정(거칠게)하는 것이 바람직하다.
표면을 거칠게 하는 방법으로서, 산처리나 블래스트처리 등을 사용할 수 있다.
표면거칠기(Ra)가 약 0.05㎛이하의 경우, Ag이형층(9)과 베이스스테인레스판(8)의 밀착성이 불충분하게 되고, 이후의 공정의 도중에서 Ag이형층(9)이 박리하는 경우가 있고, 또 표면거칠기(Ra)가 약 1㎛이상의 경우, Ag이형층(9)와 베이스스테인레스판(8)의 밀착성이 지나치게 좋아서 Ag이형층(9)과 베이스스테인레스판(8)의 밀착성이 지나치게 좋아서 Ag이형층(9)의 자성체층에의 전사를 양호하게 행할 수 없거나, 도금레지스트패턴(11)의 해상도가 저하하는 경우가 있다.
한편, 베이스스테인레스판(8)의 표면을 적당하게 거칠게 함으로써. 다음 공정에서 형성되는 도금레지스트패턴(11)의 밀착성을 향상시키는 효과나, 도금레지스트 패턴(11)의 박리공정에 있어서의 Ag박리층(9)의 이형방지 효과가 향상한다는 부차적 효과도 발생한다.
또한, Ag이형층(9)은 실버미러반응을 이용해서 형성할 수 있다.
또 베이스금속판으로서는, 스테인레스 이외의 재료를 사용해서 도전성을 가지도록 이형처리하는 것도 가능하다. 주요사용가능재료와 그 이형처리방법을(표 2)에 열거한다.
[표 2]
또, 베이스금속판 이외에 구리박을 적층한 프린트기판이나 페트필름 등에 도전성을 부여함으로써, 마찬가지의 효과를 가지게 하는 것도 가능하나, 금속판의 쪽이 일부러 도전성을 부여할 필요도 없고 효과적이다.
특히 스테인레스판은, 화학적으로 안정되고 또한 표면에 크롬계의 산화막을 가지기 때문에 이형성도 좋고, 가장 용이하게 사용하는 것이 가능하다.
이와 같이, Ag이형층(9)을 형성한 후, Ag이형층(9)상에 드라이필름 레지스트를 적층하고, 예비건조후, 2.0×1.25㎟사이즈의 평면내에 폭 70㎛, 약 2.5바퀴의 권선코일형상 도체형성용 포토마스크를 사용해서 노광 및 현상하고, 두께 T=55㎛의 도금레지스트패턴(11)을 형성한다.
포토레지스트로서는, 각종 도금레지스트(액상, 페이스트형상, 드라이필름)를 이용할 수 있다. 드라이필름에 관해서는, 레지스트두께가 일정하고, 도체막의 두께를 비교적 정밀도 좋게 제어할 수 있으나, 레지스트감도의 정도로부터, 도체패턴 정밀도폭이 약 50㎛이상의 펴턴형성용에 사용하는 것이 바랍직하다.
액상포토레지스트의 경우, 수 ㎛폭의 도체패턴정밀도를 얻는 것도 가능하다.
가장 일반적인 페이스트형상 포토레지스트의 경우에서, 40㎛정도의 도체폭과 30~40㎛정도의 두께의 도체패턴을 얻을 수 있다.
이 경우, 예를 들면 2.0×1.25㎟사이즈의 평면내에 5바퀴정도의 권선도체패턴을 1.6×0.8㎟사이즈의 평면내에 3바퀴 정도의 패턴을 용이하게 형성할 수 있다.
또, 각각의 레지스트의 특성에 대해서, 레지스트막의 코팅방법도, 인쇄, 스핀코트, 롤코트, 디프, 라미네이트 등의 방법을 선택할 수 있다.
노광은, 평행광의 UV노광기에 의해서 행하고, 노광시간, 광량 등의 조건은 각종 레지스트의 특성에 맞추면 된다.
또, 현상은 각종 레지스트의 적용 현상액을 사용하면 된다.
또 필요에 따라 현상액 UV광의 재노광이나, 포스트큐어를 행하고, 레지스트막의 내약품성을 향상시킬 수도 있다.
다음에, 도금레지스트패턴(11)을 형성한 후, Ag의 전기도금욕에 첨지하고, 필요한 두께 t의 전사용 Ag도체패턴(10)을 형성한다. 본 실시예에서는 t=약 50㎛가 되도록 형성했다.
이 공정에 있어서의 가장 주의해야 할 점은, 일반적인 알칼리성의 Ag도금욕을 사용하지 않는다는 것이다.
왜냐하면, 알칼리욕의 경우, 도금레지스트막의 박리액으로서 기능하기 때문에, 앞공정에서 패턴제작한 도금레지스트패턴(11)이 파괴되어 버리기 때문이다.
따라서, 약알칼리성(중성) 또는 산성의 Ag도금욕을 사용할 필요가 있다. 약알칼리성(중성)의 도금욕으로서는 (표 3)에 표시한 바와 같은 것을 사용할 수 있다.
[표 3]
pH조정은 암모니아와 시트르산에 의해서 행하나, 여러 가지의 실험결과, pH가 8.5를 넘으면 대부분의 도금레지스트가 박리한다.
따라서, pH를 적어도 8.5 이하로 설정하는 것이 바람직하다.
그밖의 산성의 도금욕으로서, (표 4)에 표시한 바와 같은 것을 사용할 수 있다.
[표 4]
이와 같은 (표 4)에 표시한 Ag도금욕은, 산성이기 때문에, 도금레지스트의 박리는 볼 수 없었다. 또, 계면활성제(메틸이미다졸티올, 푸르푸랄, 로오드유등)의 첨가에 의해, Ag광택을 증가시키고 표면을 더욱 평활하게 할 수도 있었다.
본 실시예에서는, (표 3)에 표시한 약알칼리(중성)욕을 사용했다. pH는 7.3으로 했다.
단, 도금처리에 잇어서의 전류밀도는 1A/dm2정도로 했다.
이것은, 고속으로 도금을 행하기 위하여, 전류밀도를 크게하면, Ag도체패턴(10)에 변형이 크게 생기고, 패턴을 전사하기 이전에 Ag막이 박리해버리는 경우가 있기 때문이다.
또한, 본 실시예에 있어서는, 두께 약 50㎛의 Ag도체패턴(10)을 얻는데에 약 260분의 도금시간을 요했다.
그런데, Ag이형층(9)은, 스트라이크 Ag도금욕(알칼리성)에 의해서 형성되었으나, 상기에 표시한 바와 같은 약알칼리성(중성) 또는 산성욕중에서, 최초의 수분간만 전류밀도를 크게 하고, Ag막의 변형을 크게 함으로써 베이스스테인레스판(8)과의 계면부근의 Ag막에 이형성을 부여하는 것도 가능하다.
이 경우, 제3도에 표시한 바와 같은 구성이 되고, 일부러 Ag이형층(9)을 형성할 필요는 없다.
다음에, 도금레지스트패턴(11)을 박리하고, 제4도에 표시한 바와 같은 구조를 얻는다.
도금레지스트패턴(11)의 박리액도 도금레지스트막 전용의 것을 사용하면 되지만, 통상은 NaOH의 약 5%용액(액온 약 40oC)에 침지하면 약 1분 정도에 박리할 수 있다.
도금레지스트패턴(11)의 박리종료후, 약 0.1㎛의 Ag이형층(9)을 희질산(5%)을 사용해서 소프트에칭(에칭시간은 수초)함으로써 제5도에 표시한 바와 같이 독립한 권선코일형상 Ag도체패턴(10)을 베이스스테인레스판위에 얻는다. 이 Ag도체패턴(10)이 제1도에 표시한 약 2.5바퀴의 권선코일형상 도금도체(2),(5)가 되는 것이다.
Ag이형층(9)의 소프트부식제로서는, 상기한 회질산 이외에, 무수크롬산의 황산욕이나 염화제2철의 염산욕도 사용할 수 있다.
또한,에칭시간으로서, 불과 수초의 소프트에칭정도에서 권선코일형상 도금도체패턴의 아래에 위치하는 Ag이형층이 에칭되고 권선코일형상 도금도체패턴이 박리하는 일은 없다.
다음에, 시이트형상 자성체증 (1),(3),(6)의 형성방법에 대해서 설명한다.
먼저, 부티랄,아크릴,에틸셀룰로스 등의 수지를 이소프로필알콜, 부탄올등의 저비점알콜 또는 톨루엔, 크실렌 등의 용제와 디부틸프탈레이트 등의 가소제에 용해시킨 비히클과 Ni·Zn·Cu계의 페라이트분말(평균입자직경 0.5~2.0㎛)을 혼련해서 이루어진 페이스트(슬러리)형상 페라이트를 독터블레이드법에 의해서 페트릴름상에 형성하고, 80~100oC정도에서 점착성을 조금 남긴 상태가 될 때까지 건조시킨다.
각 시이트형상 자성체층(1),(3),(6)의 두께로서는 시이트형상 자성체층(1),(6)은 두게 0.3~0.5㎜정도가 되도록 형성하고, 시이트형상 자성체층(3)은, 두께 20~100㎛정도로 형성한 후, 펀칭 등에 의해 0.15~0.3㎜사각 정도의 관통구멍(4)을 관통시킨다.
다음에, 각 권선코일형상 도금도체(2),(5)와 각 시이트형상 자성체층 (1),(3),(6)을 전사적층하는 전사공정에 대해서 설명한다.
먼저, 페트필름상에 형성된 시이트형상 자성체층(1)에, 이미 형성완료된 권서코일형상 도금도체(2)를 눌러대서 전사한다(필요에 따라, 가압, 가열·가압해도 된다). 또는, 시이트형상 자성체층(1)을 일단 페트필름으로부터 이형하고, 시이트형상 자성체층(1)의 점착성을 가진 기소제면쪽(페트필름과 점하고 있던 면쪽)에 권선코일형상 도체(2)를 눌러대서 전사해도 된다.
이때 권선코일형상 도금도체(2)는, 베이스스테인레스판(8)과 알맞은 이형성을 가지고 있고, 한편 시이트형상 자성체층(1)에 대해서는 알맞은 점착성이 있으므로, 시이트형상 자성체층(1)을 베이스스테인레스판(8)으로부터 벗김으로써. 권선코일형상 도체(2)는 용이하게 시이트형상 자성체층(1)에 전사된다.
또, 이때 시이트형상 자성체층(1)의 시이트강도가 부족한 경우에는, 시이트 형상 자성체층(1)의 위에 점착성시이트를 붙임으로써, 시이트형상 자성체층의 강도부족을 보충할 수도 있다.
또, 마찬가지의 프로세스에 의해, 권선코일형상 도금도체(5)를 시이트형상 자성체층(6)에 전사한다.
또, 이렇게 해서 얻은 2개의 권선코일형상 도금체(2),(5)를 전사한 시이트형상 자성체(1),(6)의 사이에 시이트형상 자성체층(3)을 배치하고, 관통구멍(4)을 통해서 2개의 권선코일형상 도금도체(2),(5)가 서로 접속되도록 적층하고, 가열·가압(60~120oC), 가압(20~100㎏/㎠)함으로써 층간의 접속을 완전하게 한다.
단, 2개의 권선코일형상 도체(2),(5)의 전기적접합은 후막도체를 개재한 쪽이 보다 저항적인 접속이 얻어지는 경우가 많기 때문에, 제13도에 표시한 바와 같이, 바람직하게는, 시이트형상 자성체층(3)의 관통구멍(4)에는 미리 인쇄후막도체(6)를 인쇄하여 충전한 편이 바람직하다.
이상의 프로세스에 있어서는, 제조상의 효율을 향상시키기 위하여 동시에 복수의 적층형 세라믹칩인덕터를 얻기 위하여 1매의 시이트에 복수의 도체패턴이 형성되는 것이 일반적이다. 따라서, 시이트를 각 낱개조각으로 절단한 후, 850~950oC, 1~2시간 정도에 소성한다.
최후에, 절단한 낱개조각의 대면하는 바깥조작부에 내부의 권선코일형상 도금도체와 전기적으로 접속되도록, 은합금계의 꺼내기전극을 형성하고, 600~850oC정도에서 소결시킴으로써, 제6도에 표시한 외부전극(12)을 형성한다. 또 필요에 따라, 외부전극(12)상에 NT, 땜납등의 도금을 실시하는 것이다.
이와 같은 프로세스에 의해, 외형 2.0×1.25㎟, 두께 0.8㎟의 적층형 세라믹칩 인덕터를 얻었다. 내부도체는 약 2.5바퀴의 권선코일형상 도금도체(2) 및 (5)의 2층 구조로 되어 있고, 합계 5바퀴의 권선코일형상 도체선로를 가지고 있기 때문에, 주파수 100㎒에서의 임피던스치는, 약 700Ω을 얻을 수 있었다.
직류저항치는, Ag도체두께가 약 50㎛이었기 때문에, 매우 작게 약 0.12Ω로 할 수 있었다.
또, 본 실시예에 의한, 적층세라믹칩인덕터를 절단해서 관찰한 바, Ag도체와 자성체층의 계면에 특별히 틈새와 같은 것은 관찰되지 않았다.
이것은, 본 발명에 의한 전주법에 의해 형성된 권선코일형상 도체는, 후막도체에 의해서 형성되는 경우와 달리, 소성에 의한 수축이 거의 없기 때문에 Ag도체의 주위에 자성체가 치밀하게 소성했기 때문이라고 생각된다.
[실시예 2]
이하, 본 발명의 제2실시예에 대해 도면을 사용해서 설명한다.
제7도는 본 발명의 제2실시예에 있어서의 적층형 세라믹칩인덕터의 구조를 표시한 분해사시도이다.
제7도에서, (13),(18)은 시이트형상 자성체층, (15)는 관통구멍(16)을 형성한 시이트형상 자성체층이다. (14)는 전주법에 의해서 형성된 전사용 권선코일형상 도금도체, (17)은 관통구멍(16)을 형성한 시이트형상 자성체층에 인쇄된 후막도체이다. 전주법에 의해서 형성된 전사용 권선코일형상 도금도체(14)와 인쇄된 후 막도체(17)는 관통구멍(16)을 개재해서 서로 접속한다.
이상과 같이 구성된 적층형 세라믹칩인덕터의 제조방법을 이하에 표시한다.
먼저 처음에 전사용 권선코일형상 도금도체(14)의 제작은, 실시예 1과 마찬가지의 전주법에 의해 행할 수 있다.
본 실시예에서는, 1.6×0.8㎟사이즈의 평면내에 폭 약 40㎛, 두께 35㎛의 패턴룰에서 약 3.5바퀴의 패턴을 얻었다.
또한, 사용한 레지스트는 인쇄가능한 고감도 페이스트형상 레지스트이다.
다음에, 시이트형상 자성체층(13),(15),(18)의 형성방법에 대해서 설명한다.
부티랄, 아크릴, 에틸셀룰로스등의 수지를 테르피네올 등의 고비점용제와 디부틸프탈레이트등의 가소제(可塑劑) 용해시킨 비히클과 Ni·Zn·Cu계·Zn·Cu계의 페라이트 분말(평균입자직경 0.5~2.0㎛)를 혼련해서 이루어진 페이스트형상 페라이트를 메탈마스크를 사용해서 인쇄에 의해서 페트필름상에 형성한다. 그후, 80~100oC정도에서 건조시키고(필요에 따라 인쇄·건조를 수회 반복), 두께 0.3~0.5㎜정도가 되도록 형성된 시이트형상 자성체층(13),(18)을 얻는다.
또는, 상기의 방법이외에, 50~100㎛정도로 인쇄·건조된 시이트형상 자성체층을 여러매 적층함으로써 각 시이트형상 자성체층(13),(18)을 얻을 수도 있다.
또한, 시이트형상 자성체증(15)에 대해서는, 스크린인쇄에 의해서 페트필름상에 관통구멍(16)를 가진 패턴을 형성하고, 두께는 40~100㎛정도가 되도록 조정한다.
먼저, 페트필름상에 형성된 시이트형상 자성체층(13)에, 이미 형성완료된 권선코일형상 도금도체(14)를 눌러대서 전사한다. 가압조건은 20~100㎏/㎠, 가열·가압조건은 60~120oC의 범위로부터 선택되는 것이 바람직하다.
이때 권선코일형상 도금도체(14)는 베이스스테인레스판과 알맞은 이형성을 가지고 있는 동시에 시이트형상 자성체층(13)에 대해서는 알맞은 점착성이 있다. 또 권선코일형상 도금도체(14)는, 패턴폭이 40㎛로 비교적 좁기 때문에, 시이트형상 자성체층(13)에 다소 먹어들어가는 효과도 가지므로, 권선코일형상 도금도체(14)는 용이하게 시이트형상 자성체층(13)에 전사된다.
또한, 실시예 1과 마찬가지로 시이트형상 자성체층(13)의 가소제면쪽에 권선코일형상 도금도체(14)를 눌러댐으로서 전사할 수도 있다.
계속해서, 관통구멍(16)을 가진 시이트형상 자성체층(15)에 후막도체(17)를 인쇄한다.
또, 이렇게 해서 얻은 권선코일형상 도금도체(14)를 전사한 시이트형상 자성체(13)와 후막도체(17)가 인쇄된 시이트형상 자성체층(15)을 포개고, 관통구멍(16)을 개재해서, 권선코일형상 도금도체(14)와 후막도체(17)가 서로 접속되도록 적층하고, 또 그 상부에 시이트형상 자성체층(18)을 적층하고, 가열·가압하고, 일체적 층체로 한다.
이상의 프로세스에 있어서는, 제조상의 효율을 향상시키기 위하여 동시에 복수의 적층형 세라믹칩인덕터를 얻기 위하여, 1매의 시이트에 복수의 도체패턴을 형성한다. 따라서, 시이트를 각 낱개조각으로 절단한 후 850~960oC, 1~2시간정도에 소성한다.
최후에, 절단한 낱개조각의 대면하는 양단부에 내부의 권선코일형상 도금도체와 접속하도록, 인출전극을 형성하고, 600~850oC정도에서 소결시킴으로써, 제6도에 표시한 외부전극(12)을 형성한다. 또 필요에 따라, 외부전극(12)상에 Ni·Zn·Cu계,땜납등의 도금을 실시하는 것이다.
이와 같은 프로세스에 의해, 외형 1.6×0.8㎟, 두께 0.8㎜의 적층형 세라믹칩인덕터를 얻었다. 내부도체는 약 3.5바퀴의 권선코일형상 도금도체(14)와 관통구멍을 개재해서 접속되는 직선형상의 후막도체(17)의 2층구조로 되어 있고, 합계 3.5바퀴의 권선코일형상 도체선로를 가지고 있기 때문에, 100㎒에서의 임피던스는, 약 300Ω으로서 얻을 수 있었다.
직류저항치는, Ag도체두께가 약 35㎛이었기 때문에, 약 0.19Ω으로 할 수 있었다.
또한, 본 실시예에서는, 전사용 권선코일형상 도금도체(14)와 후막도체(17)의 2개의 도체만으로 되어 있으나, 필요에 따라 복수의 전사용 권선코일형상 도금도체(14)와 복수의 후막도체(17)를 교호로 접속해도 상관없다.
또, 본 실시예와 같이 후막도체와 권선 코일형상 도금도체를 조합함으로써, 권선코일형상 도금도체끼리를 접속하는 경우에 비해서 더욱 접속신뢰성이 증가하는 것이다.
이것은, 후막도체가 적층시에 변형하기 쉽기 때문에, 권선코일형상 도금도체와의 밀착성이 높아진 상태에서 소결되기 때문이라고 추정된다.
[실시예 3]
이하, 본 발명의 제3실시예에 대해 도면을 사용해서 설명한다.
제8도는 본 발명의 제3실시예에 있어서의 적층형 세라믹칩인덕터의 구조를 표시한 분해사시도이다.
제8도에서, (19),(24)는 시이트형상 자성체층, (21)은 관통구멍(22)을 가진 시이트형상 자성체층이다. (20),(23)은 전주법에 의해서 형성된 전사용 권선코일 형상 도금도체이다. (25)는 시이트형상 자성체층(21)에 형성된 관통구멍(22)을 충전하도록 인쇄된 후막도체이다. 전주법에 의해서 형성된 전사용 권선코일형상 도금도체(20),(23)와 인쇄된 후막도체(25)는 관통구멍(22)을 개재해서 서로 접속한다.
이상과 같이 구성된 적층형 세라믹칩인덕터의 제조방법을 이하에 표시한다.
먼저 처음에 전주법에 의한 전사용 권선코일형상 도금도체(20),(23)의 제작법은, 실시예 1과 마찬가지의 전주법에 의해 행할 수 있다.
본 실시예에서는 1.6×0.8㎟사이즈의 평면내에 폭 약 40㎛, 두께 35㎛의 패턴룰에서 전사용 권선코일형상 도금도체(20)는, 약 3.5바퀴 전사용 권선코일형상 도금도체(23)로서 약 2.5바퀴의 패턴을 얻었다.
또한, 사용한 레지스트는 인쇄가능한 고감도 페이스트형상 레지스트이다.
다음에, 시이트형상 자성체층(19),(21),(24)의 형성방법에 대해서 설명한다.
부티랄, 아크릴, 에틸셀룰로스등의 수지를 테르피네올 등의 고비점용제와 디부틸프탈레이트등의 가소제에 용해시킨 비히클과 Ni·Zn·Cu계·Zn·Cu계의 페라이트분말(평균입자직경 0.5~2.0㎛)를 혼련해서 이루어진 페이스트형상 페라이트를 메탈마스크를 사용해서 인쇄에 의해서 페트필름상에 형성하고, 80~100oC정도에서 점착성을 약간 남긴 상태가 될 때까지 건조시키고 두께 0.3~0.5㎜정도가 되도록 형성된 시이트형상 자성체층(19),(24)을 얻는다. 시이트형상 자성체층(21)은, 스크린인쇄에 의해서 페트필름상에 관통구멍(22)을 가진 패턴을 형성하고, 두께는 40~100㎛정도가 되도록 조정한다.
또, 관통구멍(22)에 후막도체가 충전되도록 후막도체(25)를 인쇄한다.
다음에 페트필름상에 형성된 시이트형상 자성체층(19)에, 이미 형성완료된 전사용 권선코일형상 도금도체(20)를 눌러대서 전사한다(필요에 따라, 가압, 가열·가압한다).
마찬가지로, 전사용 권선코일형상 도금도체(23)도 시이트형상 자성체층(24)에 전사한다.
이때, 시이트형상 자성체층(24)의 대신에 시이트형상 자성체층(21)에 전사해도 상관없다.
또, 이렇게 해서 얻은 권선코일형상 도금도체(20)가 전사된 시이트형상 자성체층(19)과 권선코일형상 도금도체(23)가 전사된 시이트형상 자성체층(24)의 사이에, 관통구멍(22)을 가진 시이트형상 자성체층(21)을 배치하고, 관통구멍(22)에 충전된 후막도체(25)를 개재해서, 전사용 권선코일형상 도금도체(20)와 (23)가 서로 접속하도록 적층하고, 가열·가압, 가압하고, 일체적층체로 한다.
이상의 프로세스에 있어서는, 제조상의 효율을 향상시키기 위하여 동시에 복수의 적층형 세라믹칩 인덕터를 얻기 위하여 1매의 시이트에 복수의 도체패턴이 형성되는 것이 일반적이다. 따라서 시이트를 각 낱개조각으로 절단하고, 그후, 850~1000oC, 1~2시간 정도에 소성한다.
최후에, 절단한 낱개조각의 대면하는 양단부에 내부의 권선코일형상 도금도체와 접속하도록, 꺼내기전극을 형성하고 600~850oC정도에서 소결시킴으로서, 제6도에 표시한 외부전극(12)을 형성한다. 또 필요에 따라, 외부전극(12)상에 Ni·Zn·Cu계, 땜납등의 도금을 실시하는 것이다.
이와 같은 프로세스에 의해, 외경 1.6×0.8㎟, 두께 0.8㎜의 적층형 세라믹칩인덕터를 얻었다. 내부도체는 도체폭 약 40㎛, 약 3.5바퀴의 권선코일형상 도금도체(20)와 관통구멍을 개재해서 접속되는 약 2.5바퀴의 권선코일형상 도금도체(23)의 2층구조로 되어 있고, 합계 6바퀴의 권선코일형상 도체선로를 가지고 있기 때문에, 100㎒에서 임피던스는 약 1000Ω을 얻을 수 있었다.
직류저항치는, 권선코일형상 도금도체 두께가 약 35㎛이었기 때문에, 약 0.32Ω으로 할 수 있었다.
[실시예 4]
이하, 본 발명의 제4실시예에 대해 도면을 사용해서 설명한다.
제9도는 본 발명의 제4실시예에 있어서의 적층형 세라믹칩인덕터의 구조를 표시한 분해사시도이다.
제9도에서, (26),(31)은 시이트형상 자성체층, (28)은 관통구멍(29)을 가진 시이트형상 자성체층, (27),(30)은 전주법에 의해서 형성된 전사용 권선코일형상 도금도체이다. 전주법에 의해서 형성된 전사용 권선코일형상 도금도체(27),(30)는 관통구멍(29)을 개재해서 서로 접속한다.
이상과 같이 구성된 적층형 세라믹칩인덕터의 제조방법은 실시예 1과 동일하므로 생략한다.
본 실시예에 의해, 외형 2.0×1.25㎟, 두께 0.8㎜의 적층형 세라믹칩인덕터를 얻었다. 내부도체는 도체폭 약 40㎛, 약 5.5바퀴의 권선코일형상 도금도체(27)와 관통구멍(29)을 개재해서 접속되는 약 2.5바퀴의 권선코일형상 도금도체(30)의 2층구조로 되어 있고, 합계 8바퀴의 권선코일형상 도체선로를 가지고 있기 때문에, 100㎒에서 임피던스는 약 1400Ω을 얻을 수 있었다.
직류저항치는, 권선코일형상 도금도체의 두께가 약 35㎛이었기 때문에, 약 0.47Ω로 할 수 있었다.
[실시예 5]
이하, 본 발명의 제5실시예에 대해 도면을 사용해서 설명한다.
본 실시예에 있어서의 적층형 세라믹칩인덕터는 실시예 2와 동일한 구조를 가지고 있으므로, 제7도를 사용해서 설명한다.
제7도에서, (13),(18)은 시이트형상 자성체층, (15)는 관통구멍(16)을 형성한 시이트형상 자성체층이다. (14)는 전주법에 의해서 형성된 전사용 권선코일형상 도금도체, (17)은 관통구멍(16)을 가진 시이트형상 자성체층에 인쇄된 후막도체이고, 전주법에 의해서 형성된 전사용 권선코일형상 도금도체(14)와 인쇄된 후막도체(17)는 관통구멍(16)을 개재해서 서로 접속한다.
이상과 같이 구성된 적층형 세라믹칩인덕터의 제조방법을 이하에 표시한다.
먼저, 실시예 2와 마찬가지로, 1.6 X 0.8㎟사이즈의 평면내에 폭 약 40㎛, 두께 35㎛의 패턴룰에서 약 3.5바퀴의 패턴의 전사용 권선코일형상 도금도체(14)를 얻었다.
다음에, 제10도를 사용해서 시이트형상 자성체층(13)의 형성방법에 대해서 설명한다.
부티랄, 아크릴,에틸셀룰로스등의 수지를 테르피네올 등의 고비점용제와 디부틸프탈레이트 등의 가소제에 용해시킨 비히클과 Ni·Zn·Cu계의 페라이트분말(평균입자직경 0.5 ~ 2.0㎛)을 혼련해서 이루어진 페이스트형상 페라이트를 케탈마스크를 사용해서 Ag도체패턴(34)이 형성되어 있는 베이스스테인레스판(32)상에 인쇄하고, 80~100oC정도에서 건조시키고(필요에 따라 인쇄·건조를 반복), 두께 0.3~0.5㎜정도가 되도록 형성한다.
다음에, 이 시이트형상 자성체층(33)의 상층으로부터 열이형성시이트(35)를 점착시키고(필요에 따라 가열·가압, 가압해도 된다), 이 열이형성시이트(35)와 동시에, Ag도체패턴(34)과 시이트형상 자성체층(33)을 동시에 베이스스테인레스판(32)으로부터 이형한다.
이와 같이 해서 권선코일형상 도금도체(14)가 시이트형상 자성체층(13)상에 형성된 그린시이트를 얻을 수 있다.
또, 필요에 따라, 시이트형상 자성체층(33)을 인쇄형성하기 전에, Ag도체패턴(34)이 형성된 베이스스테인레스판(32)상에 실시예 1에서 제2도에 표시한 바와 같은 Ag이형층(9)을 형성할 수도 있다.
이와 같은 Ag이형층에 의해, 시이트형상 자성체층(33)과 베이스스테인레스판(32)과의 이형성을 보다 좋게 할 수 있다. 또한, Ag이형층으로서는 액상의 불소계커플링제(퍼플루오로데실트리에톡시실란 등)를 딥코팅하고, 200oC정도에서 건조형성할 수 있다. 이형증의 두께는 0.1㎛정도가 바람직하다.
한편, 시이트형상 자성체층(15)은, 스크린인쇄에 의해서 페트필름상에 관통구멍(16)을 가진 패턴으로 형성된다. 두께는 40~100㎛정도가 되도록 조정되고 이 시이트를 권선코일형상 도금도체(14)상에 적층한다.
적층시의 가압조건은 20~100㎏/㎠, 가열·가압조건은 80~120oC의 범위로부터 선택되는 것이 바람직하다.
본 실시예에 있어서는, 권선코일형상 도금도체(14)는, 시이트형상 자성체층(13)에 먹어들어가고 있고, 오목블록이 적기 때문에, 시이트형상 자성체층(15)은 시이트형상 자성체층(13)상에 용이하게 전사된다.
다음에 시이트형상 자성체층(15)상에 관통구멍(16)을 개재해서 권선코일형상 도금도체층(14)과 접속하도록 후막도체(17)가 인쇄된다.
또 그 상부에 시이트형상 자성체층(18)을 적층하고, 가열·가압하고, 일체적 층체로 한다. 이경우 시이트형상 자성체층(18)을 지접 인쇄적층해도 상관없다.
나머지의 공정(그린시이트의 절단, 소성, 단부면 전극형성 등)은, 실시예 2와 완전히 마찬가지이다.
또 본 실시예에 있어서의 적층형 세라믹칩인덕터의 전기특성도 실시예 2와 등가이다.
[실시예 6]
이하, 본 발명의 제6실시예에 대해 도면을 사용해서 설명한다.
본 실시에는 실시예 2 및 5와 동일한 구조를 가지고 있고, 제7도 및 제11도를사용해서 설명한다.
제7도에서, (13),(18)은 시이트형상 자성체층, (15)는 관통구멍(16)을 가진 시이트형상 자성체충이다. (14)는 전주법에 의해서 형성된 전사용 권선코일형상 도금도체, (17)은 관통구멍(16)을 가진 시이트형상 자성체층에 인쇄된 후막도체이다. 전주법에 의해서 형성된 전사용 권선코일형상 도금도체(14)와 인쇄된 후막도체(17)는 관통구멍(16)을 개재해서 서로 접속한다.
이상과 같이 구성된 적층형 세라믹칩인덕터의 제조방법에 있어서 전사용 권선코일형상 도금도체(14)를 시이트형상 자성체층(13)에 전사하는 공정을 제11도를 사용해서 이하에 표시한다.
실시예 2와 마찬가지로, 1.6 x 0.8㎟사이즈의 평면내에 폭 약 40㎛, 두께 35㎛의 패턴룰에서 약 3.5바퀴의 Ag도체패턴(38)(전사용 권선코일형상 도금도체(14)와 일치한다)을 베이스스테인레스판(36)상에 얻었다. Ag도금도체패턴(38)과 베이스스테인레스판(36)의 사이에는 도전성 Ag이형층(스트라이크 Ag도금층)(37)이 형성된다.(제11도(a)).
다음에 Ag도체패턴(38)의 상부로부터 가열·가압발포함으로써, 베이스스테인레스판(36)으로부터의 열이형성을 가진 발포시이트(39)를 붙인다(필요에 따라, 가열·가압해도 된다)(제11도(b))
발포시이트(39)는점착력이 강하므로, 발포시이트(39)를 베이스스테인레스판(36)으로부터 벗기면, Ag도체패턴(38) 및 Ag이형층(37)이 발포시이트(39)에 전사된다.(제11도(c))
미리 페트필름등에 인쇄 등의 기법에 의해서 형성된 시이트형상 자성체층(40)(두께 50㎛~500㎛)을, 발포시이트(39)상에 전사되고 있는 Ag도체패턴(38)상의 Ag이형층(37)의 상부에 적층한다. 이 경우, 사이트형상 자성체층(40)의 가소제면쪽을 Ag이형층(37)에 접하도록 적층하고, 시이트형상 자성체층(40)의 총두께가 0.3~0.5㎜정도가 될 때까지 적층을 반복한다(제11도(d))
물론, 필요에 따라, 적충시에 가압, 가열·가압을 적당한 조건에서 행해도 된다.
다음에, 상기 시이트형상 자성체층(40), Ag도체패턴(38), Ag이형층(37), 발포시이트(39)로 이루어진 일체물을 약 120oC, 10분 가열·가압하고, 발포시이트(39)를 발포이형시킴으로써, Ag도체패턴(38)제7도의 권선코일형상 도금도체(14)에 상당)과 일체화한 시이트형상 자성체증(40)(제7도의 사이트형상 자성체층(13)에 상당)을 얻을 수 있다(제11도(e))
다음에 제7도에 표시한 바와 같이 관통구멍(16)을 가진 시이트형상 자성체층(15)을 권선코일형상 도금도체(14)상에 적층 또는 인쇄기법을 사용해서 형성하고, 또 시이트형상 자성체층(15)상에 관통구멍(16)을 개재해서 권선코일형상 도금도체층(14)과 접속하도록 후막도체(17)를 적층 또는 인쇄한다.
또 그 상부에 시이트형상 자성체층(18)을 적층하고, 가열·가압하고, 일체적 층체로 한다. 이 경우 시이트형상 자성체층(18)도 직접 인쇄적층해도 상관없다.
나머지의 공정(그린시이트의 절단, 소성, 단부면 전극형성 등)은, 실시예 2와 완전히 마찬가지이다.
또 본 실시예에 있어서의 적층형 세라믹칩인덕터의 전기특성도 실시예 2와 등가이다.
[실시예 7]
이하, 본 발명의 응용예로서 제7실시예에 대해 도면을 사용해서 설명한다.
제12도는 본 발명의 제7실시예에 있어서의 적층형 세라믹칩인덕터의 구조를 표시한 분해사시도이다.
제12도에서, (41),(43)은 시이트형상 자성체층, (42)는 전주법에 의해서 형성된 전사용 지그재그형 코일형상 도금도체이다.
전주법에 의해서 형성된 전사용 지그재그형 코일형상 도금도체(42)는 적층형 세라믹칩인덕터의 칩의 양단부에 인출되도록 배치된다.
이상과 같이 구성된 적층형 세라믹칩인덕터의 제조방법은, 실시예 1과 마찬가지이므로 생략한다.
본 실시예에 의해 외형 2.0 x 1.25㎟, 두께 0.8㎜의 적층형 세라믹칩인덕터를 얻었다. 내부도체는 도체폭 약 50㎛, 지그재그한 코일형상 도금도체가 자성체층의 긴쪽방향을 관통하는 구조로 되어 있고, 100㎒에서의 임피던스는 약 120Ω을 얻을 수 있었다.
직류저항치는 지그재그형 코일형상 도금도체(42)의 두께가 약 35㎛이고, 약 0.08Ω으로 할수 있었다.
본 실시예에서는 지그재그한 코일형상 도금도체를 사용했으나, 직선형상의 도금도체패턴을 사용하는 것도 가능하다.
이상의 7개의 실시예에 있어서, 전사용 각 권선 또는 지그재그형 코일형상 도금도체로서, 모두 Ag를 사용했으나. 가격적인 면, 고유저항치, 내산화성을 고려하지 않으면, Au, Pt, Pd, Cu, Ni·Zn·Cu계등 및 그 합금도 적당히 사용할 수 있다.
또, 적층체는 전부, Ni·Zn·Cu계, Zn, Cu계 자성체로 이루어진 예만 열거했으나, 기타 Ni·Zn·Cu계 . Zn계, Mn . Zn계 등의 자성체나 각종 저유전율의 절연재료 등을 사용해서 공심코일특성을 가진 적층형 세라믹칩인덕터를 형성하는 것도 가능한 것은 말할 나위도 없다.
[비교예]
다음에, 상기 각 실시예에 대한 비교예에 대해 도면을 사용해서 설명한다.
제14도는 상기 비교예에 있어서의 적층형 세라믹칩인덕터의 제조방법을 표시한 사시도이다.
제14도에서, (101)(111)은 시이트형상 자성체층, (102),(104),(106),(108),(110)은 약 반바퀴의 권선코일형상 도체를 형성하기 위한 후막도체층이다.
(103),(105),(107)(109)는 상기 약 반바퀴의 후막도체를 적층하기 위한 절연층의 역할을 행하는 시이트형상 자성체층으로서, 약 반바퀴의 도체층의 가장자리 끝부분만 도체가 노출되도록 배치, 적층되는 것이다.
이상과 같이 구성된 적층형 세라믹칩인덕터의 제조방법을 이하에 표시한다.
먼저 처음에 제14도(a)에 표시한 바와 같이, 페라이트페이스트를 직사각형으로 인쇄하고, 시이트(101)를 얻는다. 다음에 시이트(101)상에 도전페이스트를 약 1/2바퀴 인쇄하고, 도체선로(102)를 형성한다(제14도(b)).
또, 도체선로(102)의 일부를 가리도록, 페라이트페이스트를 인쇄함으로써, 시이트(103)를 형성한다(제14도(c)).
그리고, 도체선로(102)단부에 접속되도록, Ag도전페이스트를 인쇄함으로써, 약 1/2바퀴의 후막도체층(104)을 형성한다(제14도(d))
이하 마찬가지로, 제14도(e)~(k)에 표시한 바와 같이 인쇄적층하고, 고온소결하고, 합계 2.5바퀴의 권선코일형상 도체선로를 가진 세라믹적층체를 얻는다.
본 비교예에서는 1.6 x 0.8㎟사이즈의 평면내에 폭 약 150㎛, 인쇄건조 두께 12㎛의 패턴룰에서 도체패턴을 얻었다.
내부도체는 2.5바퀴의 권선코일형상 도체를가지고 있기 때문에, 100㎒에서의 임피던스는 약 150Ω을 얻을 수 있다.
직류저항치는 소결후의 권선코일형상 도체두께가 약 8㎛가 되고, 약 0.1Ω이었다.
본 비교예에서는 합계 11층이나 되는 적층구조이면서, 권선코일형상 도체는 2.5바퀴밖에 얻을 수 없고, 이 때문에 적층수에 비해서는, 임피던스가 작고, 또 도체저항치도 임피던스치에 대해서 크다.
또 공정이 번잡하고, 각 도체층간에서의 접속신뢰성도 부족하다.
그런데 본 비교예에 있어서도, 각 후막도체층을 본 실시예에 있어서의 전주법에 의한 도금도체패턴을 전사함으로써 형성해서, 도체저항치를 내리는 것은 가능하나, 적층수의 저감, 임피던스치의 증가등의 효과는 기대할 수 있는 것은 아니다.
이상과 같이, 본 발명의 적층형 세라믹칩인덕터 및 그 제조방법에 이하면, 코일형상 도체선로를 전주(도금)기법을 사용해서 형성하므로, 포토레지스트의 해상도에 따라서 수 ㎛이상의 패턴폭이 고정밀도로 얻어지기 때문에, 미소한 칩부품의 영역내에, 인쇄기법에 의해서 도체를 형성할 경우보다도, 보다 권선수가 많은 코일형상 도체선로를 얻을 수 있다.
따라서, 저적층수에서도 큰 임피던스치를 얻을 수 있다.
또, 도체막두께는 포토레지스트의 막두께와 도금조건에 따라서 서브미크론 내지 수십 ㎛, 또는 조건에 따라서는 수 ㎜의 두께를 실현하는 것이 가능하기 때문에, 도체저항치를 용이하게 제어할 수 있고, 막두께를 두껍게 함으로써, 미세패턴이면서 도체저항치를 저감할 수 있다.
한편, 후막도체만으로 코일패턴을 형성할 경우와 달리 소성전부터 치밀한 막이 얻어지기 때문에, 소성후의 도체두께의 수축이 작고, 자성체층과 도체층의 박리의 발생도 전혀 없다.
또, 도체의 패턴정밀도, 도체의 치밀성에 의해, 제품특성상의 신뢰성도 높아지는 것이다.
이상과 같이, 본 발명의 적층형 세라믹칩인덕터 및 그 제조방법에 의하면, 저적층화, 고임피던스화 및 저도체저항화를 동시에 실현할 수 있는 뛰어난 효과를 얻을 수 있다.

Claims (27)

  1. 자성체 또는 절연체층과 도체층을 교호로 복수매 적층하고, 각 도체층간을 전기적 접속함으로써, 코일형상 도체선로를 구성하는 적층형 칩인덕터에 있어서, 상기 도체층의 적어도 1개가 전주법에 의해 패턴형성한 도금도체층인 것을 특징으로 하는 적층형 세라믹칩인덕터.
  2. 제1항에 있어서, 도금도체층에 접속하는 도체의 적어도 1개가 인쇄에 의해 형성한 후막도체인 것을 특징으로 하는 적층형 세라믹칩인덕터.
  3. 자성체 또는 절연체층과 도체층을 교호로 복수매 적층하고, 각 도체층간을 전기적 접속함으로써, 코일형상 도체선로를 구성하는 적층형 칩인덕터에 있어서, 자성체 또는 절연체층의 층간에 끼워지도록 형성한 직선형상 또는 지그재그형상의 도체층을 가지고, 이들 도체층이 전주법에 의해 패턴형성한 도금에 의한 도체층인 것을 특징으로 하는 적층형 세라믹칩인덕터.
  4. 도전성을 가진 베이스판상에 전주법에 의해 도금도체패턴을 형성하는 공정과,시이트형상 자성체 또는 절연체층에 상기 도금도체패턴을 전사하는 공정과, 상기 도금도체패턴을 전하한 시이트형상 자성체 또는 절연체층을 복수적층하고, 인접하는 각 시이트형상 자성체 또는 절연체층상의 도체패턴간을 전기적으로 접속해서 적층체를 형성하는 공정과, 상기 적층체를 소성하는 공정을 가진 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  5. 도전성을 가진 베이스판상에 전주법에 의해 도금도체패턴을 형성하는 공정과, 시이트형상 자성체 또는 절연체층에 상기 도금도체패턴을 전사하여 제1시이트를 형성하는 공정과, 시이트형상 자성체 도는 절연체증에 후막도체패턴을 인쇄형성하여 제2시이트를 형성하는 공정과, 상기 제1시이트 및 제2시이트를 교호로 복수층 적층하고, 인접하는 제1시이트와 제2시이트상의 도금도체패턴과 후막도체패턴을 전기적으로 접속해서 적층체를 형성하는 공정과, 상기 적층체를 소성하는 공정을 가진 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  6. 도전성을 가진 베이스판상에 전주법에 의해 도금도체패턴을 형성하는 공정과, 시이트형상 자성체 또는 절연체층에 상기 도금도체패턴을 전사하여 제1시이트를 형성하는 공정과, 관통구멍을 가진 시이트형상 자성체 또는 절연체층의 상기 관통구멍 및 그 주위에 후막체를 인쇄도포형성하여 제2시이트를 형성하는 공정과, 제2시이트를 2매의 제1시이트사이에 끼우도록 상기 제 1시이트 및 제 2시이트를 교호로 적층하고, 인접하는 제1시이트와 제2시이트상의 도금도체패턴과 후막도체를 전기적으로 접속해서 적충체를 형성하는 공정과, 상기 적충체를 소성하는 공정을 가진 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  7. 제4항에 있어서, 도전성을 가진 베이스판상에 전주법에 의해 형성한 도금도체패턴상에, 자성체 또는 절연체를 인쇄 . 건조하는 공정과, 상기 자성체 도는 절연체상에, 가열·가압발포함으로써 열이형성을 가진 발포시이트를 점착하는 공정과, 상기 베이스판을 상기도금도체패턴, 자성체 또는 절연체 및 발포시이트로부터 박리함으로써 도금도체부착 그린시이트를 형성하는 공정을 가지고, 이 도금도체부착 그린 시이트를 사용해서 적층체를 형성한 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  8. 제4항에 있어서, 도전성을 가진 베이스판상에 전주법에 의해 형성한 도금도체패턴상에, 가열·가압발포함으로써 일이형성을 가진 발포시이트를 점착하는 공정과, 상기 베이스판을 상기 도금도체패턴 및 발포시이트로부터 박리한 후, 상기 도금도체패턴상에 시이트형상의 자성체 또는 절연체를 전사하는 공정과, 상기 발포시이트를 도금도체패턴으로부터 박리함으로써 도금도체부착 그린시이트를 형성하는 공정을 가지고, 이 도금도체부착 그린시이트를 사용해서 적충체를 형성한 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  9. 제4항에 있어서, 전주법으로서, 도전성을 가진 베이스판상에 소망의 도금도체패턴과는 반대의 패턴을 가진 레지스트막을 형성하고, 상기 레지스트막의 베이스판이 노출한 부분에 도체재료를 형성한 후, 상기 레지스트막을 상기 베이스판으로부터 박리함으로써 상기 도금도체패턴을 형성하는 방법을 사용한 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  10. 제4항에 있어서, 베이스판이 도전성을 가지도록 이형처리된 금속판인 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  11. 제4항에 있어서, 도전성을 가진 베이스판은 스테인레스판인 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  12. 제4항에 있어서, 도금도체패턴을 Ag로 구성하고, 이 Ag도금도체패턴을 pH가 8.5이하의 Ag도금욕에 의해 형성한 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  13. 제4항에 있어서, 도금도체패턴을 형성하는 베이스판의 표면거칠기(Ra)가 0.05~1㎛인 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  14. 제5항에 있어서, 도전성을 가진 베이스판상에 전주법에 의해 형성한 도금도체패턴상에, 자성체 또는 절연체를 인쇄 . 건조하는 공정과, 상기 자성체 또는 절연체상에, 가열·가압발포함으로써 열이형성을 가진 발포시이트를 점착하는 공정과, 상기 베이스판을 상기도금도체패턴, 자성체 또는 절연체 및 발포시이트로부터 박리함으로써 도금도체부착 그린시이트를 형성하는 공정을 가지고, 이 도금도체부착 그린시이트를 사용해서 적층체를 형성한 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  15. 제6항에 있어서, 도전성을 가진 베이스판상에 전주법에 의해 형성한 도금도체패턴상에, 자성체 또는 절연체를 인쇄 . 건조하는 공정과, 상기 자성체 또는 절연체상에, 가열·가압발포함으로써 열이형성을 가진 발포시이트를 점착하는 공정과, 상기 베이스판을 상기 도금도체패턴, 자성체 또는 절연체 및 발포시이트로부터 박리함으로써 도금도체부착 그린시이트를 형성하는 공정을 가지고, 이 도금도체부착 그린시이트를 사용해서 적충제를 형성한 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  16. 제5항에 있어서, 도전성을 가진 베이스판상에 전주법에 의해 형성한 도금도체패턴상에, 가열·가압발포함으로써 열이형성을 가진 발포사이트를 점착하는 공정과, 상기 베이스판을 상기 도금도체패턴 및 발포시이트로부터 박리한후, 상기 도금도체패턴상에 시이트형상의 자성체 또는 절연체를 전사하는 공정과, 상기 발포시이트를 도금도체패턴으로부터 박리함으로써 도금도체부착 그린시이트를 형성하는 공정을 가지고, 이 도금도체부착 그린시이트를 사용해서 적충체를 형성한 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  17. 제6항에 있어서, 도전성을 가진 베이스판상에 전주법에 의해 형성한 도금도체패턴상에, 가열·가압발포함으로써 열이형성을 가진 발포시이트를 점착하는 공정과, 상기 베이스판을 상기 도금도체패턴 및 발포시이트로부터 박리한 후, 상기 도금도체패턴상에 시이트형상의 자성체 또는 절연체를 전사하는 공정과, 상기 발포시이트를 도금도체패턴으로부터 박리함으로써 도금도체부착 그린시이트를 형성하는 공정을 가지고, 이 도금도체부착 그린시이트를 사용해서 적충체를 형성한 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  18. 제5항에 있어서, 전주법으로서, 도전성을 가진 베이스판상에 소망의 도금도체패턴과는 반대의 패턴을 가진 레지스트막을 형성하고, 상기 레지스트막의 베이스판이 노출한 부분에 도체재료를 형성한 후, 상기 레지스트막을 상기 베이스판으로부터 박리함으로써 상기 도금도체페턴을 형성하는 방법을 사용한 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  19. 제6항에 있어서, 전주법으로서, 도전성을 가진 베이스판상에 소망의 도금도체패턴과는 반대의 패턴을 가진 레지스트막을 형성하고, 상기 레지스트막의 베이스판이 노출한 부분에 도체재료를 형성한 후, 상기 레지스트막을 상기 베이스판으로부터 박리함으로서 상기 도금도체패턴을 형성하는 방법을 사용한 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  20. 제5항에 있어서, 베이스판이 도전성을 가지도록 이형처리된 금속판인 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  21. 제6항에 있어서, 베이스판이 도전성을 가지도록 이형처리된 금속판인 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  22. 제5항에 있어서, 도전성을 가진 베이스판은 스테인레스판인 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  23. 제6항에 있어서, 도전성을 가진 베이스판은 스테인레스판인 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  24. 제5항에 있어서, 도금도체패턴을 Ag로 구성하고, 이 Ag도금도체패턴을 pH가 8.5이하의 Ag도금욕에 의해 형성한 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  25. 제6항에 있어서, 도금도체패턴을 Ag로 구성하고, 이 Ag도금도체패턴을 pH가 8.5이하의 Ag도금욕에 의해 형성한 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  26. 제5항에 있어서, 도금도체패턴을 형성하는 베이스판의 표면거칠기(Ra)가 0.05~1㎛인 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
  27. 제6항에 있어서, 도금도체패턴을 형성하는 베이스판의 표면거칠기(Ra)가 0.05~1㎛인 것을 특징으로 하는 적층형 세라믹칩인덕터의 제조방법.
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