[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100231276B1 - 반도체패키지의 구조 및 제조방법 - Google Patents

반도체패키지의 구조 및 제조방법 Download PDF

Info

Publication number
KR100231276B1
KR100231276B1 KR1019960022901A KR19960022901A KR100231276B1 KR 100231276 B1 KR100231276 B1 KR 100231276B1 KR 1019960022901 A KR1019960022901 A KR 1019960022901A KR 19960022901 A KR19960022901 A KR 19960022901A KR 100231276 B1 KR100231276 B1 KR 100231276B1
Authority
KR
South Korea
Prior art keywords
film
circuit
semiconductor chip
multilayer film
solder ball
Prior art date
Application number
KR1019960022901A
Other languages
English (en)
Other versions
KR980006157A (ko
Inventor
허영욱
한병준
Original Assignee
황인길
아남반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=19462863&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100231276(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 황인길, 아남반도체주식회사 filed Critical 황인길
Priority to KR1019960022901A priority Critical patent/KR100231276B1/ko
Priority to US08/763,605 priority patent/US5858815A/en
Priority to JP8353644A priority patent/JP2860646B2/ja
Publication of KR980006157A publication Critical patent/KR980006157A/ko
Application granted granted Critical
Publication of KR100231276B1 publication Critical patent/KR100231276B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45155—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 반도체패키지의 크기를 기능저하없이 소형화시켜 다핀화를 실현함과 동시에 경박단소화한 새로운 형태의 반도체패키지의 구조 및 제조방법을 제공하는 것이다.
전자회로가 직접되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 본드패드(Bond Pad)가 형성된 반도체칩과, 상기 반도체칩의 상면의 본드패드를 제외한 영역에 접착수단에 의해서 부착되며, 도전체의 회로필름과 비전기전도성 필름으로 구성된 다층필름과, 상기 반도체칩의 본드패드와 회로패턴 사이에 신호를 전달하기 위하여 연결된 와이어와, 상기 와이어가 본딩된 영역을 외부의 산화 및 부식으로부터 보호하기 위한 봉지재와, 상기 와이어에 의해 전달된 반도체칩의 신호를 외부로 인출하기 위하여 회로패턴에 융착되어 있는 솔더볼로 이루어진다.

Description

반도체패키지의 구조 및 제조방법
본 발명은 반도체패키지의 구조 및 제조방법에 관한 것으로, 더욱 상세하게는 반도체패키지의 크기를 반도체칩의 크기로 형성함으로써, 반도체패키지의 크기를 축소하여 경박단소화함은 물론, 반도체칩의 본드패드가 반도체칩의 상면 외측으로 위치하는 타입이나, 또는 중앙부에 위치하는 타입의 모든 반도체칩을 에리어 어레이(Area Array)형태로 반도체패키지의 입출력단자를 형성하여 반도체패키지의 고집적화 및 고성능화할 수 있도록 된 반도체패키지의 구조 및 제조방법에 관한 것이다.
일반적으로 반도체패키지는 그 종류에 따라 수지밀봉 패키지, TCP패키지, 글라스밀봉 패키지, 금속밀봉패키지 등이 있다. 이와같은 반도체패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology, SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array)등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball Grid Array)등이 있다.
최근에는 전자제품의 소형화에 따라 인쇄회로기판의 부품 장착도를 높이기 위해서 삽입형 반도체패캐지 보다는 표면실장형 반도체패키지가 널리 사용되고 있는데, 이러한 종래의 패키지에 대한 구조를 도1A와 도1B를 참조하여 QFP와, BGA패키지에 대하여 설명하면 다음과 같다.
도1A는 종래의 일반적인 패키지의 QFP로서, 그 구조는 전자회로가 집적되어 있는 반도체칩(1)과, 상기 반도체칩(1)이 에폭시(3)에 의해 부착되는 탑재판(2)과, 상기 반도체칩(1)의 신호를 외부로 전달할 수 있는 다수이 리드(7)와, 상기 반도체칩(1)과 리드(7)를 연결시켜 주는 와이어(4)와, 상기 반도체칩(1)과 그 외 주변구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 봉지재(5)로 이루어지는 것이다.
이러한 구성에 의한 종래의 QFP는 반도체칩(1)으로 부터 출력된 신호가 와이어(4)를 통해 리드(7)로 전달되며, 상기 리드(7)는 마더보드에 연결되어 있기 때문에 리드(7)로 전달된 신호가 마더보드의 주변소자로 전달된다. 주변소자에서 발생된 신호가 반도체칩(1)으로 전달되는 경우에는 위에서 설명한 경로의 역순으로 신호가 전달되는 것이다.
그러나, 상기의 QFP는 반도체칩이 점차적으로 고성능화되어 가면서 핀의 수가 더욱 더 많아지게 되는데 비하여, 핀과 핀 사이의 거리를 일정치 이하로 좁히는 것은 기술적으로 어렵기 때문에 많은 핀을 모두 수용하기 위해서는 패키지가 커지게 되는 단점이 있다. 이것은 반도체패키지의 소형화 추세에 역행하는 결과를 낳는 문제점이 있는 것이다.
이와같이 다핀화에 따른 기술적 요구를 해결하기 위해서 등장한 것이 BGA패키지로서, 이는 입출력 수단으로서 반도체패키지의 일면 전체에 융착된 솔더볼을 이용함으로써 QFP 보다 많은 수의 입출력 신호를 수용할 수 있음은 물론, 그 크기도 QFP보다 작게 형성된 것으로서, 그 구성은 도1B에 도시된 바와 같이 표면에 회로패턴(8a)이 형성되고, 이 회로패턴(8a)을 보호하기 위해 솔더마스크(8b)가 코팅된 회로기판(8)과, 상기 회로기판(8)의 상면 중앙에 부착된 반도체칩(1)과, 상기 반도체칩(1)과 상기 회로기판(8)의 회로패턴(8a)을 연결하여 신호를 전달하는 와이어(4)와, 상기 회로기판(8)의 회로패턴(8a)에 융착되어 외부로 신호를 전달하는 솔더볼(6)과, 상기 반도체칩(1)과 그 외 주변 구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 봉지재(5)로 구성되는 것이다.
이러한 구성의 BGA패키지는 반도체칩(1)으로부터 출력된 신호가 와이어(4)를 통해서 회로패턴(8a)으로 전달되며, 상기 회로패턴(8a)으로 전달된 신호는 여기에 융착되어 있는 솔더볼(6)을 통하여 마더보드로 전달되어 주변소자로 전달된다. 주변소자에서 발생된 신호가 반도체칩(1)으로 전달되는 경우에는 위에서 설명한 경로의 역순으로 신호가 전달되는 것이다.
그러나, 이러한 BGA패키지는 내부에 내장된 반도체칩의 크기에 비해서 패키지의 크기가 몇 배 이상 크기 때문에 전자제품들을 소형화시키기에는 한계가 있었던 것이다. 또한, 상기의 BGA패키지는 회로기판이 고가이므로 제품의 가격이 상승되는 요인이 됨은 물론, 상기 회로기판을 통해서 습기가 침투됨으로써 크랙이 발생하게 되는 문제점이 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 발명된 것으로서, 전자제품, 통신기기, 컴퓨터등 반도체패키지가 실장되는 전자제품들이 소형화되어 가고 있는 추세에 따라 반도체패키지의 크기를 기능저하없이 소형화시키고, 다핀화를 실현하면서 경박단소화하고자 하는 새로운 형태의 반도체패키지 구조로서 반도체패키지의 크기를 반도체칩의 크기와 비슷한 크기로 형성함을 물론, 그 기능을 다기능화함으로서 전자제품에 탑재시 그 탑재되는 면적은 최소화하여 제품의 소형화를 가져올 수 있는 새로운 형태의 반도체패키지(Chip Size Package : 칩 사이즈 패키지)의 구조 및 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체패키지는, 전자회로가 집적되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 본드패드(Bond Pad)가 형성된 반도체칩과, 상기 반도체칩의 상면의 본드패드를 제외한 영역에 접착수단에 의해서 부착되며, 도전체의 회로필름과 비전기전도성 필름으로 구성된 다층필름과, 상기 반도체칩의 본드패드와 상기 다층필름의 회로필름 사이에 신호를 전달하기 위하여 연결된 와이어와, 상기 와이어가 본딩된 영역을 외부의 산화 및 부식으로부터 보호하기 위해서 감싸진 봉지재와, 상기 와이어에 의해 전달된 반도체칩의 신호를 외부로 인출하기 위하여 상기 다층필름의 회로필름에 융착되어 있는 솔더볼을 포함하는 반도체패키지가 제공된다.
또 본 발명의 반도체패키지 제조방법은, 각각의 반도체칩에 전자회로가 집적되어 있고, 이 전자회로의 신호를 패키지의 외부로 인출하기 위한 본드패드(Bond Pad)가 각각의 반도체칩에 형성되어 있는 웨이퍼(Wafer)를 제공하는 단계와, 상기 웨이퍼의 각각의 반도체칩에 형성된 본드패드가 위치되는 영역에 개방부가 형성되는 비전기전도성 필름과, 도전체로 원하는 형태의 회로패턴을 형성한 회로필름을 라미네이션하여 형성된 다층필름을 제공하는 단계와, 상기 웨이퍼의 각각의 반도체칩에 형성된 본드패드의 영역이 상기 다층필름의 개방부를 통해 외부로 노출되도록 상기 웨이퍼와 상기 다층필름을 접착수단에 의해 서로 부착하는 단계와, 상기 웨이퍼의 각각의 반도체칩에 형성된 본드패드와 다층필름의 회로필름에 형성된 본드핑거를 전기적으로 연결되도록 와이어로 본딩하는 단계와, 상기 와이어를 외부의 산화 및 부식으로 부터 보호하기 위하여 상기 개방부를 봉지재로 감싸는 단계와, 상기 다층필름의 솔더볼 랜드에 솔더볼을 형성시키는 단계와, 상기 단계를 거친 후에, 소잉(Sawing)장비를 이용하여 웨이퍼의 스트리트 라인(Street Line)을 따라 반도체칩을 절단하여 반도체칩의 크기와 동일한 크기의 칩 사이즈 패키지(Chip Size package)를 형성하는 단계로 이루어진 것을 포함하는 반도체패키지의 제조방법이 제공된다.
제1a도와 제1b도는 종래의 일반적인 반도체패키지 및 BGA패키지의 구조를 나타낸 단면도 및 평면도.
제2a도 내지 제2b도는 본 발명의 제1실시예에 의한 반도체패키지의 구조를 나타낸 단면도 및 평면도.
제3a도 내지 제3c도는 본 발명의 제1실시예의 제조공정에 의한 웨이퍼와 필름과의 부착상태를 나타낸 평면도.
제4a도는 제3c도의 "a"부 확대도.
제4b도는 제4a도의 Ⅰ-Ⅰ선 확대단면도.
제5a도는 본 발명의 제1실시예의 제조공정에 의해 와이어본딩된 상태의 평면도.
제5b도는 제5a도의 Ⅱ-Ⅱ선 확대단면도.
제6a도는 본 발명의 제1실시예의 제조공정에 의해 와이어본딩된 영역에 봉지재가 채워진 상태를 나타낸 평면도.
제6b도는 제6a도의 Ⅲ-Ⅲ선 확대단면도.
제7a도 내지 제7c도는 본 발명의 제1실시예의 제조공정에 의해 솔더볼을 형성시키는 방법을 나타낸 단면도.
제8a도 및 제8b도는 본 발명의 제2실시예에 의한 반도체패키지의 구조를 나타낸 단면도 및 평면도.
제9a도 내지 제9c도는 본 발명의 제2실시예에 따른 제조공정을 나타낸 것으로, 웨이퍼와 필름과의 부착상태를 나타낸 평면도.
제10a도는 제9c도의 "b"부 확대도.
제10b도는 제10a도의 Ⅳ-Ⅳ선 확대단면도.
제11a도는 본 발명의 제2실시예에 따른 제조공정에 의해 와이어본딩된 상태의 평면도.
제11b도는 도11A Ⅴ-Ⅴ선 확대단면도.
제12a도는 본 발명의 제2실시예에 따른 와이어본딩된 영역에 봉지재가 채워진 상태를 나타낸 평면도.
제12b도는 제12a도의 Ⅵ-Ⅵ선 확대단면도.
제13도는 본 발명에 의한 필름의 분리사시도.
제14a도 및 제14b도는 본 발명에 의해 필름에 형성된 회로필름의 또 다른 실시예를 나타낸 분리사시도.
* 도면의 주요부분에 대한 부호의 설명
10 : 웨이퍼(Wafer) 11 : 반도체칩
12 : 본드패드(Bond pad) 20 : 다층필름
21 : 비전기전도성필름 22 : 비전기전도성필름
23 : 개방부 24 : 솔더볼 랜드
25 : 본드핑거 26 : 회로필름
30 : 접착수단 40 : 와이어
50 : 봉지재 60 : 솔더볼
70 : 스텐슬 스크린 프인터(Stencil Screen Print)
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a와 도2b는 본 발명의 제1실시예에 의한 반도체패키지를 나타낸 도면으로서, 그 구성은 전자회로가 집적되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 본드패드(12 ; Bond Pad)가 형성된 반도체칩(11)과, 상기 반도체칩(11)의 상면의 본드패드(12)를 제외한 영역에 접착수단(30)에 의해서 부착되며 내부에는 도전체의 회로필름(26) 및 비전기전도성 필름으로 구성되는 다층필름(20)과, 상기 반도체칩(11)의 본드패드(12)와 회로필름(26)사이에 신호를 전달하기 위하여 연결된 와이어(40)와, 상기 와이어(40)가 본딩된 영역을 외부의 산화 및 부식으로부터 보호하기 위한 봉지재(50)와, 상기 와이어(40)에 의해 전달된 반도체칩(11)의 신호를 외부로 인출하기 위하여 상기 회로필름(26)에 형성된 회로패턴에 융착되어 있는 솔더볼(60)로 이루어지는 것이다.
상기 반도체칩(11)에 형성된 본드패드(12)는 반도체칩(11)의 상면 외측으로 배열되어 있는 것이고, 상기 다층필름(20)은 도13에 도시된 바와 같이 두개의 비전기전도성필름층(21),(22)과 회로필름(26)으로 이루어지며, 상기 회로필름(26)은 비전기전도성 필름(21),(22) 사이에 형성하는 것이 바람직하나, 상기 회로필름(26)의 하부에 위치되는 비전기전도성 필름(21)을 제거한 상태로도 가능하고, 또 상기 회로필름(26)의 하부에 위치되는 비전기전도성 필름(21)을 양면접착테이로 하여도 무방하다.
즉, 상기 다층필름(20)은 도전체 회로필름(26)의 상면과 하면에 각각 비전기전도성필름(21)(22)이 라미레이션 된 것, 상기 도전체 회로필름(26)의 상면에는 비전기전도성 필름(22)을, 하면에는 양면접착테이프가 라미레이션 된 것, 또는 상기 도전체 회로필름(26)의 상면에 비전기전도성 필름(22)만이 라미레이션 된 구조를 가질 수 있다.
이러한 다층필름(20)은 비전기전도성 필름(21)위에 두께가 20㎛ 이하의 도전체로 원하는 형태의 회로패턴을 형성한 회로필름(26)을 위치시킨 후, 그 위에 다시 비전기전도성 필름(22)을 위치시켜 라이레이션(Lamination)함으로서 다층필름(20)을 형성하는 것이다.
상기 회로필름(26)의 상부에 위치되는 비전기전도성 필름(22)에는 솔더볼(60)이 회로패턴에 융착되는 영역이 오픈되도록 솔더볼 랜드(24)가 형성되고, 와이어(40)가 본딩되는 영역이 오픈되도록 본드핑거(25)가 형성되는 것이다. 상기 솔더볼 랜드(24)는 도2B와 같이 일면에 규칙적으로 배열하는 것이다.
이러한 비전기전도성 필름(21),(22)의 재질은 폴리머 테이프(Polymer Tape)나, 폴리이미드(Polyimide)등으로 이루어지는 그룹으로부터 선택하여 사용할 수 있고, 상기 회로필름(26)의 재질은 동박(Copper Foil)이나, 컨닥터(Conductor)등으로 이루어지는 그룹으로부터 선택하여 사용할 수 있는 것이다. 또한, 상기 솔더볼 랜드(24)와 본드핑거(25)는 노출되는 회로패턴의 상면에는 니켈(Ni)과 금(Gold)도금을 하여 솔더볼(60)을 융착하거나, 와이어(40)가 연결될 때 본딩력을 향상시키는 것이다.
이와같은 다층필름(20)을 반도체칩(11)에 부착시키기 위한 접착수단(30)으로서는 에폭시 접착제(Epoxy Adhesive) 또는 접착필름(Adhesive Film)등으로 이루어지는 그룹으로부터 선택하여 부착하는 것이고, 상기 와이어(40)가 본딩된 영역을 보호하는 봉지재(50)로는 폴리이미드(Polyimide) 코팅(Coating)용액을 사용하거나, 또는 에폭시 타입(Epoxy Type)의 인캡슐레이션재(Encapsulation Material) 등을 이용하여 와이어(40)가 노출되지 않도록 덮어 씌우는 것이다.
상기와 같이 구성된 본 발명의 반도체패키지는 반도체칩(11)의 크기와 동일한 크기로 반도체패키지를 형성한 칩 사이즈 패키지(CSP ; Chip Size Package)로서, 그 작용은 반도체칩(11)으로부터 출력된 신호가 와이어(40)를 통해서 회로필름(26)의 회로패턴으로 전달되며, 상기 회로패턴으로 전달된 신호는 여기에 융착되어 있는 솔더볼(60)을 통하여 마더보드(Mother Board)로 전달되어 주변소자로 전달된다. 주변소자에서 발생된 신호가 반도체칩(11)으로 전달되는 경우는 위에서 설명한 경로의 역순으로 신호가 전달되는 것이다.
이와같은 본 발명의 칩 사이즈 패키지의 제조공정을 설명하면, 각각의 반도체칩(11)에 전자회로가 집적되어 있고, 이 전자회로의 신호를 패키지의 외부로 인출하기 위한 본드패드(12 ; Bond Pad)가 각각의 반도체칩(11)에 형성되어 있는 웨이퍼(10 ; Wafer)를 제공하는 단계와, 상기 웨이퍼(10)에 상응하는 크기로 형성되며, 웨이퍼의 각각의 반도체칩에 형성된 본드패드가 위치되는 영역에 개방부가 형성되는 비전기전도성 필름(21)(22)과, 도전체로 원하는 형태의 회로패턴을 형성한 회로필름(26)을 라미네이션하여 형성된 다층필름(20)을 제공하는 단계와, 상기 웨이퍼(10)의 각각의 반도체칩(11)에 형성된 본드패드(12)의 영역이 상기 다층필름(20)의 개방부(23)를 통해 외부로 노출되도록 상기 웨이퍼(10)와 상기 다층필름(20)을 접착수단(30)에 의해 서로 부착하는 단계와, 상기 와이퍼(10)의 각가의 반도체칩(11)에 형성된 본드패드(12)와 다층필름(20)의 회로패턴에 형성된 본드핑거(25)와를 와이어(40)로 본딩하는 단계와, 상기 와이어(40)를 외부의 산화 및 부식으로부터 부호하기 위하여 상기 개방부(23)를 봉지재(50)로 덮어 씌우는 단계와, 상기 봉지재(50)를 150℃ 이상의 오븐(Oven) 또는 로(Furnace)에서 경화시키는 단계와, 상기 다층필름(20)의 솔더볼 랜드(24)에 솔더볼(60)을 안착시켜 220℃ 이상의 고온을 유지하는 오븐(Oven) 또는 로(Furnace)에서 상기 솔더볼(60)을 리플로우하여 회로패턴에 솔더볼(60)을 융착시키는 단계와, 상기 단계를 거친 후에, 소잉(Sawing)장비를 이용하여 웨이퍼(10)의 스트리트 라인(13 ; Street Line)을 따라 반도체칩(11)을 절단하여 반도체칩(11)의 크기와 동일한 크리의 칩 사이즈 패키지(Chip Size Package)를 형성하는 단계로 이루어지는 것으로서, 이를 첨부도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
먼저, 도3A는 반도체칩(11)이 형성된 웨이퍼(10)를 도시한 평면도이고, 도3B는 이러한 웨이퍼(10)와 동일한 크기를 갖는 다층필름(20)을 나타낸 것이며, 도3C는 상기 다층필름(20)을 웨이퍼(10)에 부착시킨 상태를 나타낸 것이다. 상기 웨이퍼(10)의 각각의 반도체칩(11)에는 전자회로가 직접되어 있고, 이 전자회로의 신호를 외부로 인출하기 위한 본드패드(12 ; Bond Pad)가 각각의 반도체칩(11)에 형성되어 있는 것이다. 또한, 상기 다층필름(20)은 두개의 비전기전도성층(21)(22)으로 이루어지고, 그 사이에 도전체의 회로필름(26)이 형성되는 것이 바람직하나, 상기 회로필름(26)의 하부에 위치되는 비전기전도성 필름(21)을 제거한 상태로도 가능하고, 또 상기 회로필름(26)의 하부에 위치되는 비전기전도성 필름(21)을 양면접착테이프로 대체 사용도 가능함은 물론이다. 또한, 상기 반도체칩(11)의 본드패드(12)가 위치되는 영역에는 개방부(23)가 형성되는 것이다. 여기서, 상기 웨이퍼(10)의 반도체칩(11)에 형성된 본드패드(12)는 각각의 반도체칩(11)의 상면 외측으로 배열되어 있는 것이다.
이와같이 두개의 비전기전도성 필름층과 도전체로 이루어진 다층필름(20)은 비전기전도성 필름(21)위에 두께가 20㎛이하의 도전체로 원하는 형태의 회로패턴을 형성한 회로필름(26)을 안착시킨 후, 다시 그 위에 비전기전도성 필름(22)을 안착시켜 이들을 라미레이션(Laminition)함으로서 형성할 수 있고, 상기 비전기전도성 필름(22)에는 솔더볼(60)이 회로패턴에 융착될 수 있도록 솔더볼 랜드(24)가 오픈되어 어레이(Array)형태로 배열되고, 반도체칩(11)의 본드패드(12)와 와이어(40)로 연결될 수 있도록 본드핑거(25)가 개방부(23)의 외측으로 오픈되도록 형성되는 것이다.
이와같은 웨이퍼(10)와 다층필름(20)을 접착수단(30)으로 부착하게 되면, 상기 다층필름(20)의 개방부(23)가 웨이퍼(10)의 각각의 반도체칩(11)에 형성된 본드패드(12)의 영역에 위치되어 본드패드(12)는 개방부(23)를 통해 외부로 노출되도록 부착되는 것이다(도3C). 이때, 상기 접착수단(30)으로는 에폭시 접착제(Epoxy Adhesive) 또는 접착필름(Adhesive Film)등을 사용하는 것이다.
도4A는 도3C의 "A"부를 확대한 도면이고, 도4B는 웨이퍼(10)에 부착된 다층필름(20)의 개방부(23)를 확대 도시한 단면도이다.
도5a와 도5b는 다층필름(20)의 개방부(23)를 통해 노출된 본드패드(12)와 다층필름(20)의 회로필름(26)에 의해 형성된 본드핑거(25)를 와이어(40)로서 본딩한 상태를 나타낸 것이다.
도6a와 도6b는 본 발명의 제1실시예에 의한 제조방법으로, 상기 반도체칩(11)의 본드패드(12)와 다층필름(20)의 본드핑거(25)를 와이어(40)로 본딩한 후, 와이어(40)를 외부의 산화 및 부식으로부터 보호하기 위하여 상기 개방부(23)를 봉지재(50)로서 덮어 씌운 것으로, 상기 봉지재(50)로는 폴리이미드(Polyimide) 코팅(Coating)용액을 사용하거나, 또는 에폭시 타입(Epoxy Type)의 인캡슐레이션재(Encapsulation Material)등을 이용하여 와이어(40)가 노출되지 않도록 덮운 것이다.
이와같이 봉지재(50)로 개방부(23)를 덮어 씌운 다음에 150℃ 이상의 오븐(Oven) 또는 로(Furnace)에서 상기의 봉지재(50)를 경화시키는 것이다.
도7a 내지 도7c는 상기 봉지재(50)를 경화시킨 다음에 다층필름(20)의 솔더볼 랜드(24)에 솔더볼(60)을 형성시키는 방법을 도시한 것으로 도7A는 솔더볼 랜드(24)와 대응하는 관통공(71)이 형성된 스텐슬 스크린 프린터(70 ; Stencil Screen Print)를 다층필름(20)위에 위치시킨 상태에서 솔더 파우더(61 ; Solder Powder)를 블레이드(73 ; Blade)로 밀어서 상기 관통공(71)dfm 통해 솔더볼 랜드(24)로 삽입되도록 한 다음, 220℃ 이상의 고온을 유지하는 오븐(Oven) 또는 로(Furnace)등에서 솔더볼(60)dfm 형성하는 것이다(도7C). 이때, 상기 봉지재(50)가 채워진 영역에 위치되는 스텐슬 스크린 프린터(70)의 저면에는 홈(72)을 형성하여 상기 봉지재(50)를 보호하도록 되는 것이다.
또한, 도7B는 미리 구형으로 만들어진 솔더볼(60)을 다층필름(20)의 솔더볼 랜드(24)에 안착시킨 상태에서 220℃ 이상의 고온을 유지하는 오븐(Oven) 또는 로(Furnace) 등에서 상기 솔더볼(60)을 리플로우하여 회로패턴과 융착시키는 것이다(도7C).
이와같이 솔더볼 랜드(240에 솔더볼(60)을 융착할 때에는 플럭스(Flux)를 도포한 후, 솔더볼(60)을 리플로우하는 것으로, 솔더볼(60)을 리플로우한 다음에는 불필요한 플럭스의 잔유물을 제거하기 위하여 클리닝(Clearing)공정을 거치는 것이다.
이와같은 단계를 거친 후에, 상기 웨이퍼(10)를 소잉(Sawing)장비를 이용하여 웨이퍼(10)의 스트리트 라인(Street Line)을 따라 반도체칩(11)을 절단하게 되면 반도체칩(11)의 크기와 동일한 크기의 칩 사이즈 패키지로 형성되는 것이다.
상기의 제조방법에 의해 형성된 칩 사이즈 패키지는 다핀화를 실현하면서 경박단소화한 것으로서, 반도체칩(11)의 크기와 동일한 크기로 형성되는 새로운 형태의 반도체패키지이다.
도8 내지 도14는 본 발명의 제2실시예를 나타낸 것으로, 도8a와 도8b는 본 발명의 실시예에 의한 반도체패키지를 도시한 것으로서, 그 기본구성은 도2A와 도2B에 도시된 본 발명의 반도체패캐지와 동일하나, 반도체칩(11)의 상면에 형성된 본드패드(12)가 반도체칩(11)의 상면 중앙부에 형성되어 있는 것이 다르다. 또한, 상기 반도체칩(11)의 상면에 부착되어 있는 다층필름(20)도 상기 본드패드(12)가 형성된 영역인 중앙부를 제외하고 부착되어 있는 것이며 패키지의 외부로 신호를 인출하는 솔더볼(60) 역시 패키지의 상면에 규칙적으로 배열되어 있는 것이다. 이와 같은 본 발명의 제2실시예의 작용은 본 발명의 제1실시예와 동일하게 이루어지는 것이다.
이와같은 본 발명의 제2실시예에 의한 반도체패키지의 제조공정 역시 본 발명의 제1실시예와 동일한 것으로, 도9a 및 도9b에 도시된 바와같이 웨이퍼(10)는 반도체칩(11)을 구비해 놓고 상기 웨이퍼(10)에 상응하는 크기로 형성되고 내부에 회로필름(26)이 있는 다층필름(20)을 부착시킨다. 이때, 상기 본드패드(12)는 각각의 반도체칩(11)의 상면 중앙부에 배열되어 있는 것이고, 상기 다층필름(20)의 개방부(23) 역시 반도체칩(11)의 본드패드(12)가 형성된 영역의 상면 중앙부에 형성되어 있는 것으로, 상기 웨이퍼(10)에 다층필름(20)이 부착되면, 다층필름(20)의 개방부(23)가 웨이퍼(10)의 각각의 반도체칩(11)에 형성된 본드패드(12)의 영역에 위치되어 본드패드(12)는 개방부(23)를 통해 외부로 노출되는 것이다(도9C).
도10a는 도9c의 "B"부의 확대단면도이고, 도10B는 도10A의 Ⅳ-Ⅳ선 확대단면도이다.
이와같의 웨이퍼(10)에 다층필름(20)을 부착시킨 상태에서 도11a 및 도11b에서와 같이 반도체칩(11)의 본드패드(12)와 회로패턴의 본드핑거(25)를 와이어(40)로 본딩하고, 도12a 및 도12b에서와 같이 상기 개방부(23)를 봉지재(50)로 덮어 씌워 와이어(40)가 외부로 노출되지 않도록 하는 것이다.
이와같이 봉지재(50)로 개방부(23)를 덮어 씌운 다음에 150℃ 이상의 오븐(Oven) 또는 로(Furnace)에서 상기의 봉지재(50)를 경화시킨 다음에, 솔더볼 랜드(24)에 솔더볼(60)위 위치시켜 220℃ 이상의 오븐 또는 로에서 솔더볼(60)을 리플로우하여 솔더볼(60)을 형성한다.
이러한 후에 소잉(Sawing)장비를 이용하여 웨이퍼(10)의 스트리트 라인(Street Line)을 따라 반도체칩(11)을 절단하면 반도체칩(11)의 크기와 동일한 크기의 칩 사이즈 패키지로 형성되는 것이다.
상기와 같이 본드패드(12)가 반도체칩(11)의 상면 중앙부로 형성되어 있는 반도체칩(11)에서도 입출력 단자를 패키지의 일면에 규칙적으로 배열하여 칩 사이즈 패키지를 형성할 수 있는 것이다.
도14a 및 도14b는 본 발명에 의해 다층필름(20)에 형성된 회로필름(26)의 또 다른 실시예를 나타낸 것으로서, 상기 회로필름(26)에 형성된 회로패턴에 다수의 회로라인을 서로 연결하여 파워본딩(41 ; Power Bonding)이나, 그라운드본딩(42 ; Ground Bonding)으로 사용할 수 있는 것이다.
이상의 설명에서와 같이 본 발명에 의한 반도체패키지는 반도체패키지의 크기를 기능저하없이 반도체칩의 크기로 소형화하고, 다핀화를 실현하면서 경박단소화 한 새로운 형태의 칩 사이즈 패키지(Chip Size Package)로서, 반도체칩의 상면 외측으로 본드패드가 배열되는 타입이나, 반도체칩의 중앙부로 본드패드가 배열되는 타입의 모든 반도체칩을 에리어 어레이(Area Array)형태로 반도체패키지의 입출력단자를 형성하여 전자제품에 탑재시 그 탑재되는 면적을 최소화하여 제품의 소형화를 가져올 수 있는 잇점이 있는 것이다.

Claims (28)

  1. 전자회로가 집적되어 있고, 이 전자회로의 선호를 외부로 인출하기 위한 본드패드(Bond Pad)가 형성된 반도체칩과, 상기 반도체칩의 상면의 본드패드를 제외한 영역에 접착수단에 의해서 부착되며, 도전체의 회로필름과 비전기전도성 필름으로 구성된 다층필름과, 상기 반도체칩의 본드패드와 상기 다층필름의 회로필름 사이에 신호를 전달하기 위하여 연결된 와이어와, 상기 와이어가 본딩된 영역을 외부의 산화 및 부식으로부터 보호하기 위해서 감싸진 봉지재와, 상기 와이어에 의해 전달된 반도체칩의 신호를 외부로 인출하기 위하여 상기 다층필름의 회로필름에 융착되어 있는 솔더볼을 포함하는 반도체패키지.
  2. 제1항에 있어서, 상기 반도체칩에 형성된 본드패드는 상기 반도체칩의 상면 외측으로 배열되어 있는 반도체패키지.
  3. 제1항에 있어서, 상기 반도체칩에 형성된 본드패드는 상기 반도체칩의 상면 중앙부에 배열되어 있는 반도체패키지.
  4. 제1항에 있어서, 상기 다층필름은 도전체 회로필름의 상면과 하면에 각각 비전기전도성 필름이 라미레이션 되어 있는 반도체패키지.
  5. 제1항에 있어서, 상기 다층필름은 도전체 회로필름의 상면에는 비전기전도성 필름을, 하면에는 양면접착테이프가 라미레이션 되어 있는 반도체패키지.
  6. 제1항에 있어서, 상기 다층필름은 도전체 회로필름의 상면에 비전기전도성 필름을 라미레이션 되어 있는 반도체패키지.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서, 상기 다층필름의 상면에 형성된 비전기전도성 필름에는 솔더볼이 회로필름에 융착되는 솔더볼 랜드의 영역이 오픈되고, 와이어가 본딩되는 본드핑거 영역이 오픈되어 있는 반도체패키지.
  8. 제1항에 있어서, 상기 다층필름의 비전기전도성 필름은 폴리머 테이프(Polymer Tape)또는 폴리이미드(Polyimide)재질로 이루어지는 그룹으로부터 선택되어 형성된 반도체패키지.
  9. 제1항에 있어서, 상기 다층필름의 회로필름은 동박(Copper Foil) 또는 컨닥터(Conductor)의 재질로 이루어지는 그룹으로부터 선택되어 형성된 반도체패키지.
  10. 제7항에 있어서,
    상기 솔더블 랜드와 본드핑거에는 니켈(Ni)과 금(Gold)이 도금되어 있는 반도체패키지.
  11. 제1항에 있어서,
    상기 반도체칩의 상면에 다층필름을 부착시키는 접착수단은 에폭시 접착제(Epoxy Adhisive) 또는 접착필름(Adhesive Film)으로 이루어지는 그룹으로부터 선택되어 형성된 반도체패키지.
  12. 제1항에 있어서,
    상기 봉지재는 폴리이미드(Polyimide)의 코팅(Coating)용액 또는 에폭시 타입(Epoxy Type)의 인캡슐레이션재(Encapsulation Material)로 이루어지는 그룹으로부터 선택되어 형성된 반도체패키지.
  13. 각각의 반도체칩에 전자회로가 집적되어 있고, 이 전자회로의 신호를 패키지의 외부로 인출하기 위한 본드패드(Bone Pad)가 각각의 반도체칩에 형성되어 있는 웨이퍼(Wafer)를 제공하는 단계와, 상기 웨이퍼의 각각의 반도체칩에 형성된 본드패드가 위치되는 영역에 개방부가 형성되는 비전기전도성 필름과, 도전체로 원하는 형태의 회로패턴을 형성한 회로필름을 라미네이션하여 형성된 다층필름을 제공하는 단계와, 상기 웨이퍼의 각각의 반도체칩에 형성된 본드패드의 영역이 상기 다층필름의 개방부를 통해 외부로 노출되도록 상기 웨이퍼와 상기 다층필름을 접착수단에 의해 서로 부착하는 단계와, 상기 웨이퍼의 각각의 반도체칩에 형성된 본드패드와 다층필름의 회로필름에 형성된 본드핑거를 전기적으로 연결되도록 와이어를 본딩하는 단계와, 상기 와이어를 외부의 산화 및 부식으로부터 보호하기 위하여 상기 개방부를 봉지재로 감싸는 단계와, 상기 다층필름의 솔더볼 랜드에 솔더볼을 형성시키는 단계와, 상기 단계를 거친 후에, 소잉(Sawing)장비를 이용하여 웨이퍼의 스트리트 라인(Street Line)을 따라 반도체칩을 절단하여 반도체칩의 크기와 동일한 크기의 칩 사이즈 패키지(Chip Size Package)를 형성하는 단계로 이루어진 것을 포함하는 반도체패키지의 제조방법.
  14. 제13항에 있어서, 상기 웨이퍼를 제공하는 단계는, 상기 웨이퍼의 각각의 반도체칩에 형성된 본드패드는 각각의 반도체칩의 상면 외측으로 배열되어 있는 것을 이용하는 반도체패키지의 제조방법.
  15. 제13항에 있어서, 상기 웨이퍼를 제공하는 단계는, 상기 웨이퍼의 각각의 반도체칩에 형성된 본드패드는 각각의 반도체칩의 상면 중앙부로 배열되어 있는 것을 이용하는 반도체패키지의 제조방법.
  16. 제13항에 있어서, 상기 다층필름을 제공하는 단계는, 도전체로 원하는 형태의 회로패턴을 형성한 회로필름의 상면과 하면에 각각 비전기전도성 필름을 라미레이션하여 형성하는 반도체패키지의 제조방법.
  17. 제13항에 있어서, 상기 다층필름을 제공하는 단계는, 도전체로 원하는 형태의 회로패턴을 형성한 회로필름의 상면에는 비전기전도성 필름을, 상기 회로필름의 하면에는 양면접착테이프를 라미레이션하여 형성하는 반도체패키지의 제조방법.
  18. 제13항에 있어서, 상기 다층필름을 제공하는 단계는, 도전체로 원하는 형태의 회로패턴을 형성한 회로필름의 상면에 비전기전도성 필름을 라미레이션하여 형성하는 반도체패키지의 제조방법.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 회로필름의 상면에 라미레이션되는 비전기전도성 필름에는 솔더볼이 회로패턴에 융착될 수 있는 솔더볼 랜드를 오픈되게 형성하여 배열시키고, 상기 반도체칩의 본드패드와 와이어로 연결되는 본드핑거를 오픈되도록 개방부의 외측으로 형성하는 반도체패키지의 제조방법.
  20. 제13항에 있어서, 상기 웨이퍼와 상기 다층필름을 부착하는 단계는, 에폭시 접착제(Epoxy Adhesive) 또는 접착필름(Adhesive Film)으로 이루어진 접착제를 선택하여 사용하는 반도체패키지의 제조방법.
  21. 제13항에 있어서, 상기 와이어가 노출되지 않도록 봉지재로 개방부를 덮어 씌우는 단계는, 폴리이미드(Polyimide)의 코팅(Coating)용액 또는 에폭시 타입(Epoxy Type)의 인캡슐레이션재(Encapsulation Material)로 이루어지는 봉지재로부터 선택하여 사용하는 반도체패키지의 제조방법.
  22. 제13항에 있어서, 상기 솔더볼을 형성하는 단계는, 솔더볼 랜드와 대응하는 관통공이 형성된 스텐슬 스크린 프린터(Stencil Screen Print)를 다층필름 위에 위치시킨 상태에서 솔더 파우더(Solder Powder)를 블레이드(Blade)로 밀어서 상기 관통공을 통해 솔더볼 랜드로 삽입되도록 한 다음, 220℃ 이상의 고온을 유지하는 오븐(Oven) 또는 로(Furnace)에서 리플로우하여 솔더블랜드를 통해 회로기관과 융착시켜 솔더볼을 형성하는 반도체패키지의 제조방법.
  23. 제22항에 있어서, 상기 스텐슬 스크린 프린터는 다층필름의 개방부에 봉지재가 채워진 영역이 위치되는 저면에 홈을 형성하여 상기 봉지재를 보호하도록 하는 반도체패키지의 제조방법.
  24. 제13항에 있어서, 상기 솔더볼을 형성하는 단계는, 상기 솔더볼 랜드에 미리 구형으로 만들어진 솔더볼을 안착시켜 솔더볼을 형성하는 반도체패키지의 제조방법.
  25. 제13항에 있어서, 상기 솔더볼 랜드에 솔더볼을 융착할 때 플러스(Flux)를 도포하고 리플로우시텨 솔더볼을 형성하는 단계 후에 불필요한 플럭스의 잔유물울 제거하기 위하여 클리닝(Clearing)단계를 더 포함하는 반도체패키지의 제조방법.
  26. 제13항에 있어서, 상기 회로필름에 형성된 회로패턴은 파워본딩(Power Bonding)이나, 그라운드본딩(Ground Bonding)으로 사용하도록 다수의 회로라인을 서로 연결하는 반도체패키지의 제조방법.
  27. 제13항에 있어서, 상기 와이어가 노출되지 않도록 봉지재로 개방부를 덮어 씌우는 단계는, 상기 봉지재를 150℃ 이상의 오븐(Oven) 또는 로(Furnace)에서 경화시키는 것을 포함하는 반도체패키지의 제조방법.
  28. 제13항에 있어서, 상기 솔더볼을 형성시키는 단계는, 상기 다층필름의 솔더볼 랜드에 솔더볼을 안착시켜 220℃ 이상의 고온을 유지하는 오븐(Oven) 또는 로(Furnace)에서 상기 솔더볼을 리플로우하여 회로패턴에 솔더볼을 융착시키는 반도체패키지의 제조방법.
KR1019960022901A 1996-06-21 1996-06-21 반도체패키지의 구조 및 제조방법 KR100231276B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019960022901A KR100231276B1 (ko) 1996-06-21 1996-06-21 반도체패키지의 구조 및 제조방법
US08/763,605 US5858815A (en) 1996-06-21 1996-12-11 Semiconductor package and method for fabricating the same
JP8353644A JP2860646B2 (ja) 1996-06-21 1996-12-17 半導体パッケージ及び製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960022901A KR100231276B1 (ko) 1996-06-21 1996-06-21 반도체패키지의 구조 및 제조방법

Publications (2)

Publication Number Publication Date
KR980006157A KR980006157A (ko) 1998-03-30
KR100231276B1 true KR100231276B1 (ko) 1999-11-15

Family

ID=19462863

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960022901A KR100231276B1 (ko) 1996-06-21 1996-06-21 반도체패키지의 구조 및 제조방법

Country Status (3)

Country Link
US (1) US5858815A (ko)
JP (1) JP2860646B2 (ko)
KR (1) KR100231276B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100888036B1 (ko) * 2007-07-05 2009-03-09 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 볼 부착 방법

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW335595B (en) * 1996-09-09 1998-07-01 Philips Electronics Nv Electric component which can be mounted on the surface of a printed circuit board as well as a method of manufacturiing such components
JP3695893B2 (ja) * 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
JP3622435B2 (ja) * 1997-08-06 2005-02-23 富士通株式会社 半導体装置とその製造方法
US6028354A (en) 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
KR100340060B1 (ko) * 1998-06-02 2002-07-18 박종섭 티에스오피와호환성이있는씨에스피핀배치방법및그에의한핀배치구조
JP2000156435A (ja) 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
KR100294449B1 (ko) * 1998-07-15 2001-07-12 윤종용 본딩패드하부에형성되는커패시터를구비한반도체집적회로장치
US6489183B1 (en) * 1998-07-17 2002-12-03 Micron Technology, Inc. Method of manufacturing a taped semiconductor device
JP3907845B2 (ja) * 1998-08-18 2007-04-18 沖電気工業株式会社 半導体装置
JP3825181B2 (ja) * 1998-08-20 2006-09-20 沖電気工業株式会社 半導体装置の製造方法及び半導体装置
US6479887B1 (en) 1998-08-31 2002-11-12 Amkor Technology, Inc. Circuit pattern tape for wafer-scale production of chip size semiconductor packages
US6428641B1 (en) 1998-08-31 2002-08-06 Amkor Technology, Inc. Method for laminating circuit pattern tape on semiconductor wafer
JP2000138317A (ja) 1998-10-31 2000-05-16 Anam Semiconductor Inc 半導体装置及びその製造方法
JP2000138262A (ja) 1998-10-31 2000-05-16 Anam Semiconductor Inc チップスケ―ル半導体パッケ―ジ及びその製造方法
FR2787241B1 (fr) * 1998-12-14 2003-01-31 Ela Medical Sa Composant microelectronique cms enrobe, notamment pour un dispositif medical implantable actif, et son procede de fabrication
JP4234244B2 (ja) * 1998-12-28 2009-03-04 富士通マイクロエレクトロニクス株式会社 ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法
US6043109A (en) * 1999-02-09 2000-03-28 United Microelectronics Corp. Method of fabricating wafer-level package
AU2294100A (en) * 1999-02-16 2000-09-04 Microelectronic Packaging Dresden Gmbh Packaging for a semiconductor chip
US6163068A (en) * 1999-04-22 2000-12-19 Yao; Hsia Kuang Multi-chip semiconductor encapsulation method and its finished product
WO2000065647A1 (en) 1999-04-22 2000-11-02 International Rectifier Corporation Chip scale package
US6181569B1 (en) 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
US6627864B1 (en) 1999-11-22 2003-09-30 Amkor Technology, Inc. Thin image sensor package
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6414396B1 (en) 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
JP4646284B2 (ja) 2000-02-10 2011-03-09 インターナショナル レクティフィアー コーポレイション 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス
JP2001257307A (ja) * 2000-03-09 2001-09-21 Sharp Corp 半導体装置
US6571466B1 (en) 2000-03-27 2003-06-03 Amkor Technology, Inc. Flip chip image sensor package fabrication method
JP2003536300A (ja) * 2000-06-06 2003-12-02 ビテッセ セミコンダクター コーポレイション スイッチマトリクスモジュールを備えたクロスポイントスイッチ
US6875640B1 (en) * 2000-06-08 2005-04-05 Micron Technology, Inc. Stereolithographic methods for forming a protective layer on a semiconductor device substrate and substrates including protective layers so formed
US7214566B1 (en) * 2000-06-16 2007-05-08 Micron Technology, Inc. Semiconductor device package and method
US6406934B1 (en) * 2000-09-05 2002-06-18 Amkor Technology, Inc. Wafer level production of chip size semiconductor packages
US6849916B1 (en) * 2000-11-15 2005-02-01 Amkor Technology, Inc. Flip chip on glass sensor package
US6793759B2 (en) 2001-10-09 2004-09-21 Dow Corning Corporation Method for creating adhesion during fabrication of electronic devices
US20050051859A1 (en) * 2001-10-25 2005-03-10 Amkor Technology, Inc. Look down image sensor package
KR20030059575A (ko) * 2002-01-02 2003-07-10 주식회사 다산 씨.앤드.아이 칩 스케일 패키지
KR100424324B1 (ko) * 2002-03-27 2004-03-25 주식회사 칩팩코리아 티비지에이 반도체 패키지의 제조 방법
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
US7466021B2 (en) * 2003-11-17 2008-12-16 Interconnect Portfolio, Llp Memory packages having stair step interconnection layers
US20060175711A1 (en) * 2005-02-08 2006-08-10 Hannstar Display Corporation Structure and method for bonding an IC chip
KR100751732B1 (ko) * 2005-08-05 2007-08-24 한국과학기술연구원 클래딩 영역별로 다른 크기의 홀을 갖는 포토닉 크리스탈광섬유
US7626268B2 (en) * 2005-10-12 2009-12-01 Infineon Technologies Ag Support structures for semiconductor devices
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US8168458B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming bond wires and stud bumps in recessed region of peripheral area around the device for electrical interconnection to other devices
KR101614856B1 (ko) * 2009-10-12 2016-04-22 삼성전자주식회사 반도체 칩의 실장 기판, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
US8227334B2 (en) * 2010-07-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Doping minor elements into metal bumps
US20160163624A1 (en) * 2014-12-09 2016-06-09 Powertech Technology Inc. Package structure
USD934820S1 (en) * 2019-10-24 2021-11-02 Nuvoton Technology Corporation Japan Semiconductor device
USD938925S1 (en) 2019-10-24 2021-12-21 Nuvoton Technology Corporation Japan Semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3868724A (en) * 1973-11-21 1975-02-25 Fairchild Camera Instr Co Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier
KR900007231B1 (ko) * 1986-09-16 1990-10-05 가부시키가이샤 도시바 반도체집적회로장치
US4884122A (en) * 1988-08-05 1989-11-28 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
US4967261A (en) * 1987-07-30 1990-10-30 Mitsubishi Denki Kabushiki Kaisha Tape carrier for assembling an IC chip on a substrate
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5258330A (en) * 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP3151219B2 (ja) * 1992-07-24 2001-04-03 テツセラ，インコーポレイテッド 取り外し自在のリード支持体を備えた半導体接続構成体およびその製造方法
US5414298A (en) * 1993-03-26 1995-05-09 Tessera, Inc. Semiconductor chip assemblies and components with pressure contact
US5390844A (en) * 1993-07-23 1995-02-21 Tessera, Inc. Semiconductor inner lead bonding tool
US5398863A (en) * 1993-07-23 1995-03-21 Tessera, Inc. Shaped lead structure and method
US5477611A (en) * 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier
US5455390A (en) * 1994-02-01 1995-10-03 Tessera, Inc. Microelectronics unit mounting with multiple lead bonding
US5518964A (en) * 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5491302A (en) * 1994-09-19 1996-02-13 Tessera, Inc. Microelectronic bonding with lead motion

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100888036B1 (ko) * 2007-07-05 2009-03-09 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 볼 부착 방법

Also Published As

Publication number Publication date
US5858815A (en) 1999-01-12
JP2860646B2 (ja) 1999-02-24
KR980006157A (ko) 1998-03-30
JPH1012765A (ja) 1998-01-16

Similar Documents

Publication Publication Date Title
KR100231276B1 (ko) 반도체패키지의 구조 및 제조방법
JP2949490B2 (ja) 半導体パッケージの製造方法
US6418030B1 (en) Multi-chip module
US6734557B2 (en) Semiconductor device
US6013946A (en) Wire bond packages for semiconductor chips and related methods and assemblies
JP2570499B2 (ja) フリップチップ集積回路の背面接地
US6252298B1 (en) Semiconductor chip package using flexible circuit board with central opening
US7312108B2 (en) Method for assembling a ball grid array package with two substrates
US5953589A (en) Ball grid array semiconductor package with solder balls fused on printed circuit board and method for fabricating the same
US6642610B2 (en) Wire bonding method and semiconductor package manufactured using the same
EP0797253A2 (en) Chip carrier and semiconductor device using the same
JP2011040602A (ja) 電子装置およびその製造方法
EP1168447A2 (en) Multi-layered semiconductor device and method
WO2001026147A1 (fr) Dispositif a semi-conducteur, son procede de fabrication, carte de circuit imprime et dispositif electronique
US5977624A (en) Semiconductor package and assembly for fabricating the same
EP1647168A1 (en) Overmolded mcm with increased surface mount component reliability
US20030068847A1 (en) Semiconductor device and manufacturing method
US20040113251A1 (en) Semiconductor chip package with a package substrate and a lid cover
CN105244327A (zh) 电子装置模块及其制造方法
JP3450477B2 (ja) 半導体装置及びその製造方法
KR100331070B1 (ko) 칩싸이즈반도체패키지의 구조 및 그 제조 방법
JP3692810B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20030073266A1 (en) Semiconductor device and a method of manufacturing the same
CA2355615C (en) Multi-chip module
KR19990025707A (ko) 칩 스케일 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130823

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee