KR100236534B1

KR100236534B1 - Reference voltage generating circuit

Info

Publication number: KR100236534B1
Application number: KR1019970010747A
Authority: KR
Inventors: 김종선
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-03-27
Filing date: 1997-03-27
Publication date: 2000-01-15
Also published as: KR19980074777A

Abstract

본 발명은 음의 온도계수를 가지는 기준전압 발생회로를 공개한다. 그 회로는 전원전압과 접지전압사이에 직렬 연결된 다이오우드 구성의 제1PMOS트랜지스터와 저항, 상기 다이오우드 구성의 제1PMOS트랜지스터와 저항의 공통점으로 부터의 전압에 의해서 제어되고 전원전압과 출력기준전압 발생단자사이에 연결된 제2PMOS트랜지스터, 상기 출력기준전압 발생단자와 접지전압사이에 직렬 연결된 다이오우드 구성의 복수개의 NMOS트랜지스터들로 구성되어 있다. 따라서, 회로 구성이 간단하고 전류소모를 줄일 수 있다.The present invention discloses a reference voltage generating circuit having a negative temperature coefficient. The circuit is controlled by a voltage from a common point between the first PMOS transistor and the resistor of the diode configuration connected in series between the power supply voltage and the ground voltage, and between the power supply voltage and the output reference voltage generating terminal. The second PMOS transistor is connected to the output reference voltage generator and a plurality of NMOS transistors in a diode configuration connected in series between the ground voltage. Therefore, the circuit configuration is simple and the current consumption can be reduced.

Description

Reference voltage generation circuit with negative temperature coefficient

본 발명은 기준전압 발생회로에 관한 것으로, 특히 음의 온도계수를 가지는 기준전압 발생회로에 관한 것이다.The present invention relates to a reference voltage generating circuit, and more particularly to a reference voltage generating circuit having a negative temperature coefficient.

음의 온도계수를 가지는 기준전압 발생회로는 온도변화에 대해 네거티브한 출력전압을 출력하는 회로이다.The reference voltage generating circuit having a negative temperature coefficient is a circuit that outputs a negative output voltage against temperature change.

도1은 종래의 음의 온도계수를 가지는 기준전압 발생회로의 회로도로서, PMOS트랜지스터들(MP0 -MP11), NMOS트랜지스터들(MN0-MN13), 및 저항들(R1, R2, R3)로 구성되어 있다.1 is a circuit diagram of a conventional reference voltage generation circuit having a negative temperature coefficient, which is composed of PMOS transistors MP0-MP11, NMOS transistors MN0-MN13, and resistors R1, R2, and R3. have.

도1에 나타낸 종래의 음의 온도계수를 가지는 기준전압 발생회로는 회로 구성이 복잡하고 전류소모가 수백 μA정도로 매우 크다는 단점이 있었다.The conventional negative voltage reference circuit shown in FIG. 1 has a disadvantage in that the circuit configuration is complicated and the current consumption is very large, such as several hundred μA.

본 발명의 목적은 회로구성이 간단하고 전류소모를 줄일 수 있는 음의 온도계수를 가지는 기준전압 발생회로를 제공하는데 있다.An object of the present invention is to provide a reference voltage generating circuit having a negative temperature coefficient which can simplify the circuit configuration and reduce the current consumption.

이와같은 목적을 달성하기 위한 본 발명의 음의 온도계수를 가지는 기준전압 발생회로는 전원전압과 접지전압사이에 직렬 연결된 다이오우드 구성의 제1PMOS트랜지스터와 저항, 상기 다이오우드 구성의 제1PMOS트랜지스터와 저항의 공통점으로 부터의 전압에 의해서 제어되고 전원전압과 출력기준전압 발생단자사이에 연결된 제2PMOS트랜지스터, 상기 출력기준전압 발생단자와 접지전압사이에 직렬 연결된 다이오우드 구성의 복수개의 NMOS트랜지스터들을 구비한 것을 특징으로 한다.In order to achieve the above object, the reference voltage generating circuit having a negative temperature coefficient according to the present invention has a common point between a first PMOS transistor and a resistor in a diode configuration connected in series between a power supply voltage and a ground voltage, and a resistance between the first PMOS transistor and a resistor in the diode configuration. And a second PMOS transistor controlled by a voltage from and connected between a power supply voltage and an output reference voltage generating terminal, and a plurality of NMOS transistors in a diode configuration connected in series between the output reference voltage generating terminal and a ground voltage. .

도1은 종래의 음의 온도계수를 가지는 기준전압 발생회로의 회로도이다.1 is a circuit diagram of a conventional reference voltage generation circuit having a negative temperature coefficient.

도2는 본 발명의 음의 온도계수를 가지는 기준전압 발생회로의 회로도이다.2 is a circuit diagram of a reference voltage generating circuit having a negative temperature coefficient of the present invention.

도3은 도2에 나타낸 회로의 온도의 변화에 따른 동적 저항값의 변화를 나타내는 그래프이다.FIG. 3 is a graph showing a change in dynamic resistance value with a change in temperature of the circuit shown in FIG.

도4는 도2에 나타낸 회로의 온도의 변화에 대한 출력 기준전압의 변화를 나타내는 그래프이다.FIG. 4 is a graph showing the change of the output reference voltage with respect to the change in temperature of the circuit shown in FIG.

이하, 첨부된 도면을 참고로 하여 본 발명의 음의 온도계수를 가지는 기준전압 발생회로를 설명하면 다음과 같다.Hereinafter, a reference voltage generation circuit having a negative temperature coefficient of the present invention will be described with reference to the accompanying drawings.

도2은 본 발명의 음의 온도계수를 가지는 기준전압 발생회로의 회로도로서, 전원전압(VDD)에 연결된 소오스 전극과 기판과 공통 연결된 게이트 전극및 드레인 전극을 가진 PMOS트랜지스터(P0), PMOS트랜지스터(P0)의 드레인 전극과 접지전압사이에 연결된 저항(R), 전원전압(VDD)에 연결된 소오스 전극과 기판과 PMOS트랜지스터(P0)의 소오스 전극에 연결된 게이트 전극과 기준전압(VTTP)을 발생하는 드레인 전극을 가진 PMOS트랜지스터(P1), PMOS트랜지스터(P1)의 드레인 전극에 연결된 드레인 전극과 게이트 전극을 가진 NMOS트랜지스터(N0), NMOS트랜지스터(N0)의 소오스 전극에 연결된 드레인 전극과 게이트 전극을 가진 NMOS트랜지스터(N1), 및 NMOS트랜지스터(N1)의 소오스 전극에 연결된 드레인 전극과 게이트 전극 및 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(N2)로 구성되어 있다.FIG. 2 is a circuit diagram of a reference voltage generator having a negative temperature coefficient according to the present invention, and includes a PMOS transistor P0 and a PMOS transistor having a source electrode connected to a power supply voltage VDD, a gate electrode and a drain electrode commonly connected to a substrate. A resistor (R) connected between the drain electrode of P0 and the ground voltage, a source electrode connected to the power supply voltage (VDD), a gate electrode connected to the source electrode of the substrate and the PMOS transistor (P0), and a drain generating a reference voltage (VTTP). PMOS transistor P1 having an electrode, NMOS transistor N0 having a drain electrode and a gate electrode connected to the drain electrode of the PMOS transistor P1, and a NMOS transistor having a drain electrode and a gate electrode connected to the source electrode of the NMOS transistor N0. An NMOS transistor N having a drain electrode connected to the source electrode of the transistor N1 and the NMOS transistor N1 and a source electrode connected to the gate electrode and the ground voltage. It consists of 2).

PMOS트랜지스터(P0)는 포화 영역에서 저항소자로 동작한다. PMOS트랜지스터(P0)와 저항(R)은 PMOS트랜지스터(P0)의 드레인 전극의 전압레벨을 조절하여 PMOS트랜지스터(P1)의 동작을 제어하게 된다. NMOS트랜지스터들(N0, N1, N2)은 드레인 전극과 게이트 전극이 공통으로 연결된 다이오우드 구성을 가지며 이들 트랜지스터들은 기준전압(VTTP)과 접지전압사이에 직렬로 연결되어 기준전압(VTTP)의 레벨은 이들 NMOS트랜지스터들의 숫자를 조절함에 의해서 원하는 레벨로 조절할 수 있다.The PMOS transistor P0 operates as a resistor in the saturation region. The PMOS transistor P0 and the resistor R control the operation of the PMOS transistor P1 by adjusting the voltage level of the drain electrode of the PMOS transistor P0. The NMOS transistors N0, N1, and N2 have a diode configuration in which the drain electrode and the gate electrode are connected in common, and these transistors are connected in series between the reference voltage VTTP and the ground voltage so that the level of the reference voltage VTTP is By adjusting the number of NMOS transistors it can be adjusted to the desired level.

출력 기준전압(VTTP)의 레벨은 다이오우드 구성의 NMOS트랜지스터들(N0, N1, N2)이 전압 분배기로 외부 인가전압에 무관하게 n 1* Vt의 레벨이 된다. n은 NMOS트랜지스터들의 수를 말하는 것으로, 도3에서는 3개의 NMOS트랜지스터가 사용되었으므로 3이 된다. 그리고, Vt는 NMOS트랜지스터의 문턱전압을 말한다. 온도변화에 대하여 음의 출력 전압특성을 갖도록 하기 위하여 PMOS트랜지스터(P1)의 동적 저항값과 NMOS트랜지스터들(N0, N1, N2)의 동적 저항값을 조정한다. 다이오우드 구성의 NMOS트랜지스터(N0)의 동적 저항값은 아래의 식으로 표시되어지고 포화 영역에서 동작한다.The level of the output reference voltage VTTP is such that the diode-structured NMOS transistors N0, N1, and N2 are n 1 * Vt levels regardless of the externally applied voltage as a voltage divider. n denotes the number of NMOS transistors, and since 3 NMOS transistors are used in FIG. Vt refers to the threshold voltage of the NMOS transistor. The dynamic resistance of the PMOS transistor P1 and the dynamic resistance of the NMOS transistors N0, N1, and N2 are adjusted to have a negative output voltage characteristic against temperature change. The dynamic resistance of the NMOS transistor N0 in the diode configuration is expressed by the following equation and operates in the saturation region.

[식][expression]

상술한 식에서, 전류(I_D)는 드레인 전류, 전압(V_DS)은 드레인 전극과 소오스 전극간의 전압, W는 채널 폭, L은 채널 길이, g_m은 상호 어드미턴스, μ는 증폭율, 및 C_O는 캐패시턴스를 각각 나타낸다.In the above formula, the current I _D is the drain current, the voltage V _DS is the voltage between the drain electrode and the source electrode, W is the channel width, L is the channel length, g _m is the mutual admittance, μ is the amplification factor, and C _O represents capacitance, respectively.

NMOS트랜지스터들(N1, N2)의 동적 저항값들은 NMOS트랜지스터(N0)의 동적 저항값과 동일하다.The dynamic resistance values of the NMOS transistors N1 and N2 are the same as the dynamic resistance values of the NMOS transistor N0.

다이오우드 구성의 PMOS트랜지스터(P0)는 포화 영역에서 동작하고 PMOS트랜지스터(P1)는 선형 영역에서 동작한다.The PMOS transistor P0 of the diode configuration operates in the saturation region and the PMOS transistor P1 operates in the linear region.

온도 변화에 대한 PMOS트랜지스터(P1), NMOS트랜지스터들(N0, N1, N2)의 동적 저항 변화량을 살펴보면 선형 영역에서 동작하는 PMOS트랜지스터(P1)의 변화량이 포화 영역에서 동작하는 NMOS트랜지스터(N0)의 변화량보다 훨씬 큰 것을 알 수 있다.The change in dynamic resistance of the PMOS transistor P1 and the NMOS transistors N0, N1, and N2 with respect to the temperature change shows that the amount of change in the PMOS transistor P1 operating in the linear region of the NMOS transistor N0 operating in the saturation region. It can be seen that it is much larger than the change amount.

도3는 도2에 나타낸 회로의 온도의 변화에 따른 NMOS트랜지스터(N0) 및 PMOS트랜지스터(P1)의 동적 저항값의 변화를 나타내는 그래프로서, 실선으로 표시한 것이 PMOS트랜지스터(P1)의 동적 저항값을, 점선으로 표시한 것이 NMOS트랜지스터(N0)의 동적 저항값을 각각 나타내는 것이다. 동작범위가 2V이상의 제품이라면, 전원전압(VDD)이 3.3V에서 PMOS트랜지스터(P1)의 동적 저항값은 온도가 125。C변할 때 630KΩ에서 1.026MΩ으로 63%증가하는 특성을 나타내는데 NMOS트랜지스터(N0)는 330KΩ에서 297KΩ으로 11%감소하는 특성을 나타낸다. NMOS트랜지스터들(N1, N2)도 동일한 특성을 나타낸다.FIG. 3 is a graph showing a change in dynamic resistance values of the NMOS transistor N0 and the PMOS transistor P1 according to the temperature change of the circuit shown in FIG. 2, and the solid resistance indicates the dynamic resistance value of the PMOS transistor P1. Denoted by dotted lines indicates dynamic resistance values of the NMOS transistor N0, respectively. If the operating range is more than 2V, the dynamic resistance of the PMOS transistor (P1) increases by 63% from 630KΩ to 1.026MΩ when the power supply voltage (VDD) is 3.3V. ) Represents a 11% reduction from 330KΩ to 297KΩ. NMOS transistors N1 and N2 also exhibit the same characteristics.

PMOS트랜지스터(P1)의 동적 저항값은 온도증가에 따라 크게 증가하는 반면에 NMOS트랜지스터들(N0, N1, N2)의 동적 저항값은 온도변화에 대해 미소하게 변화하므로 출력 기준전압(VTTP)은 온도증가에 따라 감소하는 특성을 나타내게 된다.The dynamic resistance value of the PMOS transistor P1 increases significantly with temperature, while the dynamic resistance value of the NMOS transistors N0, N1, N2 changes slightly with temperature change, so the output reference voltage VTTP It shows a characteristic that decreases with increase.

도4는 도2에 나타낸 회로의 온도 변화에 대한 출력전압(VTTP)의 변화를 나타내는 그래프로서, 전원전압(VDD)이 3.3V에서 0。C일 때 출력전압(VTTP)은 1.9V이고 125。C일 때 출력전압(VTTP)은 1.4V로 -0.5V의 음의 특성을 나타내는 것을 알 수 있다. 다른 전원전압(VDD)에 대해서도 마찬가지로 온도 변화에 따라 출력 기준전압(VTTP)의 값이 감소함을 알 수 있다.4 is a graph showing the change in the output voltage VTTP with respect to the temperature change of the circuit shown in FIG. 2, when the power supply voltage VDD is 3.3V to 0 ° C, the output voltage VTTP is 1.9V and 125 ° C. It can be seen that the output voltage (VTTP) at C is 1.4V, indicating negative characteristics of -0.5V. Similarly with respect to the other power supply voltage VDD, the value of the output reference voltage VTTP decreases as the temperature changes.

따라서, 종래의 회로의 전류소모가 수백 μA정도로 과도한데 비해 본 발명의 회로는 전류소모를 수 μA정도로 줄일 수 있다.Therefore, while the current consumption of the conventional circuit is excessively high by several hundred μA, the circuit of the present invention can reduce the current consumption by several μA.

따라서, 본 발명의 음의 온도계수를 가지는 기준전압 발생회로는 회로 구성이 간단하고 전류소모를 줄일 수 있다.Therefore, the reference voltage generation circuit having the negative temperature coefficient of the present invention can simplify the circuit configuration and reduce the current consumption.

Claims

A first PMOS transistor and a resistor in a diode configuration connected in series between a power supply voltage and a ground voltage; A second PMOS transistor controlled by a voltage from a common point of a resistor of the first PMOS transistor in the diode configuration and connected between a power supply voltage and an output reference voltage generating terminal; And a plurality of NMOS transistors having a diode configuration connected in series between the output reference voltage generating terminal and the ground voltage.

The reference voltage generator of claim 1, wherein the first PMOS transistor is operated in a saturation region.

The reference voltage generator of claim 1, wherein the second PMOS transistor operates in a linear region.