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KR100235956B1 - 반도체 소자의 비트라인 제조방법 - Google Patents

반도체 소자의 비트라인 제조방법 Download PDF

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KR100235956B1
KR100235956B1 KR1019960024267A KR19960024267A KR100235956B1 KR 100235956 B1 KR100235956 B1 KR 100235956B1 KR 1019960024267 A KR1019960024267 A KR 1019960024267A KR 19960024267 A KR19960024267 A KR 19960024267A KR 100235956 B1 KR100235956 B1 KR 100235956B1
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Abstract

본 발명은 반도체소자의 비트라인 제조방법에 관한 것으로, 반도체소자의 집적도가 증가되어 선폭이 감소함에 따라 저항이 증가되어 신호전달속도에 저하되는 것을 방지하기 위하여 비저항이 낮은 금속을 이용하되 Ti/TiN/W의 적층구조로 비트라인을 제조하는 것이다.

Description

반도체 소자의 비트라인 제조방법
제1도는 본 발명에 의히 반도체소자의 비트라인을 Ti/TiN/W의 적층구조로 형성한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트 산화막
3 : 게이트 전극 4 : 마스트 절연막
5 : 절연막 스페이서 6 : Ti막
7 : MOCVD-TiN막 8 : W막
10 : 소오스/드레인 확산영역 20 : 비트라인
본 발명은 반도체소자의 비트라인 제조방법에 관한 것으로, 특히, 비트라인을 Ti/TiN/W의 적층 구조로 형성하는 비트라인 제조방법에 관한 것이다.
반도체 소자에서 비트라인을 형성하는데 녹는 점이 높고 비저항이 낮은 텅스텐(W)을 사용한다. 이에 따라 소자에서 신호 전달 속도를 증가시킬 수 있으며, 비트라인을 길게 사용할 수 있게 되어 소자의 설계에 대한 마진이 증대된다.
종래에는 반도체소자의 비트라인을 형성할 때 다결정실리콘과 텅스텐실리사이드(WSix)의 2중 박막을 사용함으로써 다결정실리콘이 갖는 높은 저항을 보완하여 현재 응용되고 있다. 다결정실리콘박막의 비저항은 1000Å의 두께에서 ∼ 1000μΩ㎝이며 텅스텐실리사이드는 ∼70μΩ㎝로서 비트라인의 비저항이 다소 높은 편이다.
따라서 반도체 소자의 집적도가 증가되어 선폭이 감소함에 다라 저항이 증가되어 신호 전달 속도에 제한을 줄 수 있다. 이에 따라 비저항이 낮은 금속을 비트라인으로 사용해야 하는 요구가 발생하였다.
CVD방법으로 제조한 텅스텐 박막을 사용하면 이러한 문제를 해결할 수 있다. 왜냐하면 텅스텐박막의 비저항은 10∼20μΩ㎝로 매우 낮으며 모서리 도포성이 매우 우수하여 비트라인 콘택을 훌륭하게 매립할 수 있다.
상기 CVD-W막은 접촉저항을 50%이상 낮추어 준다. 그러나, 라인형성 후 이어지는 열공정, 예를 들어 BPSG 리플로우(reflow) 등을 거치면서 반도체 소자를 파괴한다.
따라서 텅스텐실리사이드의 형성 반응을 억제하기 위하여 확산 장벽을 사용하여야만 한다. 또한 콘택 저항을 낮추기 위하여 Ti막을 사용해야 하는데 후속 열공정시 Ti막이 응집되어 콘택에 빈공간(void)을 형성하거나 소오스/드레인용 확산영역의 Si과 확산장벽층에 포함되어 있는 산소와 반응하여 절연층인 실리콘산화물이 형성되는 문제점이 있다.
CVD-W막을 비트라인에 사용하기 위해서는 비트라인 형성 후 BPSG- 리플로우하는 고온 공정이 진행될 때 W막과 접합층의 Si과의 반응을 억제시키는 확산 장벽을 사용하여야 한다. TDMAT(tetrakis-dimethylamino titanium)를 원료로 사용한 MOCVD(metal organic chemical vapor deposition)법으로 제조한 TiN(이하 MOCVD-TiN막)을 이용하면 위의 반응을 방지시킬 수 있다. 그러나, 접촉저항을 낮추기 위해 사용하는 Ti막이 고온공정 동안 접합층과 반응하여 TiSi2(티타늄 실리사이드)를 형성하게 되는데 이때 TiSi2층이 응집되어 불연속층으로 되며 콘택에 빈 공간이 형성되어 접촉저항이 매우 높아지는 문제가 있다. 또한 MOCVD-TiN막이 대기에 노출되어 있는 동안 흡수한 수분과 Si이 반응하여 절연층인 SiO2를 형성하기도 한다.
따라서, 본 발명은 상기한 문제점을 해결하기 Ti막을 증착한 후 급속열처리어닐(rapid thermal anneal)을 실시하여 C49구조의 TiSi2를 형성시키고 반응하지 못한 Ti막은 습식 식각으로 제거하고, 그 상부에 MOCVD-TiN막과 W막을 적층하여 비트라인을 제조하는 비트라인 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체소자의 비트라인 제조방법에 있어서, 반도체소자의 비트라인 제조방법에 있어서, 반도체기판에 트랜지스터를 형성하는 단계와, 상기 구조 전표면에 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀이 구비된 절연막을 형성하는 단계와, 상기 절연막 상부에 Ti막을 증착하는 단계와, 상기 Ti막을 600-900℃ 온도의 질소 및 아르곤분위기에서 5-60초간 급속열처리하여 상기 Ti막의 저부를 준안정상인 C49구조의 TiSi2막으로 실리사이드화하는 단계와, 상기 Ti막에서 실리사이드화되지 않은 부분을 습식식각방법으로 제거하는 단계와, 상기 구조 전표면에 MOCVD-TiN막 및 W막을 증착하는 단계와, 비트라인 마스크를 이용한 식각공정으로 Ti/MOCVD-TiN/W의 적층구조로 이루어진 비트라인을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 본 발명에 의해 반도체소자의 비트라인을 게이트 전극 사이에 있는 확산영역에 콘택을 한 것을 도시한 단면도로서, 반도체기판(1)상부에 게이트 산화막(2), 게이트 전극용 도전층 및 마스크 절연막을 순차적으로 적층하고, 상기 게이트 전극 마스크를 이용한 식각공정으로 일정 간격 이격된 산화막(2), 게이트 전극(3) 및 마스크 절연막(4)의 패턴을 형성한 다음, 상기 게이트 전극(3)과 마스크 절연막(4)의 패턴 측벽에 절연막 스페이서(5)를 형성한다. 그리고, 노출된 반도체기판(1)으로 불순물을 주입하여 소오스/드레인확산영역(10)을 형성한 후, Ti막(6)을 50-1000Å의 두께로 증착하고, 급속열처리공정으로 질소와 아르곤 분위기와 600-900℃의 온도에서 5-60초간 실시한다. 그리고, MOCVD-TiN막(7)을 100-1000Å의 두께로 증착하고, 그 상부에 W막(8)을 500-5000Å의 두께로 증착하고, 비트라인 마스크를 이용한 식각공정으로 상기 W막(8), MOCVD-TiN막(7), Ti막(6)의 일정 부분을 식각하여 상기 소오스/드레인확산영역(10)에 콘택되는 Ti막(6)/MOCVD-TiN막(7)/W막(8)의 적층구조로 이루어진 비트라인(20)을 형성한 단면도이다.
참고로, 상기 W막(8)을 증착한 다음, 그 상부에 반사방지막을 증착할 수도 있다.
본 발명의 제2실시예는 상기 비트라인을 형성하는 공정에서 상기 제1실시예와 같이 소오스/드레인 확산영역(10)까지 형성한 다음, Ti막(6)을 50-100Å의 두께로 증착하고, 그 상부에 MOCVD-TiN막(7)을 100-1000Å의 두께로 증착하고, 상기 MOCVD-TiN막(7)을 급속열처리공정으로 질소와 아르곤 분위기와 600-900℃의 온도에서 5-60초간 실시한다. 그리고, 그 상부에 W막(8)을 500-5000Å의 두께로 증착하고, 비트라인 마스크를 이용한 식각공정으로 상기 W막(8), MOCVD-TiN막(7), Ti막(6)의 일정부분을 식각하여 상기 소오스/드레인 확산영역(10)에 콘택되는 Ti막(6)/MOCVD-TiN막(7)/W막(8)의 적층구조로 이루어진 비트라인(20)을 형성하는 것이다.
즉, 제2실시예는 상기와 같은 급속열처리공정은 Ti막와 MOCVD-TiN막을 증착한 후 실시하여도 제1실시예와 같이 확산영역의 Si와 반응하여 빈 공간이 없이 정상적인 TiSi2가 형성되어 콘택저항을 최소화시키는 효과를 얻을 수 있다.
상기의 제1실시예에서 급속열처리공정을 실시하는 것을 C49구조의 균일한 TiSi2를 소오스/드레인 확산영역의 표면에 형성시키기 위함이다. 이러한 공정을 추가로 실시하여 후속 열공정시 TiSi2의 응집에 의한 비트 라인 콘택 저부에서 빈 공간 형성을 억제하고, MOCVD-TiN막 내에 흡수된 수분과 확산영역의 Si이 반응하는 것을 막을 수 있어 낮은 콘택저항을 얻을 수 있으며, 누설전류의 증가현상이 일어나지 않는다.
따라서, 반도체소자에서의 신호전달속도가 향상되어 성능을 향상시킬 수 있다.
텅스텐을 비트라인으로 사용할 경우 비트라인 콘택에서 확산영역의 Si과 W막이 고온에서 반응하여 WSiX가 형성되는 것을 TDMAT를 원료로 사용하여 제조한 TiN막을 사용하여 방지시킬 수 있다. 반면 콘택저항을 낮추어주기 위해 사용하는 Ti막은 아무런 처리없이 고온 공정이 진행되면 확산영역의 Si과 반응하여 TiSi2로 변태되는 과정에서 전체부피를 감소시키며 응집되어 불연속적인 TiSi2층으로 형성된다. 이렇게 되면 콘택저항이 매우 높게 나타나 반도체소자에서 사용할 수가 없다. 그러나, 본 발명은 Ti막 증착후 급속열처리공정을 거치면 TiSi2의 응집현상이 발생하지 않아 낮은 콘택저항을 얻을 수 있다.

Claims (3)

  1. 반도체소자의 비트라인 제조방법에 있어서, 반도체기판에 트랜지스터를 형성하는 단계와, 상기 구조 전표면에 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀이 구비된 절연막을 형성하는 단계와, 상기 절연막 상부에 Ti막을 증착하는 단계와, 상기 Ti막을 600-900℃ 온도의 질소 및 아르곤분위기에서 5-60초간 급속열처리하여 상기 Ti막의 저부를 준안정상인 C49구조의 TiSi2막으로 실리사이드화하는 단계와, 상기 Ti막을 실리사이드화되지 않은 부분을 습식식각방법으로 제거하는 단계와, 상기 구조 전표면에 MOCVD-TiN막 및 W막을 증착하는 단계와, 비트라인 마스크를 이용한 식각공정으로 Ti/MOCVD-TiN/W의 적층구조로 이루어진 비트라인을 형성하는 단계를 포함하는 반도체소자의 비트라인 제조방법.
  2. 제1항에 있어서, 상기 Ti막은 50-100Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 비트라인 제조방법.
  3. 제1항에 있어서, 상기 MOCVD-TiN막은 100-1000Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 비트라인 제조방법.
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