KR100223737B1 - Multiplexer - Google Patents
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Abstract
본 발명은 반도체 소자 설계에 적용되는 멀티플레서에 있어서, 입력데이타에 따라 풀업 동작을 수행하는 풀업 트랜지스터(P21); 상기 입력 데이타 및 외부로부터의 제어 신호를 각각의 게이트 신호로 하여 풀다운 동작을 수행하는 직렬 연결된 2개의 풀다운 트랜지스터(N21, N22); 및 상기 제어 신호를 게이트 신호로 하여 디스에이블시 상기 입력 데이타의 입력 단자를 프리차지하여 상기 풀업 트랜지스터를 오프시키는 트랜지스터(P2P)를 구비하는 것을 특징으로 하는 멀티플레서에 관한 것으로, 제어 신호의 수를 감소시킬 수 있으며, 풀업이나 풀다운 쪽의 트랜지스터의 수를 감소시킬 수 있어 작은 크기의 트랜지스터를 사용할 수 있고, 데이터 버스의 부하를 줄일 수 있도록 한 것이다.The present invention provides a multiplexer applied to a semiconductor device design, comprising: a pull-up transistor (P21) for performing a pull-up operation according to input data; Two pull-down transistors N21 and N22 connected in series to perform a pull-down operation using the input data and the control signal from the outside as respective gate signals; And a transistor (P2P) for precharging the input terminal of the input data and turning off the pull-up transistor when the control signal is used as a gate signal. It can reduce the number of transistors on the pull-up or pull-down side, allowing the use of smaller transistors and reducing the load on the data bus.
Description
제1도는 데이터 버스에 적용된 종래 기술에 따른 멀티플레서의 구성도.1 is a block diagram of a conventional multiplexer applied to a data bus.
제2도는 데이터 버스에 적용된 본 발명의 일실시예에 따른 멀티플레서의 구성도.2 is a block diagram of a multiplexer according to an embodiment of the present invention applied to a data bus.
제3도는 종래 기술 및 본 발명의 일실시예에 따른 멀티플레서가 적용된 데이터 버스의 주요 내부 신호 파형도.3 is a main internal signal waveform diagram of a data bus to which the prior art and the multiplexer according to an embodiment of the present invention are applied.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
11,12 : 제1 및 제2트리-스테이트 인버터11,12: first and second tree-state inverter
본 발명은 멀티플렉서에 관한 것으로, 특히 반도체 소자의 데이터 버스 시스템과 같은 곳에 사용되는 새로운 형태의 멀티플렉서에 관한 것이다.The present invention relates to a multiplexer, and more particularly to a new type of multiplexer used in a data bus system of a semiconductor device.
일반적으로, 반도체 집적회로, 특히 메모리 소자에서 여러 블록의 출력이 멀티플렉싱되어 다음 단의 입력으로 선택되는 데이터 버스 시스템에 멀티플렉서가 주로 사용된다.In general, a multiplexer is mainly used in a data bus system in which the output of several blocks is multiplexed in a semiconductor integrated circuit, especially a memory device, and selected as the input of the next stage.
제1도는 데이터 버스에 적용된 종래 기술에 따른 멀티플렉서의 구성도로서, 도면에서 P11 내지 P14는 PMOS 트랜지스터, N11 내지 N14는 NMOS 트랜지스터, MUXiB, MUXi, GDBL, GDL은 제어 신호, SOi는 데이터를 각각 나타낸다.1 is a configuration diagram of a multiplexer according to the prior art applied to a data bus, in which P11 to P14 represent PMOS transistors, N11 to N14 represent NMOS transistors, MUXiB, MUXi, GDBL, GDL, control signals, and SOi, respectively. .
도면에 도시된 바와 같이 종래에는 각각 직렬 연결된 2개의 풀업 PMOS 트랜지스터(P11, P12)와 2개의 풀다운 NMOS 트랜지스터(N11, N12)로 구성된다. 여기서, 풀업 PMOS 트랜지스터(P12)는 제어신호(MUXiB)를 게이트 신호로 하고, 풀다운 NMOS 트랜지스터(N11)는 제어신호(MUXi)를 게이트 신호로 한다. 데이터(SOi)는 풀업 PMOS 트랜지스터(P11) 및 풀다운 NMOS 트랜지스터(N12)의 게이트로 입력된다.As shown in the drawing, conventionally, it is composed of two pull-up PMOS transistors P11 and P12 and two pull-down NMOS transistors N11 and N12 connected in series. Here, the pull-up PMOS transistor P12 uses the control signal MUXiB as a gate signal, and the pull-down NMOS transistor N11 uses the control signal MUXi as a gate signal. The data SOi is input to the gates of the pull-up PMOS transistor P11 and the pull-down NMOS transistor N12.
즉, 각 신호 경로를 선택하기 위한 멀티플렉서(1, 2)는 상기와 같이 일반적으로 4개의 트랜지스터로 구성된 트리-스테이트 인버터를 사용한다.That is, the multiplexers 1 and 2 for selecting each signal path generally use a tri-state inverter consisting of four transistors as described above.
이러한 멀티플렉서로 구성되는 데이터 버스 시스템에서는 M개의 신호 경로 각각에 연결된 트리-스테이트 인버터(P11, P12, N11, N12)가 데이터(SOi ; i=1 내지 M) 신호를 멀티플렉싱하여 출력 단자에 전달한다. 제1도의 예에서는 (M/2) : 1 멀티플렉서와 2 : 1 멀티플렉서(P13, P14, N13, N14)의 두 단으로 구성된 예를 보였다. 일반적인 구조에서는 서로에 대해 역상인 두 신호(MUXi, MUXiB)가 PMOS 트랜지스터(P12)와 NMOS 트랜지스터(N11)를 제어하며, 데이터(SOi)의 반전 신호를 노드(MOBL)에 전달하기 위해 온(ON)시키거나(MUXi=H, MUXiB=L), i 번째 신호 경로가 아닌 다른 데이터(SOj; j≠i, j=1 내지 M)의 반전 신호의 전달을 위하여 오프(OFF)시킨다.In the data bus system composed of such multiplexers, the tree-state inverters P11, P12, N11, and N12 connected to each of the M signal paths multiplex the data SOi (i = 1 to M) to the output terminals. In the example of FIG. 1, two stages of (M / 2): 1 multiplexer and 2: 1 multiplexer (P13, P14, N13, N14) are shown. In a general structure, two signals MUXi and MUXiB which are in phase with respect to each other control the PMOS transistor P12 and the NMOS transistor N11, and are ON to transmit an inverted signal of the data SOi to the node MOBL. (MUXi = H, MUXiB = L) or OFF for the transfer of an inverted signal of data other than the i-th signal path (SOj; j ≠ i, j = 1 to M).
그러나, 이러한 종래의 트리-스테이트 인버터에서는 제어 신호를 2개 필요로 하기 때문에 그 적용이 어려우며, 또한, 풀다운 및 풀업 동작의 경로 모두에 직렬 연결된 2개의 트랜지스터로 구성되므로, 데이터 버스의 큰 부하(C1)를 구동하여 충분한 속도를 얻기 위해서는 큰 트랜지스터를 필요로 한다. 이처럼 큰 트랜지스터는 데이터 버스의 부하를 더욱 가중시키는 문제점을 초래하게 된다.However, such a conventional tri-state inverter requires two control signals, which makes it difficult to apply, and also consists of two transistors connected in series in both the pull-down and pull-up operation paths. In order to achieve a sufficient speed by driving), a large transistor is required. Such large transistors introduce a problem that further increases the load on the data bus.
따라서, 본 발명은 상기 제반 문제점을 해결하기 위하여 안출된 것으로, 하나의 제어 신호만으로 트리 스테이트 버퍼를 구현함으로써, 작은 크기의 트랜지스터를 사용할 수 있고, 데이터 버스의 부하를 줄일 수 있는 멀티플렉서를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and by implementing a tri-state buffer with only one control signal, a small transistor can be used and a multiplexer can reduce the load on the data bus. There is a purpose.
상기 목적을 달성하기 위한 본 발명은, 적어도 하나의 트리-스테이트 인버터를 포함하는 멀티플렉서에 있어서, 상기 트리-스테이트 인버터는, 입력신호를 인가받는 입력단자; 입력신호에 응답된 출력신호를 출력하는 출력단자; 제1전원단자에 자신의 일측단자가 연결되고 상기 출력단자에 자신의 타측단자가 연결되며 상기 입력단자가 자신의 게이트단자에 연결된 제1트랜지스터; 상기 출력단자에 자신의 일측단자가 연결되고 제어신호를 자신의 게이트로 인가받는 제2트랜지스터; 상기 제2트랜지스터의 타측단자에 자신의 일측단자가 연결되고 제2전원단자에 자신의 타측단자가 연결되며 상기 입력단자에 자신의 게이트단자가 연결된 제3트랜지스터; 및 상기 입력단자에 자신의 일측단자가 접속되고 상기 제1전원단자에 자신의 타측단자가 연결되며 상기 제어신호를 자신의 게이트단자로 인가받는 제4트랜지스터를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a multiplexer including at least one tree-state inverter, wherein the tree-state inverter includes: an input terminal receiving an input signal; An output terminal for outputting an output signal in response to the input signal; A first transistor connected to one side of a first power terminal thereof, the other terminal thereof to the output terminal, and the input terminal connected to a gate terminal thereof; A second transistor connected to one side of the output terminal and receiving a control signal to its gate; A third transistor whose one terminal is connected to the other terminal of the second transistor, whose other terminal is connected to the second power terminal, and whose gate terminal is connected to the input terminal; And a fourth transistor connected to one input terminal thereof to the input terminal, the other terminal thereof connected to the first power terminal, and receiving the control signal as its gate terminal.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
제2도는 데이터 버스에 적용된 본 발명의 일실시예에 따른 멀티플렉서의 구성도로서, 도면에서 P21, P23, P24, P2P는 PMOS 트랜지스터, N21, N22, N23, N2N은 NMOS 트랜지스터, SOi는 데이터, MUXi, GDBL은 제어 신호, C2는 부하를 각각 나타낸다.2 is a configuration diagram of a multiplexer according to an embodiment of the present invention applied to a data bus, in which P21, P23, P24, and P2P are PMOS transistors, N21, N22, N23, and N2N are NMOS transistors, SOi is data, and MUXi. , GDBL represents a control signal and C2 represents a load.
제2도에 도시된 바와 같이 본 실시예의 멀티플렉서는 2가지 형태의 트리-스테이트 인버터를 가질 수 있다.As shown in FIG. 2, the multiplexer of the present embodiment may have two types of tree-state inverters.
먼저, 제1트리-스테이트 인버터(11)는, 데이터(SOi)에 따라 출력단(MOBL)을 풀업 구동하는 풀업 PMOS트랜지스터(P21)와, 데이터(SOi)를 게이트 신호로 하여 출력단(MOBL)을 풀다운 구동하는 풀다운 NMOS트랜지스터(N22)와, 제어신호(MUXi)를 게이트 신호로 하여 상기 NMOS 트랜지스터(N22)와 상기 출력단(MOBL) 사이의 전류패스를 스위칭하는 NMOS트랜지스터(N21)와, 제어신호(MUXi)를 게이트 신호로 하여 입력단과 공급전원단 사이를 스위칭하는 PMOS트랜지스터(P2P)를 구비한다. 상기 제어신호(MUXi)는 상기 제1트리-스테이트 인버터(11)를 디스에비블시킬때 논리 '로우' 레벨을 갖는 신호여서, 디스에이블시 데이터(SOi) 입력단자를 '하이'(high) 레벨로 프리차지(precharge) 한다. 이때, 선택되지 않은 데이터 입력 단자가 프리차지되어도 무방하여야 한다. 이러한 예로는 반도체 메모리의 센스 앰프 출력이 있다.First, the first tree-state inverter 11 pulls down the output terminal MOBL using the pull-up PMOS transistor P21 for pulling up the output terminal MOBL according to the data SOi and the data SOi as a gate signal. A pull-down NMOS transistor N22 for driving, a NMOS transistor N21 for switching a current path between the NMOS transistor N22 and the output terminal MOBL using the control signal MUXi as a gate signal, and a control signal MUXi. A PMOS transistor (P2P) for switching between the input terminal and the power supply terminal. The control signal MUXi is a signal having a logic 'low' level when disabling the first tree-state inverter 11, and thus, when disabling, the data SOi input terminal is 'high' level. Precharge with. At this time, the non-selected data input terminal may be precharged. An example of this is the sense amplifier output of a semiconductor memory.
또한, 제2트리-스테이트 인버터(12)는, 데이터신호를 입력받는 입력단(MOBL)과, 상기 입력단(MOBL)을 통해 전달된 상기 데이터신호에 게이트 제어받아 출력단을 풀업 및 풀다운 구동하는 풀업 PMOS트랜지스터(P23) 및 풀다운 NMOS트랜지스터(N23)와, 제어신호(GDBL)에 게이트 제어받아 상기 PMOS트랜지스터(P23)와 상기 출력단 사이의 전류패스를 스위칭하는 PMOS트랜지스터(P21), 및 상기 제어신호(GDBL)에 게이트 제어받아 상기 입력단과 접지전원단 사이를 스위칭하는 NMOS트랜지스터(N2N)를 구비한다. 상기 제어신호(GDBL)는 상기 제2트리-스테이트 인버터(12)를 디스에비블시킬때 논리 '하이' 레벨을 갖는 신호여서, 디스에이블시 데이터 입력단자(MOBL)를 논리 '로우(low)'로 프리차지한다.In addition, the second tree-state inverter 12 may include an input terminal MOBL for receiving a data signal and a pull-up PMOS transistor for driving the output stage up and down by receiving gate control of the data signal transmitted through the input terminal MOBL. (P23) and PMOS transistor (P21) and the control signal (GDBL) for switching the current path between the PMOS transistor (P23) and the output terminal under the gate control of the pull-down NMOS transistor (N23), a control signal (GDBL). An NMOS transistor (N2N) is provided at the gate controlled to switch between the input terminal and the ground power supply terminal. The control signal GDBL is a signal having a logic 'high' level when the second tree-state inverter 12 is disabled, so that the data input terminal MOBL is logic 'low' when the disable is disabled. Precharge to.
상기와 같은 구성을 갖는 멀티플렉서의 동작을 제1트리-스테이트 인버터(11)를 일예로 상세히 살펴보기로 한다.The operation of the multiplexer having the above configuration will be described in detail with reference to the first tree-state inverter 11 as an example.
제어 신호 MUXi가 '하이'인 경우에는 트랜지스터(N21)가 온되므로, 노드(MOBL)에는 입력 데이터(SOi)의 반전 값이 출력된다. 제어 신호가 '로우'인 경우에는 트랜지스터(N21)가 오프되어 풀다운 경로가 오프되고, 트랜지스터(P2P)에 의해 데이터 입력 단자가 '하이'로 프리차지되므로, 트랜지스터(P21)가 오프되어 풀업 경로도 오프된다.When the control signal MUXi is 'high', since the transistor N21 is turned on, the inversion value of the input data SOi is output to the node MOBL. When the control signal is 'low', the transistor N21 is turned off and the pull-down path is turned off. Since the data input terminal is precharged to 'high' by the transistor P2P, the transistor P21 is turned off and the pull-up path is also made. Is off.
i 번째 경로(SOi)가 디스에이블된 경우 입력단을 프리차지하는 트랜지스터(P2P)는 트랜지스터(P21)를 충분히 빨리 오프시킬 수 있도록 크기를 조절하여야 한다. 트리-스테이트 인버터의 풀업으로 동작하는 트랜지스터(P21)는 직렬연결된 제1도의 트랜지스터(P11, P12)에 비해 작은 크기에서도 신호 전달에 필요한 전류를 공급할 수 있다. 또한, 트랜지스터(P21)의 크기 감소는 데이터 라인의 부하를 모델화한 캐패시턴스(C2)가 제1도의 캐패시턴스(C1)보다 작도록 작용한다.When the i th path SOi is disabled, the transistor P2P precharging the input terminal needs to be sized to turn off the transistor P21 fast enough. The transistor P21 operating as a pull-up of the tri-state inverter can supply a current required for signal transmission even in a smaller size than the transistors P11 and P12 of FIG. 1 connected in series. In addition, the size reduction of the transistor P21 works so that the capacitance C2 modeling the load of the data line is smaller than the capacitance C1 of FIG.
제3도는 종래 기술 및 본 발명의 일실시예에 따른 멀티플렉서가 적용된 데이터 버스의 주요 내부 신호 파형도로서, 도면에서 A는 본 발명의 일실시예에 따른 데이터 버스의 주요 내부 신호 파형을, B는 종래 기술에 따른 데이터 버스의 주요 내부 신호 파형을 각각 나타낸다. 도면에 도시된 바와 같이 제2도의 트리-스테이트 인버터는 제1도의 트리-스테이트 인버터와 동일한 수행함을 알 수 있다.3 is a diagram illustrating the main internal signal waveform of the data bus to which the multiplexer is applied according to the prior art and the present invention, in which A is the main internal signal waveform of the data bus according to an embodiment of the present invention, and B is the The main internal signal waveforms of the data bus according to the prior art are respectively shown. As shown in the figure, it can be seen that the tree-state inverter of FIG. 2 performs the same as the tree-state inverter of FIG.
즉, 본 발명에 따른 새로운 구조의 트리-스테이트 인버터는 디스에이블(disable)시 입력을 프리차지(precharge)시키는 PMOS 트랜지스터(P2P)를 추가함으로써 풀업 경로의 디스에이블 트랜지스터를 제거하였다. 버퍼의 풀업 쪽 경로가 트랜지스터 1개만으로 구성되므로, 작은 크기의 트랜지스터를 사용할 수 있고, 부하를 줄일 수 있다. 또한, 제2도의 새로운 멀티플렉서는 제어 신호(MUXi)를 한 개만 사용하므로, 제어부에서 신호 생성시 인버터 1 스테이지가 줄어들고, 제어 신호의 루팅(routing) 부담이 줄어든다.That is, the tri-state inverter of the new structure according to the present invention eliminates the disable transistor of the pull-up path by adding a PMOS transistor (P2P) that precharges the input when it is disabled. Since the pull-up path of the buffer consists of only one transistor, small transistors can be used and the load can be reduced. In addition, since the new multiplexer of FIG. 2 uses only one control signal MUXi, the inverter 1 stage is reduced when the control unit generates a signal, and the routing burden of the control signal is reduced.
상기와 같이 이루어지는 본 발명은 제어 신호의 수를 감소시킬 수 있으며, 풀업이나 풀다운 쪽의 트랜지스터의 수를 감소시킬 수 있어 작은 크기의 트랜지스터를 사용할 수 있고, 데이터 버스의 부하를 줄일 수 있는 특유의 효과가 있다.The present invention made as described above can reduce the number of control signals, and can reduce the number of transistors on the pull-up and pull-down side, so that a small transistor can be used, and a unique effect of reducing the load on the data bus. There is.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
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| AMND | Amendment | ||
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