[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100210843B1 - Clock signal input buffer - Google Patents

Clock signal input buffer Download PDF

Info

Publication number
KR100210843B1
KR100210843B1 KR1019970006595A KR19970006595A KR100210843B1 KR 100210843 B1 KR100210843 B1 KR 100210843B1 KR 1019970006595 A KR1019970006595 A KR 1019970006595A KR 19970006595 A KR19970006595 A KR 19970006595A KR 100210843 B1 KR100210843 B1 KR 100210843B1
Authority
KR
South Korea
Prior art keywords
terminal
clock signal
nmos transistor
input
voltage
Prior art date
Application number
KR1019970006595A
Other languages
Korean (ko)
Other versions
KR19980069504A (en
Inventor
정웅식
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019970006595A priority Critical patent/KR100210843B1/en
Publication of KR19980069504A publication Critical patent/KR19980069504A/en
Application granted granted Critical
Publication of KR100210843B1 publication Critical patent/KR100210843B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 클럭 신호 입력 버퍼에 관한 것으로, 전원 전압 단자에 병렬 연결된 제1능동 부하 소자 및 제2능동 부하 소자와, 상기 제1능동 부하 소자에 드레인 단자가 연결되고 게이트 단자에는 기준 전압이 입력되며 소스 단자는 전류원에 연결된 제1엔모스 트랜지스터와, 상기 제2능동 부하 소자에 드레인 단자가 연결되어 출력단을 형성하고 게이트 단자에는 클럭 신호가 입력되며 소스 단자는 상기 전류원에 연결된 제2엔모스 트랜지스터와, 인에이블 신호를 입력으로 받아 턴온되어 상기 전류원으로 동작하는 제3엔모스 트랜지스터의 소스 단자가 접지되어 이루어지는 클럭 신호 입력 버퍼에 클럭 신호가 게이트 단자에 입력되고 소스 단자는 접지되며 드레인 단자는 상기 제2엔모스 트랜지스터의 웰 바이어스 단자에 연결되는 제4엔모스 트랜지스터와; 상기 클럭 신호가 게이트 단자에 입력되고, 소스 단자는 상기 접지 전압보다 높은 레벨의 웰 바이어스 전압 단자에 연결되며, 드레인 단자가 상기 제2엔모스 트랜지스터의 웰 바이어스 단자에 연결되는 피모스 트랜지스터를 포함하여 이루어져서, 입력되는 클럭 신호에 의하여 스위칭 동작하는 MOS 트랜지스터에 적절한 레벨의 웰 바이어스 전압을 인가하여 출력되는 클럭 신호의 레벨 상승 시간을 단축시키는 효과를 제공한다.The present invention relates to a clock signal input buffer, comprising: a first active load element and a second active load element connected in parallel to a power supply voltage terminal; a drain terminal is connected to the first active load element; and a reference voltage is input to a gate terminal. The source terminal includes a first NMOS transistor connected to a current source, a drain terminal is connected to the second active load element to form an output terminal, a clock signal is input to a gate terminal, and the source terminal is connected to a second NMOS transistor connected to the current source. The clock signal is input to the gate terminal, the source terminal is grounded, and the drain terminal is input to the clock signal input buffer formed by receiving an enable signal as an input and turning on the source terminal of the third NMOS transistor operating as the current source. A fourth NMOS transistor connected to the well bias terminal of the 2 NMOS transistor; The PMOS transistor includes a clock signal input to a gate terminal, a source terminal connected to a well bias voltage terminal having a level higher than the ground voltage, and a drain terminal connected to a well bias terminal of the second NMOS transistor. By applying a well bias voltage of an appropriate level to the MOS transistor which is switched by the input clock signal, the level rise time of the output clock signal is shortened.

Description

클럭 신호 입력 버퍼Clock signal input buffer

본 발명은 클럭 신호 입력 버퍼에 관한 것으로, 특히 입력되는 클럭 신호에 의하여 스위칭 동작하는 MOS 트랜지스터에 적절한 레벨의 웰 바이어스 전압(back gate voltage)을 인가하여 출력되는 클럭 신호의 레벨 상승 시간을 단축시키도록 하는 클럭 신호 입력 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock signal input buffer, and in particular, to reduce the level rise time of an output clock signal by applying a well gate voltage having an appropriate level to a MOS transistor that is switched by an input clock signal. It relates to a clock signal input buffer.

일반적으로 클럭 신호에 동기되어 동작하는 시스템에서 티티엘(TTL:transistor transistor logic) 레벨의 신호와 씨모스(CMOS) 레벨의 신호를 모두 사용하는 경우에는 티티엘 레벨의 신호와 씨모스 레벨의 신호의 호환을 위하여 별도의 인터페이스 회로가 필요하다.In general, when both the TTL (transistor transistor logic) level and the CMOS level signal are used in a system operating in synchronization with the clock signal, the Ti level signal and the CMOS level signal are not compatible. In order to do this, a separate interface circuit is required.

이와 같은 인터페이스 회로로서 클럭 신호 입력 버퍼가 사용되는데, 클럭 신호 입력 버퍼를 이용한 종래의 클럭 신호 입력단을 제1도를 참조하여 설명하면 다음과 같다.A clock signal input buffer is used as such an interface circuit. A conventional clock signal input terminal using the clock signal input buffer will be described with reference to FIG.

제1도는 종래의 클럭 신호 입력단의 구성을 나타낸 블록도이다.1 is a block diagram showing the configuration of a conventional clock signal input terminal.

제1도에 나타낸 바와 같이, 클럭 패드(100)를 통하여 입력된 클럭 신호(CLK)와 기준 전압 발생 회로(400)에서 출력되는 기준 전압(Vref)이 두 개의 클럭 신호 입력버퍼(200)(300)에 각각 입력된다.As shown in FIG. 1, the clock signal CLK input through the clock pad 100 and the reference voltage V ref output from the reference voltage generating circuit 400 are two clock signal input buffers 200 ( 300 respectively.

두 개의 클럭 신호 입력 버퍼(200)(300)에서 출력되는 클럭 신호(OUT)는 명령 제어 회로(500)와 데이터 출력 제어 회로(600)에 각각 입력된다.The clock signals OUT output from the two clock signal input buffers 200 and 300 are input to the command control circuit 500 and the data output control circuit 600, respectively.

이때 클럭 신호 입력 버퍼(200)(300)에 입력되는 클럭 신호(IN)는 티티엘 레벨의 신호이며, 출력되는 클럭 신호(OUT)는 씨모스 레벨로 변환되어 출력된다.At this time, the clock signal IN inputted to the clock signal input buffers 200 and 300 is a TTI level signal, and the output clock signal OUT is converted to the CMOS level and output.

이와 같은 종래의 클럭 신호 입력단의 클럭 신호 입력 버퍼를 제2도를 참조하여 설명하면 다음과 같다.The conventional clock signal input buffer of the clock signal input terminal will be described with reference to FIG. 2 as follows.

제2도는 종래의 클럭 신호 입력 버퍼를 나타낸 회로도이다.2 is a circuit diagram showing a conventional clock signal input buffer.

제2도에 나타낸 바와 같이 클럭 신호 입력 버퍼로서 차동 증폭 회로(210)가 사용되는데, 입력 신호로서 기준 전압(Vref)과 클럭 신호(IN) 및 인에이블 신호(E)가 있으며, 출력 신호는 클럭 신호(OUT)가 있다.As shown in FIG. 2, a differential amplifying circuit 210 is used as a clock signal input buffer. The input signal includes a reference voltage V ref , a clock signal IN, and an enable signal E. There is a clock signal OUT.

이와 같은 차동 증폭 회로(210)를 이용한 클럭 신호 입력 버퍼의 구성은 다음과 같다.The configuration of the clock signal input buffer using the differential amplifier circuit 210 is as follows.

병렬 연결된 네 개의 PMOS 트랜지스터(Q1∼Q4)의 각각의 소스 단자가 전원 전압(VDD) 단자에 연결된다.Each source terminal of the four PMOS transistors Q1 to Q4 connected in parallel is connected to a power supply voltage V DD terminal.

PMOS 트랜지스터(Q1)(Q2)의 드레인 단자는 서로 단락되어 NMOS 트랜지스터(Q5)의 드레인 단자에 연결되며, PMOS 트랜지스터(Q3)(Q4)의 드레인 단자도 서로 단락되어 NMOS 트랜지스터(Q6)의 드레인 단자에 연결된다.The drain terminals of the PMOS transistors Q1 and Q2 are shorted to each other and connected to the drain terminal of the NMOS transistor Q5, and the drain terminals of the PMOS transistors Q3 and Q4 are also shorted to each other to drain the terminal of the NMOS transistor Q6. Is connected to.

또 PMOS 트랜지스터(Q1)(Q4)의 게이트 단자에는 인에이블 신호(E)가 입력되며, PMOS 트랜지스터(Q2)(Q3)의 게이트 단자는 서로 단락되어 PMOS 트랜지스터(Q2)의 드레인 단자에 연결됨으로써 능동 부하로 동작한다.The enable signal E is input to the gate terminals of the PMOS transistors Q1 and Q4, and the gate terminals of the PMOS transistors Q2 and Q3 are shorted to each other and connected to the drain terminal of the PMOS transistor Q2, thereby being active. Operate under load.

또 PMOS 트랜지스터(Q3)의 드레인 단자에 나타나는 신호가 클럭 신호(OUT)로서 출력된다.The signal appearing at the drain terminal of the PMOS transistor Q3 is output as the clock signal OUT.

NMOS 트랜지스터(Q5)의 게이트 단자에는 클럭 신호(IN)가 갖는 하이 레벨과 로우 레벨의 중심 전압인 기준 전압(Vref)이 입력되며, NMOS 트랜지스터(Q5)의 게이트 단자와 접지 전압(Vss) 단자 사이에는 NMOS 트랜지스터(Q7)를 이용한 캐패시터(220)가 연결되어 있어 기준 전압(Vref)이 NMOS 트랜지스터(Q5)의 게이트 단자에 직접 입력되는 것을 방지하는 완충 작용을 한다.The gate voltage of the NMOS transistor Q5 is inputted with a reference voltage V ref , which is a center voltage of the high level and the low level of the clock signal IN, and the gate terminal and the ground voltage V ss of the NMOS transistor Q5. A capacitor 220 using the NMOS transistor Q7 is connected between the terminals, and thus a buffering function is provided to prevent the reference voltage V ref from being directly input to the gate terminal of the NMOS transistor Q5.

NMOS 트랜지스터(Q6)의 게이트 단자에는 클럭 신호(IN)가 입력되는데, 이와 같은 NMOS 트랜지스터(Q6)의 게이트 단자와 접지 전압(VSS) 단자 사이에는 NMOS 트랜지스터(Q8)를 이용한 캐패시터(230)가 연결되어 있어 입력 클럭 신호(IN)가 NMOS 트랜지스터(Q5)의 게이트 단자에 직접 입력됨으로서 발생할 수 있는 문제등을 방지한다.The clock signal IN is input to the gate terminal of the NMOS transistor Q6, and the capacitor 230 using the NMOS transistor Q8 is disposed between the gate terminal of the NMOS transistor Q6 and the ground voltage V SS terminal. By being connected, the input clock signal IN is directly input to the gate terminal of the NMOS transistor Q5 to prevent a problem that may occur.

이와 같은 NMOS 트랜지스터(Q5)(Q6)의 소스 단자는 서로 단락되어 NMOS 트랜지스터(Q9)의 드레인 단자에 연결된다.The source terminals of the NMOS transistors Q5 and Q6 are shorted with each other and connected to the drain terminal of the NMOS transistor Q9.

NMOS 트랜지스터(Q9)의 소스 단자에는 두 개의 NMOS 트랜지스터(Q10)(Q11)가 직렬 연결되며, 이와 같이 직렬 연결된 세 개의 NMOS 트랜지스터(Q9)(Q10)(Q11)의 게이트 단자에는 인에이블 신호(E)가 입력된다.Two NMOS transistors Q10 and Q11 are connected in series to the source terminal of the NMOS transistor Q9, and the enable signal E is connected to the gate terminals of the three NMOS transistors Q9, Q10 and Q11 connected in series. ) Is entered.

NMOS 트랜지스터(Q10)의 소스 단자와 접지 전압(VSS) 단자 사이에는 스위치(SW1)가 연결되어 있으며, NMOS 트랜지스터(Q9)의 소스 단자와 접지 전압(VSS) 단자 사이에도 스위치(SW2)가 연결되어 있다.The switch SW1 is connected between the source terminal of the NMOS transistor Q10 and the ground voltage V SS terminal, and the switch SW2 is also connected between the source terminal of the NMOS transistor Q9 and the ground voltage V SS terminal. It is connected.

상술한 세 개의 NMOS 트랜지스터(Q9)(Q10)(Q11)은 차동 증폭 회로(210)의 전류원으로 동작하며, 이때 스위치(SW1)(SW2)는 각각 NMOS 트랜지스터(Q10)(Q11)와 접지 전압(VSS) 단자 사이를 스위칭 제어하여 전류의 양을 제어하는 것이다.The three NMOS transistors Q9, Q10, and Q11 described above operate as current sources of the differential amplifier circuit 210, where the switches SW1 and SW2 are respectively the NMOS transistors Q10 and Q11 and the ground voltage. V SS ) to control the amount of current by switching between terminals.

이와 같이 구성된 종래의 클럭 신호 입력 버퍼의 동작을 설명하면 다음과 같다.The operation of the conventional clock signal input buffer configured as described above is as follows.

회로 동작의 초기 상태에서는 인에이블 신호(E)가 로우 레벨로 되어 PMOS 트랜지스터(Q1)(Q4)를 턴 온 시킨다.In the initial state of the circuit operation, the enable signal E is turned low to turn on the PMOS transistors Q1 and Q4.

PMOS 트랜지스터(Q1)(Q4)는 PMOS 트랜지스터(Q2)(Q3)와 비교하여 그 채널의 폭이 상대적으로 좁아 소량의 전류가 흐르게 되고, 따라서 NMOS 트랜지스터(Q5)(Q6)에도 소량의 전류가 인가된다.Compared to the PMOS transistors Q2 and Q3, the PMOS transistors Q1 and Q4 have a relatively narrow channel width so that a small amount of current flows, so that a small amount of current is also applied to the NMOS transistors Q5 and Q6. do.

이와 같이 NMOS 트랜지스터(Q5)(Q6)에 소량의 전류를 인가하는 까닭은 입력된 클럭 신호(IN)의 레벨에 따른 NMOS 트랜지스터(Q5)(Q6)의 스위칭 동작 속도를 빠르게 하기 위한 것이다.The reason why a small amount of current is applied to the NMOS transistors Q5 and Q6 is to speed up the switching operation of the NMOS transistors Q5 and Q6 according to the level of the input clock signal IN.

인에이블 신호(E)가 하이 레벨로 되어 회로가 동작하면 PMOS 트랜지스터(Q1)(Q4)는 턴 오프된다.When the enable signal E becomes high and the circuit operates, the PMOS transistors Q1 and Q4 are turned off.

이때 클럭 신호(IN)가 기준 전압(Vref)보다 하이 레벨인 경우에 NMOS 트랜지스터(Q6)는 턴 온되지만, NMOS 트랜지스터(Q5)의 게이트 단자에 인가되는 기준 전압(Vref)은 클럭 신호(IN)가 갖는 전압 범위의 중심 전압이기 때문에 완전히 턴 온되지 않는다.At this time, when the clock signal IN is higher than the reference voltage V ref , the NMOS transistor Q6 is turned on, but the reference voltage V ref applied to the gate terminal of the NMOS transistor Q5 is a clock signal ( It is not fully turned on because it is the center voltage of the voltage range of IN).

따라서 NMOS 트랜지스터(Q5)보다 상대적으로 많은 양의 전류가 NMOS 트랜지스터(Q6)를 통하여 인가되고, 이 전류의 값과 PMOS 트랜지스터(Q3)가 갖는 저항값의 곱에 비례하는 크기의 전압이 NMOS 트랜지스터(Q6)의 드레인 단자와 PMOS 트랜지스터(Q3)의 드레인 단자가 단락되어 이루어진 노드의 전압이다.Therefore, a larger amount of current is applied through the NMOS transistor Q6 than the NMOS transistor Q5, and a voltage whose magnitude is proportional to the product of the value of the current and the resistance value of the PMOS transistor Q3 is equal to the NMOS transistor Q5. The drain terminal of Q6) and the drain terminal of the PMOS transistor Q3 are short-circuited.

이 전압은 곧 클럭 신호(OUT)의 전압으로서 하이 레벨이며, 그 전압 범위는 차동 증폭 회로(210)가 갖는 이득에 비례한다.This voltage is a high level as the voltage of the clock signal OUT, and its voltage range is proportional to the gain of the differential amplifier circuit 210.

상술한 클럭 신호 입력 버퍼(200)는 티티엘 레벨의 클럭 신호를 씨모스 레벨로 변환하기 위한 것이므로 상술한 차동 증폭 회로(210)의 이득값을 적절히 설정하여 티티엘 레벨의 클럭 신호(IN)를 씨모스 레벨의 클럭 신호(OUT)로 변환 출력할 수 있는 것이다.Since the clock signal input buffer 200 is for converting the clock signal of the TI level to the CMOS level, the clock signal IN of the TI level is set by appropriately setting the gain value of the differential amplifier circuit 210 described above. The output signal can be converted to the level clock signal OUT.

만약 클럭 신호(IN)가 기준 전압(Vref)보다 낮은 로우 레벨인 경우에는 NMOS 트랜지스터(Q6)는 턴 오프되고, 따라서 NMOS 트랜지스터(Q6)를 통하여 인가되는 전류의 양은 NMOS 트랜지스터(Q5)를 통하여 인가되는 전류의 양보다 상대적으로 감소하게 된다.If the clock signal IN is at a low level lower than the reference voltage V ref , the NMOS transistor Q6 is turned off, and thus the amount of current applied through the NMOS transistor Q6 is passed through the NMOS transistor Q5. It is relatively reduced than the amount of current applied.

즉, NMOS 트랜지스터(Q6)의 드레인 단자의 전압이 낮아짐에 따라 클럭 신호(OUT)의 레벨도 로우 레벨로 된다.That is, as the voltage at the drain terminal of the NMOS transistor Q6 is lowered, the level of the clock signal OUT also becomes low.

그러나 이와 같은 종래의 클럭 신호 입력 버퍼를 구성하는 소자의 임계 전압(threshold voltage)은 고정되어 있어, 출력되는 클럭 신호의 레벨 상승 시간을 단축시키지 못하는 원인이 된다.However, the threshold voltage of the device constituting such a conventional clock signal input buffer is fixed, which causes the level rise time of the output clock signal to be shortened.

따라서 본 발명은 입력되는 클럭 신호에 의하여 스위칭 동작하는 MOS 트랜지스터에 적절한 레벨의 웰 바이어스 전압을 인가하여 출력되는 클럭 신호의 레벨 상승 시간을 단축시키도록 하는 데 그 목적이 있다.Accordingly, an object of the present invention is to reduce the level rise time of an output clock signal by applying a well bias voltage having an appropriate level to a MOS transistor that is switched by an input clock signal.

제1도는 종래의 클럭 신호 입력 버퍼를 나타낸 회로도.1 is a circuit diagram showing a conventional clock signal input buffer.

제2도는 본 발명의 클럭 신호 입력 버퍼를 나타낸 회로도.2 is a circuit diagram showing a clock signal input buffer of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

Q1∼Q27 : MOS 트랜지스터 SW1,SW2 : 스위치Q1 to Q27: MOS transistors SW1 and SW2: switches

210 : 차동 증폭 회로 220,230 : 캐패시터210: differential amplification circuit 220,230: capacitor

이와 같은 목적의 본 발명은, 전원 전압 단자에 병렬 연결된 제1능동 부하 소자 및 제2능동 부하 소자와, 상기 제1능동 부하 소자에 드레인 단자가 연결되고 게이트 단자에는 기준 전압이 입력되며 소스 단자는 전류원에 연결된 제1엔모스 트랜지스터와, 상기 제2능동 부하 소자에 드레인 단자가 연결되어 출력단을 형성하고 게이트 단자에는 클럭 신호가 입력되며, 소스 단자는 상기 전류원에 연결된 제2엔모스 트랜지스터와, 인에이블 신호를 입력으로 받아 턴 온되어 상기 전류원으로 동작하는 제3엔모스 트랜지스터의 소스 단자가 접지되어 이루어지는 클럭 신호 입력 버퍼에 클럭 신호가 게이트 단자에 입력되고 소스 단자는 접지되며 드레인 단자는 상기 제1엔모스 트랜지스터의 웰 바이어스 단자에 연결되는 제4엔모스 트랜지스터와; 상기 클럭 신호가 게이트 단자에 입력되고, 소스 단자는 상기 접지 전압보다 높은 레벨의 벡 게이트 전압 단자에 연결되며, 드레인 단자가 상기 제2엔모스 트랜지스터의 웰 바이어스 단자에 연결되는 피모스 트랜지스터를 포함하여 이루어진다.The present invention for this purpose, the first active load element and the second active load element connected in parallel to the power supply voltage terminal, the drain terminal is connected to the first active load element, the gate terminal is input the reference voltage and the source terminal is A first NMOS transistor connected to a current source, a drain terminal is connected to the second active load element to form an output terminal, a clock signal is input to a gate terminal, and a source terminal is a second NMOS transistor connected to the current source; The clock signal is input to the gate terminal, the source terminal is grounded, and the drain terminal is inputted to the clock signal input buffer formed by receiving the enable signal as an input and turning on the source terminal of the third NMOS transistor operating as the current source. A fourth NMOS transistor connected to the well bias terminal of the NMOS transistor; The clock signal is input to the gate terminal, the source terminal is connected to the Beck gate voltage terminal of a level higher than the ground voltage, and the drain terminal includes a PMOS transistor connected to the well bias terminal of the second NMOS transistor Is done.

이와 같이 이루어진 본 발명의 일실시예를 제2도와 제3도를 참조하여 설명하면 다음과 같다.An embodiment of the present invention made as described above will be described with reference to FIGS. 2 and 3.

제2도는 본 발명의 클럭 신호 입력 버퍼를 나타낸 회로도이다.2 is a circuit diagram showing a clock signal input buffer of the present invention.

제2도에 나타낸 바와 같이, 두 개의 PMOS 트랜지스터(Q21)(Q22)의 각각의 소스 단자가 전원 전압(VDD) 단자에 연결되고, 각각의 게이트 단자는 상호 단락되어 PMOS 트랜지스터(Q21)의 드레인 단자에 연결된다.As shown in FIG. 2, each source terminal of two PMOS transistors Q21 and Q22 is connected to a power supply voltage V DD terminal, and each gate terminal is shorted with each other to drain the PMOS transistor Q21. Connected to the terminal.

두개의 PMOS 트랜지스터(Q21)(Q22)의 각각의 드레인 단자에는 NMOS 트랜지스터(Q23)(Q24)의 드레인 단자가 각각 연결된다.Drain terminals of the NMOS transistors Q23 and Q24 are respectively connected to the drain terminals of the two PMOS transistors Q21 and Q22.

NMOS 트랜지스터(Q23)(Q24)의 소스 단자는 서로 단락되어 NMOS 트랜지스터(Q25)의 드레인 단자에 연결되며, NMOS 트랜지스터(Q25)의 소스 단자는 접지 전압(VSS) 단자에 연결된다.The source terminals of the NMOS transistors Q23 and Q24 are shorted to each other and connected to the drain terminal of the NMOS transistor Q25, and the source terminal of the NMOS transistor Q25 is connected to the ground voltage V SS terminal.

NMOS 트랜지스터(Q26)의 드레인 단자는 NMOS 트랜지스터(Q24)의 웰 바이어스 단자에 연결되고, 소스 단자는 접지 전압(VSS) 단자에 연결되며, 게이트 단자에는 클럭 신호(IN)가 입력된다.The drain terminal of the NMOS transistor Q26 is connected to the well bias terminal of the NMOS transistor Q24, the source terminal is connected to the ground voltage V SS terminal, and the clock signal IN is input to the gate terminal.

PMOS 트랜지스터(Q27)의 드레인 단자는 NMOS 트랜지스터(Q24)의 웰 바이어스 단자에 연결되고, 소스 단자는 웰 바이어스 전압(VBB) 단자에 연결되며, 게이트 단자에는 클럭 신호(IN)가 입력된다.The drain terminal of the PMOS transistor Q27 is connected to the well bias terminal of the NMOS transistor Q24, the source terminal is connected to the well bias voltage V BB terminal, and the clock signal IN is input to the gate terminal.

이와 같이 구성된 본 발명의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention configured as described above are as follows.

인에이블 신호(E)가 하이 레벨로 되면 NMOS 트랜지스터(Q25)가 턴 온 되어 전류원으로 동작한다.When the enable signal E becomes high, the NMOS transistor Q25 is turned on to operate as a current source.

이때 하이 레벨의 클럭 신호(IN)가 입력되면 NMOS 트랜지스터(Q26)가 턴 온되어 NMOS 트랜지스터(Q24)의 웰 바이어스 단자에는 접지 전압(VSS)이 인가된다.At this time, when the high level clock signal IN is inputted, the NMOS transistor Q26 is turned on and the ground voltage V SS is applied to the well bias terminal of the NMOS transistor Q24.

따라서 NMOS 트랜지스터(Q24)는 소스 단자의 전압과 기판(substrate)의 전압이 모두 접지 전압(VSS)으로 되어 소스 단자와 기판 사이의 전윈차인 웰 바이어스 전압(VSB)이 0으로 된다.Therefore, in the NMOS transistor Q24, both the source terminal voltage and the substrate voltage become the ground voltage V SS , and the well bias voltage V SB , which is the difference between the source terminal and the substrate, becomes zero.

다음으로 로우 레벨의 클럭 신호(ON)가 입력되면, NMOS 트랜지스터(Q27)가 턴 온되어 웰 바이어스 전압(VBB)이 NMOS 트랜지스터(Q24)의 웰 바이어스 단자에 입력된다.Next, when the low level clock signal ON is input, the NMOS transistor Q27 is turned on so that the well bias voltage V BB is input to the well bias terminal of the NMOS transistor Q24.

이때 웰 바이어스 전압(VBB)은 접지 전압(VSS)보다 크게 설정되어 있기 때문에 NMOS 트랜지스터(Q24)의 소스 단자와 기판 사이의 전위차인 기판 전압(VSB)은 웰 바이어스 전압(VBB)과 접지 전압(VSS)과의 전위차로 되어 소정의 전위차를 갖게 된다.In this case, since the well bias voltage V BB is set to be larger than the ground voltage V SS , the substrate voltage V SB , which is a potential difference between the source terminal of the NMOS transistor Q24 and the substrate, is equal to the well bias voltage V BB . The potential difference with the ground voltage V SS becomes a predetermined potential difference.

일반적으로 MOS 트랜지스터의 파라미터 가운데 NMOS 트랜지스터의 임계 전압(threshold voltage; VT)은 MOS 트랜지스터의 온

Figure kpo00002
오프 상태를 결정하는 요소 가운데 하나이며 다음과 같은 표현식으로 나타낸다.In general, among the parameters of a MOS transistor, the threshold voltage (V T ) of the NMOS transistor is the ON of the MOS transistor.
Figure kpo00002
One of the factors that determines the off state, expressed as the following expression.

Figure kpo00003
Figure kpo00003

위의 표현식에서 VT(0)은 기판 전압(VSB)이 0일 때의 임계 전압이고,

Figure kpo00004
는 기판의 도핑 정도에 의해 결정되는 상수이다.In the above expression, V T (0) is the threshold voltage when the substrate voltage (V SB ) is 0,
Figure kpo00004
Is a constant determined by the degree of doping of the substrate.

상술한 표현식을 참고로 하여 본 발명의 작용을 설명하면 다음과 같다.Referring to the above-described expression with reference to the operation of the present invention.

클럭 신호(IN)가 하이 레벨인 경우에는 NMOS 트랜지스터(Q24)의 기판 전압(VSB)이 0으로 되어 임계 전압(VT)은 거의 0에 가까워진다. 실제로 0에 도달하지 않는 것은 NMOS 트랜지스터(Q24)가 가지고 있는 다이오드 전압 강하 때문이다.When the clock signal IN is at the high level, the substrate voltage V SB of the NMOS transistor Q24 is zero, and the threshold voltage V T is nearly zero. The reason why it does not actually reach zero is due to the diode voltage drop of the NMOS transistor Q24.

따라서 클럭 신호(IN)가 하이 레벨인 경우에는 NMOS 트랜지스터(Q24)의 드레인 단자에 매우 빠른 속도로 전류가 인가되어 클럭 신호(OUT)가 하이 레벨로 상승하는 데 소요되는 시간이 매우 빨라진다.Therefore, when the clock signal IN is at the high level, the current is applied to the drain terminal of the NMOS transistor Q24 at a very high speed, thereby increasing the time required for the clock signal OUT to rise to the high level.

클럭 신호(IN)가 로우 레벨인 경우에는 NMOS 트랜지스터(Q24)의 기판 전압(VSB)이 웰 바이어스 전압(VBB)에 의해 결정되는 임계 전압(VT)을 갖기 때문에 NMOS 트랜지스터(Q24)의 드레인 단자에 인가되는 전류의 흐름을 차단하여 클럭 신호(OUT)가 로우 레벨로 된다.When the clock signal IN is at the low level, since the substrate voltage V SB of the NMOS transistor Q24 has a threshold voltage V T determined by the well bias voltage V BB , the NMOS transistor Q24 The clock signal OUT is set low by interrupting the flow of current applied to the drain terminal.

따라서 본 발명은 입력되는 클럭 신호에 의하여 스위칭 동작하는 MOS 트랜지스터에 적절한 레벨의 웰 바이어스 전압을 인가하여 출력되는 클럭 신호의 레벨 상승 시간을 단축시키도록 하는 효과가 있다.Therefore, the present invention has an effect of reducing the level rise time of the output clock signal by applying a well-biased voltage of an appropriate level to the MOS transistor switching operation by the input clock signal.

Claims (1)

전원 전압 단자에 병렬 연결된 제1능동 부하 소자 및 제2능동 부하 소자와, 상기 제1능동 부하 소자에 드레인 단자가 연결되고 게이트 단자에는 기준 전압이 입력되며 소스 단자는 전류원에 연결된 제1엔모스 트랜지스터와, 상기 제2능동 부하 소자에 드레인 단자가 연결되어 출력단을 형성하고 게이트 단자에는 클럭 신호가 입력되며 소스 단자는 상기 전류원에 연결된 제2엔모스 트랜지스터와, 인에이블 신호를 입력으로 받아 턴온되어 상기 전류원으로 동작하는 제3엔모스 트랜지스터의 소스 단자가 접지되어 이루어지는 클럭 신호 입력 버퍼에 있어서, 상기 클럭 신호가 게이트 단자에 입력되고 소스 단자는 접지되며 드레인 단자는 상기 제2엔모스 트랜지스터의 웰 바이어스(well bias) 단자에 연결되는 제4엔모스 트랜지스터와; 상기 클럭 신호가 게이트 단자에 입력되고, 소스 단자는 상기 접지 전압보다 높은 레벨의 웰 바이어스 전압 단자에 연결되며, 드레인 단자가 상기 제2엔모스 트랜지스터의 웰 바이어스 단자에 연결되는 피모스 트랜지스터를 포함하는 것이 특징인 클럭 신호 입력 버퍼.A first NMOS transistor connected to a power supply voltage terminal in parallel with a first active load element, a second active load element, a drain terminal connected to the first active load element, a reference voltage input to a gate terminal, and a source terminal connected to a current source And a drain terminal connected to the second active load element to form an output terminal, a clock signal is input to a gate terminal, and a source terminal is turned on to receive an input signal of a second NMOS transistor connected to the current source and an enable signal. A clock signal input buffer in which a source terminal of a third NMOS transistor operating as a current source is grounded, wherein the clock signal is input to a gate terminal, a source terminal is grounded, and a drain terminal is a well bias of the second NMOS transistor. a fourth NMOS transistor connected to the well bias terminal; The clock signal is input to a gate terminal, a source terminal is connected to a well bias voltage terminal having a level higher than the ground voltage, and a drain terminal includes a PMOS transistor connected to a well bias terminal of the second NMOS transistor; Clock signal input buffer characterized in that.
KR1019970006595A 1997-02-28 1997-02-28 Clock signal input buffer KR100210843B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970006595A KR100210843B1 (en) 1997-02-28 1997-02-28 Clock signal input buffer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970006595A KR100210843B1 (en) 1997-02-28 1997-02-28 Clock signal input buffer

Publications (2)

Publication Number Publication Date
KR19980069504A KR19980069504A (en) 1998-10-26
KR100210843B1 true KR100210843B1 (en) 1999-07-15

Family

ID=19498381

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970006595A KR100210843B1 (en) 1997-02-28 1997-02-28 Clock signal input buffer

Country Status (1)

Country Link
KR (1) KR100210843B1 (en)

Also Published As

Publication number Publication date
KR19980069504A (en) 1998-10-26

Similar Documents

Publication Publication Date Title
US6765430B2 (en) Complementary source follower circuit controlled by back bias voltage
JP3079515B2 (en) Gate array device, input circuit, output circuit, and step-down circuit
US6040729A (en) Digital output buffer for multiple voltage system
EP0594305B1 (en) Comparator circuit
US6184722B1 (en) Latch-type sense amplifier for amplifying low level differential input signals
US5585747A (en) High speed low power sense amplifier
US4721866A (en) CMOS current switching circuit
US5598107A (en) Current switching circuit having reduced current noise operation
KR0146387B1 (en) Flip flop type amplitude circuit
US5469097A (en) Translator circuit with symmetrical switching delays
US5864245A (en) Output circuit with overvoltage protection
JP3800520B2 (en) Semiconductor integrated circuit device and semiconductor device
US6008679A (en) Semiconductor integrated circuit and semiconductor input system
US5065111A (en) Differential amplifying circuit operable at high speed
US5075578A (en) Input buffer regenerative latch
US4962345A (en) Current limiting output driver
KR100210843B1 (en) Clock signal input buffer
US5361006A (en) Electrical circuitry with threshold control
EP0547333B1 (en) Semiconductor circuits
US7301399B2 (en) Class AB CMOS output circuit equipped with CMOS circuit operating by predetermined operating current
KR100234873B1 (en) Clock signal input buffer
KR100428818B1 (en) Output buffer circuit
EP1030450B1 (en) Tristate differential output stage
KR100244476B1 (en) Input buffer circuit
KR0147469B1 (en) Output Noise Reduction Circuit

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19970228

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19970228

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990330

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990428

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990429

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020315

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030318

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040326

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050318

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060320

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20070321

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20070321

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20090310