KR100219549B1 - 랜딩 패드를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
랜딩 패드를 갖는 반도체 소자의 제조방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 캡핑층으로 그 상부가 덮혀진 게이트 전극들을 형성하는 공정, 게이트 전극들이 형성되어 있는 반도체 기판 전면에 캡핑층이 완전히 덮혀질 정도의 두께로 제 1 절연막을 형성하는 공정, 제 1 절연막 상에 랜딩 패드의 역모양으로된 감광막 패턴을 형성하는 공정, 감광막 패턴을 마스크로하여 제 1 절연막을 식각함으로써 랜딩 패드와 접속될 반도체 기판을 노출시키는 제 1 절연막 패턴을 형성하는 공정, 결과물 기판 전면에 걸쳐 균일한 두께를 갖는 제 2 절연막을 형성하는 공정, 제 2 절연막을 이방성식각함으로써 제 1 절연막 패턴, 캡핑층 및 게이트 전극 측벽에 스페이서를 형성하는 공정 및 제 1 절연막 패턴을 완전히 덮을 정도의 두께로 도전물질을 증착한 후, 이를 제 1 절연막 패턴의 표면이 노출될 때 까지 식각함으로써 랜딩 패드를 형성하는 공정을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 게이트 전극과 랜딩 패드 사이의 절연 특성을 강화할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트랜지스터의 소오스 및 드레인 상에 랜딩 패드를 형성함에 있어서 소자의 신뢰도를 높일수 있는 랜딩 패드를 갖는 반도체 소자의 제조방법에 관한 것이다.
일반적인 반도체 소자 제조공정에서 사용되고 있는 콘택홀 형성방법에는, 크게, 다이렉트 콘택(direct contact) 형성방법과 자기정합을 이용한 콘택(self align contact) 형성방법(이하, SAC 방법이라 칭함)이 있다. 다이렉트 콘택 형성방법은 절연막 상에 콘택홀 형성을 위한 감광막 패턴을 사진공정으로 형성한 후, 이를 마스크로하여 절연막을 식각하는 방법이고, SAC 방법은 감광막 패턴 형성없이 임의 구조물에 자기정합되도록 콘택홀을 형성하는 방법이다. 이 중, SAC 방법은 사진 식각 공정이 요구되지 않으므로 작은 크기의 콘택홀을 용이하게 형성할 수 있다.
그러나, SAC 방법으로 콘택홀을 형성할 경우, 콘택홀의 크기가 너무 작기 때문에, 이 콘택홀을 통해 하부 구조물과 연결되어야하는 도전층 패턴을 정확히 얼라인시키는 것이 어렵다. 따라서, SAC 방법으로 형성한 콘택홀에 랜딩 패드를 형성하여 이후에 형성될 도전층 패턴과의 접속을 용이하게 하는 방법이 많이 연구되고 있다.
도 1a 내지 도 1d는 종래의 랜딩 패드를 갖는 반도체 소자의 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)의 비활성영역에 필드 산화막(12)을 형성하고, 게이트 산화막(14), 게이트 전극 형성 물질층(이후의 공정에 의해 게이트 전극(16)이 됨) 및 캡핑층 형성 물질층(이후의 공정에 의해 캡핑층(18)이 됨)을 차례대로 적층한 후, 상기 게이트 전극 형성 물질층과 캡핑층 형성 물질층을 식각함으로써 캡핑층(18)으로 그 상부가 덮혀진 게이트 전극(16)을 형성한다. 이어서, 결과물 기판 전면에 불순물 이온을 주입하여 상기 게이트 전극(16) 양측의 반도체 기판에 소오스(15)와 드레인(17)을 각각 형성한 후, 상기 캡핑층(18) 및 게이트 전극(16)의 측벽에 제 1 스페이서(20)을 형성한다.
상기 제 1 스페이서(20)는 게이트 전극(16)이 형성되어 있는 반도체 기판 전면에 소정 두께를 갖는 제 1 절연막을 형성한 후 이를 이방성식각하는 공정으로 형성하는데, 이때, 상기 소오스(15)와 드레인(17) 상에는 이들을 노출시키는 콘택홀(C)들이 상기 게이트 전극(16)에 자기정합되도록 형성된다.
또한, 상기 캡핑층(18) 및 제 1 스페이서(20)는 질화물로 형성된다
도 1b를 참조하면, 콘택홀(C)들이 형성되어 있는 결과물 기판 전면에 상기 캡핑층(18)을 완전히 덮을 정도의 두께로 제 2 절연막(22)을 형성하고, 상기 제 2 절연막(22) 상에 랜딩 패드의 역패턴 모양으로 감광막 패턴(24)을 형성한다.
이때, 상기 제 2 절연막(22)은 고온 산화막 또는 불순물이 도우프된 산화막으로 형성한다.
도 1c를 참조하면, 상기 감광막 패턴(도 1b의 24)을 마스크로하여 상기 제 2 절연막을 식각함으로써 상기 캡핑층(18) 상에 제 2 절연막으로 된 랜딩 패드 형성을 위한 역패턴(26)을 형성한다.
이때, 역패턴(26) 형성을 위한 상기 식각 공정 시, 게이트 전극(16)의 모서리 부분(A로 표시)에 형성되어 있는 캡핑층(18) 및 제 1 스페이서(20)가 부분적으로 손상되는 경우가 발생하여 이 부분의 절연막이 두께가 얇아진다.
도 1d를 참조하면, 역패턴(26)이 형성되어 있는 결과물 전면에 도전물질층을 형성한 후, 상기 역패턴(26)의 표면이 노출되도록 상기 도전물질층을 식각함으로써 상기 소오스(15) 및 드레인(17)과 각각 접속하는 랜딩 패드(28)들을 형성한다.
종래 방법에 의한 랜딩 패드 형성방법에 의하면, 상기 역패턴(26) 형성을 위한 식각 공정에 의해 게이트 전극(16)의 모서리에 형성되어 있는 절연막이 손상되어 게이트 전극(16)과 랜딩 패드(28) 사이(도 1d에서 B로 표시)의 절연 특성이 약해질 경우가 발생한다. 따라서, 이에 의해 반도체 소자의 전기적 특성이 저하된다.
본 발명의 목적은 게이트 전극과 랜딩 패드 사이의 절연 특성을 강화할 수 있는 랜딩 패드를 갖는 반도체 소자의 제조방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래의 랜딩 패드를 갖는 반도체 소자의 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
도 2a 내지 도 2d는 본 발명에 의한 랜딩 패드를 갖는 반도체 소자의 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
상기 목적을 달성하기 위한, 본 발명에 의한 랜딩 패드를 갖는 반도체 소자의 제조방법은, 반도체 기판 상에 캡핑층으로 그 상부가 덮혀진 게이트 전극들을 형성하는 제 1 공정; 상기 게이트 전극들이 형성되어 있는 반도체 기판 전면에 상기 캡핑층이 완전히 덮혀질 정도의 두께로 제 1 절연막을 형성하는 제 2 공정; 상기 제 1 절연막 상에 랜딩 패드의 역모양으로된 감광막 패턴을 형성하는 제 3 공정; 상기 감광막 패턴을 마스크로하여 상기 제 1 절연막을 식각함으로써 상기 랜딩 패드와 접속될 반도체 기판을 노출시키는 제 1 절연막 패턴을 형성하는 제 4 공정: 결과물 기판 전면에 걸쳐 균일한 두께를 갖는 제 2 절연막을 형성하는 제 5 공정; 상기 제 2 절연막을 이방성식각함으로써 상기 제 1 절연막 패턴, 캡핑층 및 게이트 전극 측벽에 스페이서를 형성하는 제 6 공정; 및 상기 제 1 절연막 패턴을 완전히 덮을 정도의 두께로 도전물질을 증착한 후, 이를 상기 제 1 절연막 패턴의 표면이 노출될 때 까지 식각함으로써 상기 랜딩 패드를 형성하는 제 7 공정을 구비하는 것을 특징으로 한다.
상기 캡핑층은, 소정의 식각공정에 대해, 상기 제 1 절연막을 형성하는 물질에 대한 식각선택성이 좋은 물질로 형성하는 것이 바람직하며, 특히, 상기 캡핑층은 질화막으로 형성하고, 상기 제 1 절연막은 고온 산화막 및 불순물이 주입된 산화막 중 어느 하나로 형성하는 것이 바람직하다. 이때, 상기 제 2 절연막은 질화막, 고온 산화막 및 불순물이 주입된 산화막 중 어느 하나로 형성한다.
또한, 상기 제 7 공정에서 행해지는 식각은 화학 물리적 폴리슁 방식 및 에치백 방식 중 어느 하나를 적용하여 행하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
도 2a 내지 도 2d는 본 발명에 의한 랜딩 패드를 갖는 반도체 소자의 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
먼저, 도 2a는 게이트 전극(36)과 캡핑층(38)을 형성하는 공정을 설명하기 위한 것으로서, 이 공정은, 반도체 기판(30)의 비활성영역에 필드 산화막(32)을 형성하는 단계, 게이트 산화막(34), 게이트 전극 형성 물질층(이후의 공정에 의해 게이트 전극(36)이 됨) 및 캡핑층 형성 물질층(이후의 공정에 의해 캡핑층(38)이 됨)을 차례대로 적층한 후, 상기 게이트 전극 형성 물질층, 캡핑층 형성 물질층 및 게이트 산화막을 차례대로 식각함으로써 캡핑층(38)으로 그 상부가 덮혀지고 게이트 산화막(34)을 반도체 기판과의 사이에 개재한 게이트 전극(36)을 형성하는 단계 및 결과물 기판 전면에 불순물 이온을 주입하여 상기 게이트 전극(36) 양측의 반도체 기판에 소오스(33)와 드레인(35)을 각각 형성하는 단계로 진행한다.
이때, 상기 캡핑층(38)은, 예컨대 질화물과 같은 절연물질로 형성한다.
도 2b는 역패턴 형성을 위한 감광막 패턴(42)을 형성하는 공정을 설명하기 위한 것으로서, 이 공정은, 상기 게이트 전극(36)이 형성되어 있는 결과물 기판에 상기 캡핑층(38)을 완전히 덮을 정도의 두께로 제 1 절연막(40)을 형성하는 단계 및 상기 제 1 절연막(40) 상에 랜딩 패드의 역모양으로된 감광막 패턴(42)을 형성하는 단계로 진행한다.
이때, 상기 제 1 절연막(40)은 그 표면이 평탄하게 되도록 형성하며, 소정의 식각공정 시, 상기 캡핑층(38)에 대한 식각선택성이 좋은 물질, 예컨대 고온 산화물이나 불순물이 도우프된 산화물로 형성한다. 또한, 상기 감광막 패턴(42)은 적어도 상기 소오스(33) 및 드레인(35) 상의 제 1 절연막(40)은 노출시킬 수 있는 모양으로 형성한다.
도 2c는 랜딩 패드 형성을 위한 역패턴(44) 및 스페이서(46)를 형성하는 공정을 설명하기 위한 것으로서, 이 공정은, 상기 감광막 패턴(도 2b의 42)을 마스크로 한 이방성식각으로 상기 제 1 절연막(도 2b의 40)을 식각함으로써 랜딩 패드 형성을 위한 상기 역패턴(44)을 형성하는 단계, 상기 역패턴(44)을 갖는 반도체 기판 상에 기판 전반에 걸쳐 균일한 두께를 갖는 제 2 절연막(이후의 공정에 의해 스페이서(46)가 됨)을 형성하는 단계 및 상기 제 2 절연막을 이방성식각하여 상기 역패턴(44), 캡핑층(38) 및 게이트 전극(36)의 측벽을 덮는 스페이서(46)를 형성하는 단계로 진행한다.
이때, 상기 제 2 절연막은 질화물, 고온 산화물 또는 불순물이 도우프된 산화물로 형성한다. 또한, 상기 스페이서(46) 형성을 위한 식각 공정에 의해 소오스(40) 및 드레인(42)을 노출시키는 콘택홀(E)들이 동시에 형성된다.
도 2c에서 상술한 공정들에 의하면, 역패턴(44) 형성을 위한 식각공정에 의해 손상받았을지도 모를 캡핑층(38)(D 부분)은 스페이서(46)에 의해 덮여지므로, 종래 처럼 게이트 전극의 모서리 부분에 형성된 절연막의 두께가 얇아지는 현상은 발생하지 않는다.
도 2d는 랜딩 패드(48)를 형성하는 공정을 설명하기 위한 것으로서, 이 공정은, 상기 역패턴(44)을 완전히 덮을 정도의 두께로, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 증착하는 단계 및 상기 역패턴(44)의 표면이 노출될 때 까지 상기 도전물질을 식각함으로써 상기 콘택홀(도 2c의 E)을 매립하는 모양의 랜딩 패드(48)을 형성하는 단계로 진행한다.
이때, 상기 랜딩 패드(48) 형성을 위한 식각은 화학 기계적 폴리슁(Chemical Mechanical Polishing)이나 에치백(etch back) 공정으로 진행한다. 또한, 상기 랜딩 패드(48)의 표면은 상기 역패턴(44)의 표면과 동일한 레벨에 위치한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의한 랜딩 패드를 갖는 반도체 소자의 제조방법에 의하면, 역패턴을 형성한 후 게이트 전극의 측벽을 덮는 스페이서를 형성함으로써 게이트 전극과 랜딩 패드 사이에 형성된 절연막의 손상을 방지할 수 있다. 따라서, 랜딩 패드를 갖는 반도체 소자의 전기적 특성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판 상에 캡핑층으로 그 상부가 덮혀진 게이트 전극들을 형성하는 제 1 공정;상기 게이트 전극들이 형성되어 있는 반도체 기판 전면에 상기 캡핑층이 완전히 덮혀질 정도의 두께로 제 1 절연막을 형성하는 제 2 공정;상기 제 1 절연막 상에 랜딩 패드의 역모양으로된 감광막 패턴을 형성하는 제 3 공정;상기 감광막 패턴을 마스크로하여 상기 제 1 절연막을 식각함으로써 상기 랜딩 패드와 접속될 반도체 기판을 노출시키는 제 1 절연막 패턴을 형성하는 제 4 공정:결과물 기판 전면에 걸쳐 균일한 두께를 갖는 제 2 절연막을 형성하는 제 5 공정;상기 제 2 절연막을 이방성식각함으로써 상기 제 1 절연막 패턴, 캡핑층 및 게이트 전극 측벽에 스페이서를 형성하는 제 6 공정; 및상기 제 1 절연막 패턴을 완전히 덮을 정도의 두께로 도전물질을 증착한 후, 이를 상기 제 1 절연막 패턴의 표면이 노출될 때 까지 식각함으로써 상기 랜딩 패드를 형성하는 제 7 공정을 구비하는 것을 특징으로 하는 랜딩 패드를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 캡핑층은,소정의 식각공정에 대해, 상기 제 1 절연막을 형성하는 물질에 대한 식각선택성이 좋은 물질로 형성하는 것을 특징으로 하는 랜딩 패드를 갖는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 캡핑층은 질화막으로 형성하고, 상기 제 1 절연막은 고온 산화막 및 불순물이 주입된 산화막 중 어느 하나로 형성하는 것을 특징으로 하는 랜딩 패드를 갖는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 제 2 절연막은 질화막,고온 산화막 및 불순물이 주입된 산화막 중 어느 하나로 형성하는 것을 특징으로 하는 랜딩 패드를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 7 공정에서 행해지는 식각은 화학 기계적 폴리슁 방식 및 에치백 방식 중 어느 하나를 적용하여 행하는 것을 특징으로 하는 랜딩 패드를 갖는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960034289A KR100219549B1 (ko) | 1996-08-19 | 1996-08-19 | 랜딩 패드를 갖는 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960034289A KR100219549B1 (ko) | 1996-08-19 | 1996-08-19 | 랜딩 패드를 갖는 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980015073A KR19980015073A (ko) | 1998-05-25 |
| KR100219549B1 true KR100219549B1 (ko) | 1999-09-01 |
Family
ID=19469966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960034289A KR100219549B1 (ko) | 1996-08-19 | 1996-08-19 | 랜딩 패드를 갖는 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100219549B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324935B1 (ko) * | 1999-06-23 | 2002-02-28 | 박종섭 | 반도체 소자의 배선 형성방법 |
| KR100510739B1 (ko) * | 2000-12-18 | 2005-08-30 | 주식회사 하이닉스반도체 | 메모리 셀 어레이의 랜딩 패드 형성 방법 |
-
1996
- 1996-08-19 KR KR1019960034289A patent/KR100219549B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980015073A (ko) | 1998-05-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070514 Year of fee payment: 9 |
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| LAPS | Lapse due to unpaid annual fee |