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KR100201451B1 - 불휘발성 기억장치 - Google Patents

불휘발성 기억장치 Download PDF

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Publication number
KR100201451B1
KR100201451B1 KR1019920005638A KR920005638A KR100201451B1 KR 100201451 B1 KR100201451 B1 KR 100201451B1 KR 1019920005638 A KR1019920005638 A KR 1019920005638A KR 920005638 A KR920005638 A KR 920005638A KR 100201451 B1 KR100201451 B1 KR 100201451B1
Authority
KR
South Korea
Prior art keywords
gate
source
nonvolatile memory
insulating film
region
Prior art date
Application number
KR1019920005638A
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English (en)
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KR920020715A (ko
Inventor
아끼히로 나까무라
Original Assignee
이데이 노부유끼
소니 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시기가이샤 filed Critical 이데이 노부유끼
Publication of KR920020715A publication Critical patent/KR920020715A/ko
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Publication of KR100201451B1 publication Critical patent/KR100201451B1/ko

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Abstract

본원 발명은 플래쉬형의 EEPROM 등의 불휘발성 기억장치에 있어서 한계치전압의 제한을 완화하여, 예를 들면 3V 정도의 저전압동작을 가능하게 하는 동시에, 불휘발성 기억장치의 고집적화를 도모한다.
데이터선(38),(39)의 출력단자와 접지단자와의 사이에 플로팅게이트(14)와 콘트롤게이트(17)를 적층하여 형성한 복수의 불휘발성 기억소자(4)를 소스ㆍ드레인영역(22)를 통해 직렬로 접속하고, 다시 콘트롤게이트(17)의 상면에 게이트절연막(31)을 통해 채널형성영역(33)을 형성하고, 또한 채널형성영역(33)의 양측과 불휘발성 기억소자의 소스ㆍ드레인영역(22)에 접속하여 이루어지는 박막트랜지스터용의 소스ㆍ드레인영역(34)을 형성한다.

Description

불휘발성 기억장치
제1도는 실시예의 개략구성단면도.
제2도는 실시예의 레이아웃도.
제3도는 실시예의 제조공정도.
제4도는 실시예의 제조공정도.
제5도는 실시예의 제조공정도.
제6도는 실시예의 제조공정도.
제7도는 실시예의 제조공정도.
제8도는 실시예의 제조공정도.
제9도는 실시예의 제조공정도.
제10도는 실시예의 제조공정도.
제11도는 실시예의 제조공정도.
제12도는 실시예의 제조공정도.
제13도는 실시예의 제조공정도.
제14도는 종래예의 레이아웃도.
제15도는 제14도중의 A-A선 개략단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : EEPROM 4 : 불휘발성 기억소자
5 : 박막트랜지스터 14 : 플로팅게이트
17 : 콘트롤게이트 22 : 소스ㆍ드레인 영역
31 : 게이트 절연막 33 : 채널 형성영역
34 : 소스·드레인영역 36 : 출력단자측 콘택트홀
37 : 접지단자측 콘택트홀 38 : 데이터선
39 : 데이터선
본원 발명은 플래쉬형의 EERPOM 등의 불휘발성 기억장치에 관한 것이다.
메모리셀에 기입된 데이터를 전기적으로 소거할 수 있는 동시에 전기적으로 기입할 수 있는 ROM으로는 EEPROM(Electrically Erasable Programmable ROM)이 있다. 이 EERPOM은 데이터의 재기입시에 EPROM과 같이 자외선을 조사(照射)하여 기입데이터를 소거할 필요가 없고, 전기신호에 의해 기억데이터를 소거나 기입할 수 있으므로, 메모리카드등에 수요가 있다.
상기 EEPROM을 제14도의 레이아웃도 및 제15도에 도시한 제14도중의 A-A선 개략단면도에 따라 설명한다.
도면에서는 NAND 형의 복수의 기본블록으로 구성되는 플래쉬형의 EEPROM을 도시한다.
즉, LOCOS 법에 의해 기본블록이 구성되는 트랜지스터형성영역(51), (52)을 제외한 P형의 실리콘기판(53)의 상층에 소자분리영역(54)을 형성한다. 또, 트랜지스터형성영역(51), (52)의 실리콘기판(53)의 상면에는 불휘발성 기억소자의 게이트절연막(55), (56)을 형성한다.
트랜지스터형성영역(51)에는 소자분리영역(54(54a))측의 게이트절연막(55)의 상면 및 이 소자분리영역(54a)의 상면의 일부에 플로팅게이트형성패턴(57)을 형성한다. 동시에 트랜지스터형성영역(52)에는 소자분리영역(54(54b))측의 게이트절연막(56)의 상면 및 이 소자분리영역(54b)의 상면에 플로팅게이트형성패턴(58)을 형성한다.
또한, 각 플로팅게이트형성패턴(57,58)의 상면에 게이트층간절연막(59), (60)을 형성한다. 또, 플로팅게이트형성패턴(57)과 소자분리영역(54a)과의 사이의 실리콘기판(53)의 상면 및 플로팅게이트형성패턴(58)과 소자분리영역(54(54c))과의 사이의 실리콘기판(53)의 상면에 엔핸스멘트형의 트랜지스터의 게이트절역막(61), (62)을 형성한다.
그리고, 플로팅게이트형성패턴(57,58)측의 전체면에 워드선이 될 poly-si막을 형성하고, 포토리소그라피기술과 에칭에 의해 워드선과 각 플로팅게이트(63), (64)를 자체정합적(自體整合的)으로 형성한다. 이 워드선은 플로팅게이트(63), (64)상에서 콘트롤게이트(65), (66)로 되고, 게이트절연막(61), (62)상에서 트랜스퍼게이트(67), (68)로 된다.
또, 복수의 콘트롤게이트(65),(66)를 형성할 때에 제1선택게이트(69)와 제2선택게이트(70)도 형성한다.
또한, 각 플로팅게이트(63), (64)와 각 트랜스퍼게이트(67), (68)의 양측의 실리콘기판(53)의 상층에 LDD 확산층(도시하지 않음)을 가진 LDD 구조의 소스ㆍ드레인영역(71), (72)을 형성한다. 또, 제1선택게이트(69)에 대해 콘트롤게이트(65),(66)와는 반대측의 실리콘기판(53)의 상층에 소스영역(75)을 형성한다.
또, 콘트롤게이트(65), (66)측의 전체면에 층간절연막(76)을 형성하고, 드레인영역(73), (74)상에 콘택트홀(77),(78)을 배설한다. 각 콘택틀홀(77), (78)을 통해 드레인영역(73), (74)에 접속되는 데이터선(79),(80)을 형성한다.
그러나, 상기 구성의 EEPROM 에서는 불휘발성 기억소자와 엔핸스멘트형의 트랜지스터를 인접한 상태로 형성한다. 그러므로, 각 트랜지스터의 소스ㆍ드레인영역의 LDD 확산층 농도를 개별적으로 제어하여 설정하는 것이 곤란하므로, 각각의 트랜지스터의 LDD 확산층 농도는 동일농도로 설정된다. 이 결과, 기입의 타이밍과 소거의 타이밍이 어긋나기 때문에, 타이밍특성을 안정화 하는 것이 곤란하다.
또한, LDD 확산층을 통상의 농도로 형성한 경우에는 불휘발성 기억소자의 LDD 확산층의 농도로서는 지나치게 엷으므로 기입할 수 없다. 또, 기입을 용이하게 하기 위해 LDD 확산층의 농도를 통상보다 진하게 하면 엔핸스멘트형의 트랜지스터는 호트일렉트론효과에 의한 오동작을 야기한다.
또, 상기 종래의 EEPROM에서는 에칭에 의해콘트롤게이트와 트랜스퍼게이트를 형성하고, E시 콘트롤게이트와 트랜스퍼게이트의 양측의 게이트층간절연막을 제거할 때에, 트랜스퍼게이트의 양측의 게이트절연막도 제거된다. 그러므로, 플로팅게이트형성패턴을 에칭하여 플로팅게이트를 형성할 때에, 트랜스퍼게이트의 양측의 실리콘기판도 에칭된다. 이 결과, 트랜스퍼게이트의 양측의 실리콘기판에는 홈이 형성되어서, 트랜스퍼게이트는 이른바 트렌치게이트구조로 된다. 따라서, 트랜스퍼트랜지스터의 소스ㆍ드레인사이에서 펀치스루(punch through)가 야기된다. 또, 오프세트가 걸려서 트랜스콘덕턴스 gm나 인버터의 부하구동능력치 β를 충분히 확보할 수 없게 된다. 그러므로, 기입 또는 소거등의 동작타이밍이 지연되는 등의 오동작이 발생한다.
또한, 기입후의 한계치전압을 VthHigh라 하고, 전원전압을 Vdd라 하면, VthHigh 는 0〈 VthHigh〈 Vdd 인 범위에 들어가지 않으면 안된다. 통상의 전원전압 Vdd은 5V 이므로, 0〈 VthHigh 〈 5V 로 된다. 그러므로, VthHigh 는 오차를 고려하여 2V±1V 의 범위로 설정된다. 그런데, Vdd가 3V 정도의 저전압의 경우에는 VthHigh 가 상기 제한내에 들어가지 않게 된다. 가령 상기 제한내에 넣으려고 하면 VthHigh 는 오차를 고려하여 대략 1.5V±0.5V 의 범위로 설정해야 한다.
상기와 같이, VthHigh를 좁은 오차범위로 설정하여 EEPROM 을 제조한 경우에는 VthHigh가 규격외로 되는 것이 많아져서, 수율을 매우 저하시키는 원인이 된다. 이 때문에 양산(量産)의 실현성이 낮다.
본원 발명은 상기 과제를 해결하기 위해 이루어진 것이며, 저전압전원에 대응하여 기입 및 소거에 우수한 안정성을 가진 불휘발성 기억장치를 제공하는것으로 목적으로 한다.
본원 발명은 상기 목적을 달성하기 위해 이루어진 것이다.
즉, 데이터선의 출력단자와 접지단자와의 사이에는 플로팅게이트와 콘트롤게이트를 적층하여 형성한 복수의 불휘발성 기억소자를 소스·드레인영역을 통해 직렬로 접속한다. 상기 콘트롤게이트의 상면에는 게이트절연막을 통해 채널형성영역을 형성한다. 이채널형성영역과 상기 불휘발성 기억소자의 소스·드레인영역에 접속하는 상태에서 채널형성영역의 양측에는 박막트랜지스터용의 소스·드레인영역을 형성한다. 또, 박막트랜지스터의 게이트는 상기 콘트롤게이트로 형성한다.
상기 구성의 불휘발성 기억장치에서는 불휘발성 기억소자의 소스·드레인영역과박막트랜지스터의 소스·드레인영역을 별도로 형성함으로써, 박막트랜지스터의 소스·드레인영역과 불휘발성 기억소자의소스·드레인영역의 LDD 확산층은 개별적으로 조건설정된다. 이 때문에, 불휘발성 기억소자와 박막트랜지스터가 개별적으로 제어되므로, 기입과 소거의 타이밍어긋남이 없어진다. 이 결과, 데이터의 기입 또는 데이터의 소거는 오동작없이 안정되게 행할 수 있다.
또, 기입데이터를 소거할 때는, 불휘발성 기억소자의 한계치전압은 전원전압으로 된다. 이 때 박막트랜지스터의 한계치전압은 약 0V로 된다. 그로므로, 불휘발성 기억장치의 특성으로서는 박막트랜지스터의 특성이 지배적으로 된다. 한편, 데이터를 기입할 때에는 불휘발성기억소자의 한계치전압은 마이너스 전원전압으로 된다. 그러므로, 불휘발성기억장치의 특성으로서는 불휘발성기억소자의 특성이 지배적으로 된다. 이 결과, 소거시에 있어서 불휘발성기억소자의 기입후의 한계치전압을 0V 이상으로 하면 기입데이터는 소거된다.
본원 발명의 실시예를 제1도의 개략구성단면도 및 제2도의 레이아웃도에 따라 설명한다. 개략구성단면도는 레이아웃도 중의 B-B선위치의 단면도이다. 또, 개략구성단면도 및 레이아둣도에서는 일부분을 생략하여 도시한다.
도면에서는 불휘발성 기억장치의 일예로서 NAND 형의 기본블록이 복수 배설된 플래쉬형의 EEPROM(1)을 도시한다.
제1도 및 제2도에 도시한 바와 같이, P형의 실리콘제의 반도체기판(11)의 상층에는, 상기 기본블록을 형성하는 트랜지스터형성영역(2),(3)을 제외한 부분에 소자분리영역(12)이 형성되어 있다.
각 트랜지스터형성영역(2),(3)의 반도체기판(11)의 상층에는 게이트절연막(13)이 각각 형성되어 있다. 각 게이트절연막(13)은 에를 들면 두께가 20nm로 형성된다.
게이트절연막(13)의 상면에는 복수개(예를 들면 8개)의 플로팅게이트(14)가 형성되어 있다. 각 플로팅게이트(14)는 예를 들면 폴리실리콘(이하 poly-si 라 함)으로 이루어진다.
또, 최소한 각 프로팅게이트(14)의 상면을 덮은 상태로 게이트층간절연막(15)이 형성되어 있다. 이 게이트층간절연막(15)은 예를 들면 두께를 1nm로 형성된다.
또한, 각 프로팅게이트(14)상에 있어서의 게이트층간절연막(15)의 상면에는 각 트랜지스터형성영역(2),(3)을 횡단하는 상태로 워드선(16)이 형성되어 있다. 이 워드선(16)은 플로팅게이트(14)상에서 콘트롤게이트(17)로 된다. 각 트랜지스터형성영역(2),(3)의 각 워드선(16)은 각각이 접속된 상태로 형성되어 있다.
상기 각 워드선(16)군의 양측에는 제1선택게이트(18)와 제2선택게이트(19)가 배설되어 있다. 또한, 제1선택게이트에 대해 워드선(16)군측과 반대측에는 데이터선의 출력단자로 되는 드레인영역(20)이 배설되어 있고, 제2선택게이트(19)에 대해 워드선(16)군측과 반대측에는 데이터선의 접지단자로 되는 소스영역(21)이 배설되어 있다.
또, 제1선택게이트(18)와 워드선(16(16a))과의 상이, 각워드선(16)상이 및 제2선택게이트(19)와 워드선(16(16b))과의 사이에는 LDD 구조의 소스·드레인영역(22)이 형성되어 있다.
LDD 구조로서 각 플로팅게이트(14)의 양측에서 반도체기판(11)의 상층에는 N형의 불순물을 이온주입한 LDD 확산층(23)이 형성되어 있다. 이 LDD 확산층(23)은 통상의 확산층 농도보다 진한 상태로 형성된다.
또한, 각 플로팅게이트(14)와 각 콘트롤게이트(17)의 측벽에는 사이드월(24)이 형성되어 있다. 또, 제1,제2선택게이트(18),(19)의 측벽에는 사이드월(25)이 형성되어 있다.
상기 사이드월(24)과 이 사이드월(24)에 인접한 다른 사이드월(24)과의 사이 및 사이드월(24)과 이 사이드월(24)에 인접한 사이드월(25)과의 사이에서 반도체기판(11)의 상층에는, LDD 확산층(23)보다 깊은 상태로 N형의 불순물을 이온주입한 소스·드레인확산층(26)이 형성되어 있다. 상기와 같이하여, LDD 확산층(23)과 소스·드레인확산층(26)에 의해 소스·드레인영역(22)은 형성된다.
각 콘트롤게이트(17)의 상면에는 실리콘산화막으로 이루어지는 게이트절연막(31)이 형성되어 있다. 소스·드레인확산층(26)상의 게이트절연막(31)에는 콘택트홀(32)이 배설되어 있다. 또, 게이트절연막(31)측에서 상기 제1선택게이트(18)와 제2선택게이트(19)와의 사이의 전체면에는 poly-si막이 형성되어 있다. 각 콘트롤게이트(17)상의 poly-si막으로 채널형성영역(33)이 형성되어 있다. 또, 소스·드레인영역(22)상의 poly-si막으로 박막트랜지스터(5)의 소스·드레인영역(34)이 형성되어 있다. 이들 소스·드레인영역(33)은 상기콘택트홀(32)을 통해 상기 소스·드레인확산층(26)에 접속하는 상태로 형성된다.
상기와 같이 각 트랜지스터형성영역(2),(3)에는 각각 게이트절연막(13)과, 플로팅게이트(14)와, 게이트층간절연막(15)과, 코트롤게이트(17)와, 소스·드레인영역(22)에 의해 불휘발성 기억소자(4)가 구성되고, 콘드롤게이트(17)와 게이트절연막(31)과, 채널형성영역(33)과, 소스·드레인영역(34)에 의해 트랜스퍼트랜지스터로서 작용하는 박막트랜지스터(5)가 구성된다.
또한, 예를 들면 화학적 기상성장법에 의해 박막트랜지스터(5)측의 전체면에, 예를 들면 실리콘산화막으로 이루어지는 층간절연막(35)을 형성하고, 드레인영역(20)상의 층간절연막(35)과 게이트절연막(31)에 출력단자측 콘택트홀(36)을 배설하고, 소스영역(21)상의 층간절연막(35)과 게이트절연막(31)에 접지단자측 콘택트홀(37)을 배설한다. 각 콘택트홀(36), (37)을 통해 드레인영역(20), 소스영역(21)에 접속하는 데이터선(38),(39)을 예를 들면 알루미늄합금등의 도전체막으로 형성한다.
다음에 상기 EEPROM(1)의 동작을 설명한다.
기입데이터의 소거는 드레인확산층(21)보다 충분히 높은 전압을 콘트롤게이트(17)에 인가하고, 터널현상을 이용하여 드레인확산층(20)으로부터 게이트절연막(13)을 통해 플로팅게이트(14)에 전하를 주입하여 행한다.
한편, 데이터의 기입은 콘트롤게이트(17)를 접지하고, 드레인확산층(20)에 고전압을 인가함으로써 역방향의 터널현상을 발생시켜 행한다.
상기 구성의 EEPROM(1)에서는 LDD 확산층(23)의 농도를 단독으로 설정할 수 있으므로, LDD확산층(23)의 농도를 통상의 LDD 확산층의 농도보다 높게 설정할 수 있다. 그러므로, 불휘발성 기억소자(4)의 채널에 전류가 흐르기 쉽게 되어 기입이 용이하게 된다.
또, 기입데이터를 소거할 때에는 불휘발성 기억소자(4)의 한계치전압은 전원전압, 예를 들면 3V로 된다. 또, 박막트랜지스터(5)의 한계치 전압은 대략 0V 로 된다. 그러므로, EEPROM(1)의 특성으로서는 박막트랜지스터(5)의 특성이 지배적으로 된다. 한편 데이터를 기입 할 때는 불휘발성 기억소자(4)의 한계치전압은 마이너스의 전원전압, 예를 들면 -3V 로 된다. 또, 박막트랜지스터(5)의 한계치전압은 소거시의 한계치전압으로 된다. 그러므로, EEPROM(1)의 특성으로서는 불휘발성 기억소자(4)의 특성이 지배적으로 된다. 이 결과, 소거시에 있어서 불휘발성기억소자(4)의 기입후의 한계치전압(VthHigh)을 0V이상으로 하면 기입데이터는 소거된다.
따라서, 예를 들면 3V정도의 저전압전원을 사용하는 것이 가능하게 된다. 또, VthHigh의 범위를 넓게 설정할 수 있으므로, VthHigh의 규격외로 되는 제품이 저감되어 수율의 향상을 도모할 수 있다.
또한, 불휘발성 기억소자(4)상에 박막트랜지스터(5)를 형성함으로써, 트랜스퍼트랜지스터로서 작용하는 박막트랜지스터(5)가 이른바 트렌치게이트구조로 되지 않는다. 그러므로, 박막트랜지스터(5)의 채널형성영역(33)에서 펀치스루가 발생하지 않는다. 또, 오프세트가 걸리지 않으므로 트랜스콘덕턴스 gm나 인버터의 부하구동능력치 β를 충분히 확보할 수 있다. 그러므로, 기입 또는 소거등의 동작타이밍이 지연되는 등의 오동작을 발생하지 않는다.
다음에, 상기 구성의 EEPROM(1)의 제조방법을 제3도 내지 제13도의 제조공정도에 따라 설명한다. 이 제조방법의 설명에서는 트랜지스터형성영역(2)에 EEPROM(1)을 형성하는 경우를 든다.
제3도에 도시한 바와 같이, 통상의 LOCOS 법에 의해 트랜지스터형성영역(2)을 제외한 P형 단결정실리콘의 반도체기판(11)의 상층에 소자분리영역(12)을 형성한다.
그 후, LOCOS 법으로 형성한 실리콘산화막(도시하지 않음)이나 실리콘질화막(도시하지 않음)을 에칭등에 의해 제거한다.
이어서, 예를 들면 열산화법에 의해 트랜지스터형성영역(2)에 있어서의 반도체기판(11)의 상층에 실리콘산화막으로 이루어지는 게이트절연막(13)을 형성한다. 게이트절연막(13)은, 예를 들면 두께가 20nm로 형성된다.
이어서, 제4도에 도시한 바와 같이, 예를 들면 화학적 기상성장법에 의해 소자분리영역(12)측의 전체면에 폴리실리콘(이하 poly-Si 라함)막을 퇴적한다. 그 후, 예를 들면 포토리소그라피기술과 에칭에 의해 게이트절연막(13)의 일부분을 덮는 상태로 플로팅게이트를 형성하기 위한 poly-Si 패턴(41)을 형성한다. 단, 선택게이트(18), (19)(상기 제2도 참조)를 형성하는 영역에는 poly-Si 패턴(41)은 형성하지 않는다.
이어서, 예를 들면 화학적 기상성장법에 의해 최소한 poly-Si 패턴(41)을 덮는 상태로 실리콘산화막(42)을 형성한다. 이 실리콘산화막(42)은 예를 들면 두께를 1nm 로 형성한다.
이어서, 제5도에 도시한 바와 같이, 예를 들면 화학적 기상성장법에 의해 실리콘산화막(42)측의 전체면에 콘트롤게이트를 형성하기 위한 poly-si막(43)을 퇴적한다.
이어서, 예를 들면 포토리소그라피기술에 의해 후술하는 워드선(16)과 제1, 제2선택게이트(18),(19)를 형성하기 위한 레지스트마스크(44)를 형성한다. 이어서, 이 레지스트마스크(44)를 에칭마스크로하여 poly-Si막(43)(2점쇄선부분)의 에칭을 행하여, 트랜지스터형성영역(2)을 횡단하는 상태로 상기 poly-Si막(43)으로 워드선(16)과 제1, 제2선택게이트(18),(19)를 형성한다.
또한, 레지스트마스크(44)를 에칭마스크로 하여 실리콘산화막(42)과 poly-Si 패턴(41)을 에칭한다.
그리고, 제6도에 도시한 바와 같이, 실리콘산화막(42)으로 게이트층간절연막(15)을 형성하고, poly-Si 패턴(41)으로 플로팅게이트(14)를 형성한다.
각 플로팅게이트(14)상의 상기 워드선(16)은 콘트롤게이트(17)로서 작용한다.
이어서, 제7도에 도시한 바와 같이, 소자분리영역(12)과 레지스트마스크(44)를 이온주입마스크로 하여, 후술하는 LDD 확산층(23)을 형성하기 위해 통상의 도즈량보다 많은 도즈량으로 N형의 불순물을 반도체기판(11)의 상층에 이온주입한다. 그리고, LDD 확산층(23)을 형성한다.
그 후, 레지스트마스크(44)를 애셔처리등에 의해 제거한다.
그리고, 제8도에 도시한 바와 같이, 예를 들면 화학적 기상성장법에 의해 패턴형성측의 전체면에 사이드월형성용의 실리콘산화막(45)을 퇴적한다. 이어서, 실리콘산화막(45)을 이방성에칭하여 2점 쇄선부분의 실리콘산화막(45)을 제거한다. 그리고, 플로팅게이트(14)와 워드선(16)(콘트롤게이트(17)를 포함함)과의 측벽에 사이드월(24)을 형성한다. 이 때, 제1,제2선택게이트(18),(19)의 양측에도 사이드월(25)이 형성된다. 또, 실리콘산화막(45)을 에칭함으로써 노출되는 게이트절연막(13)(파선부분) 및 소자분리영역(12)의 상층부분(파선부분)도 이 에칭에 의해 제거한다.
이어서, 제9도에 도시한 바와 같이, 소자분리영역(12)과, 각 워드선(16)(콘트롤게이트(17)를 포함함)과, 제1, 제2선택게이트(18),(19)와, 각 사이드월(24), (25)을 이온주입마스크로 하여, 반도체기판(11)의 상층에서 LDD 확산층(23)보다 깊은 상태로 N형 불순물로서, 예를 들면 비소(As)를 이온주입한다.
그리고, 드레인확산층(20)과, 소스확산층(21)과, 소스ㆍ드레인확산층(26)을 형성한다.
상기와 같이 하여, 소스ㆍ드레인확산층(26)과 이 양측의 LDD 확산층(23)에 의해 소스ㆍ드레인영역(22)을 형성한다.
다시, 하나의 게이트절연막(13)과, 이 게이트절연막(13)상의 플로팅게이트(14)와, 이 플로팅게이트(14)상의 게이트층간절연막(15)과, 이 게이트층간절연막(15)상의 콘트롤게이트(17)와, 상기 플로팅게이트(14)의 양측에 있어서의 반도체기판(11)의 상층의 소스ㆍ드레인영역(22)에 의해 하나의 불휘발성 기억소자(4)를 형성한다.
그 후, 제10도에 도시한 바와 같이, 화학적 기상성장법에 의해 콘트롤게이트(17)등의 패턴형성측의 전체면에 실리콘산화막(46)을 형성한다. 그리고, 콘트롤게이트(17)상의 실리콘산화막(46)은 박막트랜지스터의 게이트절연막(31)으로 된다.
이어서, 포토리소그라피기술과 에칭에 의해 소스ㆍ드레인영역(22)상의 실리콘산화막(46)(2점쇄선부분)을 제거하여, 소스ㆍ드레인확산측(26)상에콘택트홀(32)을 형성한다.
이어서, 제11도에 도시한 바와 같이, 화학적 기상성장법에 의해실리콘산화막(46)등의 패턴형성측의 전체면에 poly-Si막(47)을 퇴적한다.
이어서, 포토리소그라피기술과 에칭에 의해 제1, 제2선택게이트(18), (19)사이의 poly- Si막(47)을 남기고, 다른 poly-Si막(2점쇄선부분)(47)을 제거한다.
이어서, 제12도에 도시한 바와 같이, poly-Si막(47)측의 전체면에 레지스트를 도포하여 레지스트막을 형성하고, 이 레지스트막에 감광, 현상처리를 행한다. 그리고, 제1, 제2선택게이트(18),(19)상과 각 콘트롤게이트(17)상에 레지스트막을 남기고 이온주입마스크(48)를 형성한다. 그 후, 이온주입법에 의해 N형불순물로서 비소(As)를 이온주입하여 poly-si막 (47)에 소스ㆍ드레인영역(34)을 형성한다. 이 소스ㆍ드레인영역(34)은 콘택트홀(32)을 통해 메모리트랜지스터의 소스ㆍ드레인영역(22)에 접속된다. 또, 콘트롤게이트(17)상의 poly-si막(47)이 박막트랜지스터의 채널형성영역(33)으로 된다.
상기와 같이 하여, 하나의 콘트롤게이트(17)와, 이 콘트롤게이트(17)상의 게이트절연막(31)과, 이 게이트절연막(31)상의 채널형성영역(33)과, 이 채널형성영역(33)의 양측의 소스ㆍ드레인영역(34)에 의해 하나의 박막트랜지스터(5)를 형성한다.
그 후, 이온주입마스크(48)를 애셔처리등에 의해 제거한다.
이어서, 제13도에 도시한 바와 같이 화학적 기상성장법에 의해 패턴형성측의 전체면에 산화실리콘(SiO2)으로 이루어지는 층간절연막(35)(1점쇄선부분)을 형성하고, 드레인영역(20)상의 게이트절연막(31)과 층간절연막(35)에 출력단자측 콘택트홀(36)을 배설한다. 또, 소스영역(21)상의 게이트절연막(31)과 층간절연막(35)에 접지단자측 콘택트홀(37)을 배설한다. 각 출력단자측, 접지단자측 콘택트홀(36),(37)을 통해 드레인영역(20), 소스영역(21)에 접속되는 데이터선(38),(39)을 층간절연막(34)의 상면에 형성한다.
이상 설명한 바와 같이 본원 발명에 의하면, 각 불휘발성 기억소자상에 당해 각 불휘발성 기억소자의 콘트롤게이트를 게이트로 하고, 각 불휘발성 기억소자의 소스ㆍ드레인영역에 접속하는 소스ㆍ드레인영역을 형성한 박막트랜지스터를 배설하였다. 이로써, 불휘발성 기억소자의 LDD 확산층과 박막트랜지스터의 소스ㆍ드레인영역을 각각 독립적으로 조건설정할 수 있다. 따라서, 기입, 소거를 안정적으로 행할 수 있게 된다. 또, 기입후에 한계치전압을 전원전압이하로 할 필요가 없으므로, 저전압전원에 대응할 수 있다.
또, 박막트랜지스터를 각 불휘발성 기억소자상에 형성하였으므로, 고집적화가 가능하게 된다.

Claims (1)

  1. 데이터선의 출력단자와 접지단자와의 사이에 복수의 소스ㆍ드레인영역을 직렬로 형성하고, 또한 각 소스ㆍ드레인영역간상에 플로팅게이트와 콘트롤게이트를 적층하여 이루어지는 복수의 불휘발성 기억소자와, 상기 각 콘트롤게이트의 상면에 게이트절연막을 통해 채널형성영역을 형성하고, 또한 당해 각 채널형성영역의 양측과 상기 각 소스ㆍ드레인영역에 접속하여 이루어지는 박막트랜지스터용의 소스ㆍ드레인영역을 당해 채널형성영역의 양측에 형성한 박막트랜지스터에 의해 이루어지는 것을 특징으로하는 불휘발성 기억장치.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2817500B2 (ja) * 1992-02-07 1998-10-30 日本電気株式会社 不揮発性半導体記憶装置
JPH06188394A (ja) * 1992-12-22 1994-07-08 Nec Corp 半導体記憶装置
JPH0745730A (ja) * 1993-02-19 1995-02-14 Sgs Thomson Microelettronica Spa ２レベルのポリシリコンｅｅｐｒｏｍメモリ・セル並びにそのプログラミング方法及び製造方法、集積されたｅｅｐｒｏｍ記憶回路、ｅｅｐｒｏｍメモリ・セル及びそのプログラミング方法
JP3192861B2 (ja) * 1994-03-14 2001-07-30 株式会社東芝 不揮発性半導体記憶装置
US5604141A (en) * 1994-03-15 1997-02-18 National Semiconductor Corporation Method for forming virtual-ground flash EPROM array with reduced cell pitch in the X direction
US5488579A (en) * 1994-04-29 1996-01-30 Motorola Inc. Three-dimensionally integrated nonvolatile SRAM cell and process
US5650960A (en) * 1994-05-18 1997-07-22 United Microelectronics Corporation Polysilicon programming memory cell
US5452250A (en) * 1994-06-14 1995-09-19 International Business Machines, Inc. Non-volatile register system utilizing thin-film floating-gate amorphous transistors
US5622881A (en) * 1994-10-06 1997-04-22 International Business Machines Corporation Packing density for flash memories
DE19531629C1 (de) * 1995-08-28 1997-01-09 Siemens Ag Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur
JP3639028B2 (ja) * 1996-02-06 2005-04-13 株式会社東芝 半導体装置及びその製造方法
KR100207504B1 (ko) * 1996-03-26 1999-07-15 윤종용 불휘발성 메모리소자, 그 제조방법 및 구동방법
US5679591A (en) * 1996-12-16 1997-10-21 Taiwan Semiconductor Manufacturing Company, Ltd Method of making raised-bitline contactless trenched flash memory cell
US6127224A (en) 1997-12-31 2000-10-03 Stmicroelectronics, S.R.L. Process for forming a non-volatile memory cell with silicided contacts
US6022770A (en) * 1998-03-24 2000-02-08 International Business Machines Corporation NVRAM utilizing high voltage TFT device and method for making the same
CN1728392A (zh) * 2004-07-29 2006-02-01 上海华虹Nec电子有限公司 多层氧化可一次编程器件
US7282420B2 (en) * 2005-05-03 2007-10-16 Hynix Semiconductor Inc. Method of manufacturing a flash memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4476475A (en) * 1982-11-19 1984-10-09 Northern Telecom Limited Stacked MOS transistor
US4667217A (en) * 1985-04-19 1987-05-19 Ncr Corporation Two bit vertically/horizontally integrated memory cell
JP2685770B2 (ja) * 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
US4939690A (en) * 1987-12-28 1990-07-03 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation
JP2567025B2 (ja) * 1988-03-31 1996-12-25 株式会社東芝 半導体集積回路
US4996669A (en) * 1989-03-08 1991-02-26 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND memory cell structure
JP3060680B2 (ja) * 1990-11-30 2000-07-10 日本電気株式会社 不揮発性半導体記憶装置

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Publication number Publication date
JPH04309263A (ja) 1992-10-30
US5338956A (en) 1994-08-16
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KR920020715A (ko) 1992-11-21

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