KR100207651B1 - Memory access circuit - Google Patents
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Abstract
메모리 엑세스 장치를 공개한다. 그 장치는 어드레스의 소정 비트들을 디코딩하기 위한 디코딩 수단과, 상기 디코딩 수단의 디코딩된 결과에 따라 메모리로부터 출력되는 데이터의 소정 N비트중 하나 이상의 비트를 뮤트시키기 위한 제1뮤트수단과, 상기 디코딩 수단의 디코딩된 결과에 따라 외부로부터 입력되는 데이터의 소정 N비트중에서 상기 제1뮤트수단에서 뮤트되지 않은 비트들을 뮤트하는 제2뮤트수단과, 및 상기 제1 및 제2뮤트수단의 출력신호들을 논리합 연산하여 상기 메모리상에 출력하는 논리합 연산수단을 구비한 것을 특징으로 한다. 본 발명에 의하면, 동일 메모리에 대하여 임의의 비트단위로 엑세스할 수 있도록 함으로써, 메모리를 효율적으로 사용할 수 있으며, 데이터 단위를 용이하게 변형이 가능하다는 잇점이 있다.Reveal the memory access device. The apparatus comprises decoding means for decoding predetermined bits of an address, first muting means for muting one or more bits of predetermined N bits of data output from a memory according to the decoded result of the decoding means, and the decoding means. A second muting means for muting the unmuted bits in the first muting means among predetermined N bits of data input from the outside according to the decoded result of AND; and the output signals of the first and second muting means And logical sum calculating means for outputting on the memory. According to the present invention, the memory can be efficiently used and the data unit can be easily modified by allowing the same memory to be accessed in arbitrary bit units.
Description
제1도는 종래의 메모리를 사용하는 예를 설명하기 위한 도면이다.1 is a diagram for explaining an example of using a conventional memory.
제2도는 본 발명에 따른 메모리 엑세스 장치를 설명하기 위한 도면이다.2 is a view for explaining a memory access device according to the present invention.
본 발명은 메모리에 관한 것으로, 특히 메모리 공간을 효율적으로 활용할 수 있는 메모리 엑세스 장치에 관한 것이다.The present invention relates to a memory, and more particularly, to a memory access device capable of efficiently utilizing a memory space.
일반적으로 메모리라고 하면 ROM, RAM으로 구분할 수 있으며, 리드/라이트(read/write) 모드로 나뉘어 동작된다. 또한, 모든 메모리들은 한 워드(word)에 대한 비트폭(bit width)이 정해져 있으며, 어드레스 범위(address range)도 정해져 있다. 즉, N(비트) × M(워드) 구조를 이루고 있다.In general, memory can be classified into ROM and RAM, and it is divided into read / write mode and operated. In addition, all memories have a bit width for a word and an address range. That is, it has an N (bit) x M (word) structure.
제1도에 도시한 바와 같이 하나의 메모리(1)를 2개의 응용분야에서 활용할 때, 그 두 응용분야는 각기 다른 메모리 구조를 요구할 수 있다. 즉, 4비트씩 5워드를 갖는 구조와 1비트씩 10워드를 갖는 구조를 요구하고 있다고 가정할 때, 빗금친 부분의 메모리 공간은 사용하지 않게 되어 비효율적인 면을 가지고 있다.As shown in FIG. 1, when one memory 1 is utilized in two applications, the two applications may require different memory structures. That is, assuming that a structure having 5 words of 4 bits and a structure of 10 words of 1 bit is required, the memory space of the hatched portion is not used, which is inefficient.
즉, 종래의 메모리 엑세스 방법은 두 가지 이상의 메모리 구조를 요구하는 곳에 하나의 메모리를 활용할 때, 메모리 공간을 제대로 활용하지 못했다. 따라서, 원가상승 및 제품 크기의 증대를 초래할 수 있다.That is, the conventional memory access method does not properly utilize the memory space when one memory is used where two or more memory structures are required. Therefore, it can lead to an increase in cost and an increase in product size.
따라서, 본 발명의 목적은 메모리 공간의 활용 효율을 개선한 메모리 엑세스장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a memory access device that improves the utilization efficiency of the memory space.
상술한 본 발명의 목적을 달성하기 위한 메모리 엑세스 장치는 어드레스의 소정 비트들을 디코딩하기 위한 디코딩 수단과, 상기 디코딩 수단의 디코딩된 결과에 따라 메모리로부터 출력되는 데이터의 소정 N비트중 하나 이상의 비트를 뮤트시키기 위한 제1뮤트수단과, 상기 디코딩 수단의 디코딩된 결과에 따라 외부로부터 입력되는 데이터의 소정 N비트중에서 상기 제1뮤트수단에서 뮤트되지 않은 비트들을 뮤트하는 제2뮤트수단, 및 상기 제1 및 제2뮤트수단의 출력신호들을 논리합 연산하여 상기 메모리상에 출력하는 논리합 연산수단을 구비한 것을 특징으로 한다.A memory access device for achieving the object of the present invention described above mutes one or more bits of the decoding means for decoding the predetermined bits of the address, and the predetermined N bits of data output from the memory in accordance with the decoded result of the decoding means. First muting means for muting, second muting means for muting bits not muted in the first muting means among predetermined N bits of data input from outside according to the decoded result of the decoding means, and the first and And a logical sum calculating means for performing an OR operation on the output signals of the second muting means and outputting the logical sum operation means on the memory.
더욱 구체적으로는 어드레스중 소정 제1비트들을 디코딩하는 디코딩수단과, 모드신호에 따라 제1데이타선 및 제2데이타선으로부터 입력되는 데이터들을 선택하여 메모리에 이를 출력하는 제1신호선택수단과, 상기 디코딩수단의 디코딩된 결과와 제1신호선택수단에서 출력되는 데이터의 소정 비트들과 논리곱 연산을 수행하는 제1논리곱 연산수단과, 상기 디코딩수단의 출력을 인버팅 시키기 위한 인버팅수단과, 상기 인버팅수단의 출력과 메모리로부터 입력되는 데이터를 논리곱 연산하는 제2논리곱 연산수단과, 상기 제1 및 제2논리곱 연산수단의 출력들을 논리합 연산하여 상기 제2데이타선에 출력하는 논리합 연산수단과, 상기 제1비트들에 따라 메모리로부터 출력되는 N비트 데이터중 소정 제2비트들을 선택 출력하는 제2신호선택수단, 및 모드신호에 따라 상기 메모리 및 상기 제2신호선택수단의 출력들중 하나를 선택하여 이를 출력하는 제2신호선택수단을 구비한 것을 특징으로 한다.More specifically, decoding means for decoding certain first bits of an address, first signal selecting means for selecting data input from a first data line and a second data line according to a mode signal and outputting the same to a memory; First logical product calculating means for performing an AND operation on the decoded result of the decoding means and predetermined bits of data output from the first signal selecting means, an inverting means for inverting the output of the decoding means; A second logical AND operation means for performing an AND operation on the output of the inverting means and data input from a memory; Computing means, second signal selecting means for selectively outputting predetermined second bits of N-bit data output from the memory according to the first bits, and a mode signal And second signal selection means for selecting one of the outputs of the memory and the second signal selection means and outputting the same.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 메모리 엑세스 장치를 설명하기 위한 도면이다.2 is a view for explaining a memory access device according to the present invention.
제2도에 있어서, 도면 부호 11, 12, 19, 및 20은 3상태 버퍼(tri-state buffer)를, 14, 16, 및 27은 신호선택부(예:멀티플렉서)를, 18, 및 25는 래치부를, 21은 메모리를, 23은 시프트 레지스터를, 29는 비트어드레스 디코딩부를, 30은 제어신호 발생부를, 31은 인버팅부를, 33은 논리곱 연산부를, 35는 논리합 연산부를, 37은 논리곱 연산부를, 40은 데이터버스를, 50은 어드레스 버스를, 60은 제어버스를 각각 나타낸다.In FIG. 2, reference numerals 11, 12, 19, and 20 denote tri-state buffers, 14, 16, and 27 denote signal selection units (e.g., multiplexers), and 18, and 25 The latch unit, 21 is a memory, 23 is a shift register, 29 is a bit address decoding unit, 30 is a control signal generator, 31 is an inverting unit, 33 is an AND operation unit, 35 is an OR operation unit, 37 is a logic unit The product operation unit 40 denotes a data bus, 50 denotes an address bus, and 60 denotes a control bus.
비트어드레스 디코딩부(29)는 비트 어드레스 a0, a1를 디코딩하여 4비트 출력신호를 발생한다.The bit address decoding unit 29 decodes the bit addresses a 0 and a 1 to generate a 4-bit output signal.
제어신호 발생부(30)는 제1리드/라이트(WR/RD)신호, 클럭신호(CLK), 및 모드(MODE)신호를 입력받아 제2리드/라이트(w/r)신호를 발생한다. 이때, MODE신호는 메모리 엑세스 모드를 설정하기 위한 것으로, 제2도에 도시된 장치에서는 0이면 1비트 모드를, 1이면 4비트 모드를 나타내며, 실현예에 따라 확장이 가능하다.The control signal generator 30 receives the first lead / write signal WR / RD, the clock signal CLK, and the mode signal to generate a second lead / write signal w / r. At this time, the MODE signal is for setting the memory access mode. In the apparatus shown in FIG. 2, 0 indicates a 1-bit mode, and 1 indicates a 4-bit mode, which can be extended according to an embodiment.
시프트 레지스터(23)는 MODE 신호 및 어드레스 버스(50)으로부터의 어드레스를 입력받아, 비트 어드레스 a0, a1및 랜덤 어드레스를 발생한다. 이때, 비트 어드레스 a0, a1는 MODE 신호를 1비트 모드를 나타낼 때, 시프트 레지스터(23)가 2비트 우측 시프트를 행할 때, 떼어낸 최하위 2비트를 말한다.The shift register 23 receives a MODE signal and an address from the address bus 50 to generate bit addresses a 0 , a 1, and a random address. At this time, the bit addresses a 0 and a 1 refer to the least significant 2 bits removed when the shift register 23 performs a 2-bit right shift when the MODE signal indicates the 1-bit mode.
신호선택부(14)는 MODE 신호에 따라 래치부(18)의 4비트 출력신호와 신호선택부(16)의 1비트 출력신호중 어느 하나를 선택하여 이를 출력하며, 신호선택부(16)는 비트 어드레스 a0, a1에 따라 래치부(18)의 4비트 출력신호중 1비트를 선택하여 이를 출력하며, 신호선택부(27)는 MODE 신호에 따라 래치부(25)의 4비트 출력신호와 논리합 연산부(35)의 4비트 출력신호중 어느 하나를 선택함과 아울러 이를 논리곱 연산부(37) 또는 3상태 버퍼(20)로 출력한다.The signal selector 14 selects and outputs one of the 4-bit output signal of the latch unit 18 and the 1-bit output signal of the signal selector 16 according to the MODE signal, and the signal selector 16 outputs the bit. One bit of the 4-bit output signal of the latch unit 18 is selected and output according to the addresses a 0 and a 1 . One of the 4-bit output signals of the calculator 35 is selected and output to the logical product operator 37 or the tri-state buffer 20.
인버팅부(31)는 비트어드레스 디코딩부(29)의 4비트 출력신호를 각 인버팅시키는 인버터로 구성된다.The inverting unit 31 is configured as an inverter for inverting the 4-bit output signal of the bit address decoding unit 29.
논리곱 연산부(33)는 인버팅부(31)의 출력신호와 래치부(18)의 출력신호의 대응되는 비트끼리 논리곱 연산을 수행하는 논리곱 게이트들로 구성되며, 엑세스하고자 하는 비트들을 마스킹을 수행한다. 논리합 연산부(35)는 논리곱 연산부(33)의 출력신호와 논리곱 연산부(37)의 출력신호의 대응되는 비트끼리 논리합 연산을 수행하는 논리합 게이트들로 구성되며, 두 비트들을 합친다. 논리곱 연산부(37)는 신호선택부(27)의 1비트 출력신호와 비트어드레스 디코딩부(29)의 4비트 출력신호를 각각 논리곱 연산을 수행하는 논리곱 게이트들로 구성되며, 엑세스하고자 하는 비트들외에 다른 비트들을 마스킹을 수행한다.The AND operation unit 33 is composed of AND gates that perform AND operations on bits corresponding to the output signal of the inverting unit 31 and the output signal of the latch unit 18, and masks bits to be accessed. Do this. The OR operation unit 35 includes OR gates that perform OR operations between corresponding bits of the output signal of the AND product 33 and the output signal of the AND product 37, and combine the two bits. The AND product 37 is composed of AND gates for performing AND operation on the 1-bit output signal of the signal selector 27 and the 4-bit output signal of the bit address decoding unit 29, respectively. Mask bits other than bits.
상기 구성에 따른 동작을 각 모드별로 설명하면 다음과 같다.The operation according to the above configuration will be described for each mode as follows.
첫째, MODE=1인 4비트 모드의 동작을 알아보면 다음과 같다.First, the operation of the 4-bit mode with MODE = 1 is as follows.
-리드(READ)일 때-When in READ
시프트 레지스터(23)는 4비트 모드인 경우에는 어드레스 버스(50)으로부터 어드레스를 그대로 메모리(21)상에 출력하며, 제어신호 발생부(30)는 RD신호를 그대로 출력함에 의해 r신호를 발생한다. 그러면 메모리(21)에서 출력된 해당 데이터는 3상태 버퍼(19)를 통해 래치부(18)에 저장된다. MODE 신호가 1이므로 신호선택부(14)는 래치부(18)의 출력신호를 선택하여 출력하게 되고, 이 신호는 3상태 버퍼(11)을 통해 데이터 버스(40)로 최종 출력된다.In the 4-bit mode, the shift register 23 outputs the address from the address bus 50 onto the memory 21 as it is, and the control signal generator 30 generates the r signal by outputting the RD signal as it is. . Then, the corresponding data output from the memory 21 is stored in the latch unit 18 through the tri-state buffer 19. Since the MODE signal is 1, the signal selector 14 selects and outputs the output signal of the latch unit 18, and this signal is finally output to the data bus 40 through the tri-state buffer 11.
-라이트(WRITE)일 때-When WRITE
상술한 리드 동작과 유사하며, WR신호가 인가되면 제어신호 발생부(30)는 w신호를 발생하여 메모리(21)에 인가한다. 이때, 데이터 버스(40)를 통해 인가된 데이터는 WR신호에 따라 3상태 버퍼(12)를 통과하여 래치부(25)에 저장된다. 그리고, MODE 신호가 1이므로 래치부(25)의 출력 데이터는 신호선택부(27)에서 선택 출력되고, 3상태 버퍼(20)을 통과하여 메모리(21)에 저장된다.Similar to the read operation described above, when the WR signal is applied, the control signal generator 30 generates a w signal and applies it to the memory 21. At this time, the data applied through the data bus 40 is stored in the latch unit 25 through the three-state buffer 12 in accordance with the WR signal. Since the MODE signal is 1, the output data of the latch unit 25 is selectively outputted by the signal selector 27 and passed through the tri-state buffer 20 to be stored in the memory 21.
다음에, 첫째, MODE=0인 1비트 모드의 동작을 알아보면 다음과 같다.Next, the operation of the 1-bit mode with MODE = 0 is as follows.
-리드일 때-When in lead
MODE=0일 때, 시프트 레지스터(23)는 어드레스 버스(50)을 통해 입력되는 어드레스를 2비트 우측 시프트하여 다음 표와 같이 최하위 2비트를 떼어낸다.When MODE = 0, the shift register 23 shifts the address input via the address bus 50 two bits to the right to remove the least significant two bits as shown in the following table.
즉, A1, A0는 비트 어드레스 a, a가 되며, 00An,..,A4,A3,A2는 랜덤 어드레스가 된다. 이렇게 재구성된 랜덤 어드레스는 메모리(21)로 출력되며, 비트 어드레스 a, a는 비트어드레스 디코딩부(29) 및 신호선택부(16)에 각각 출력된다. RD신호가 인가됨에 따라 제어신호 발생부(30)을 통해 발생된 r신호와, 랜덤 어드레스가 메모리(21)에 인가되면 메모리(21)는 해당 데이터를 출력한다. 이렇게 출력된 4비트 데이터는 3상태 버퍼(19)를 통해 래치부(18)에 저장된다. 이때, 신호선택부(16)에서는 비트 어드레스 a, a에 따라 래치부(18)에 저장된 4비트중 한 비트를 선택하여 신호선택부(14)에 출력한다. MODE 신호가 0이므로 신호선택부(14)는 신호선택부(16)에서 출력된 한 비트를 선택함과 아울러 선택된 한 비트를 4비트중 최하위 비트에 놓여 3상태 버퍼(11)를 통해 데이터 버스(40)에 출력한다.That is, A1 and A0 become bit addresses a and a, and 00An, .., A4, A3, and A2 become random addresses. The reconfigured random address is output to the memory 21, and the bit addresses a and a are output to the bit address decoding section 29 and the signal selection section 16, respectively. When the RD signal is applied, the r signal generated through the control signal generator 30 and the random address are applied to the memory 21, the memory 21 outputs the corresponding data. The 4-bit data thus output is stored in the latch unit 18 through the tri-state buffer 19. At this time, the signal selector 16 selects one bit among the four bits stored in the latch unit 18 according to the bit addresses a and a and outputs it to the signal selector 14. Since the MODE signal is 0, the signal selector 14 selects one bit output from the signal selector 16, and puts the selected bit in the least significant bit of the four bits, and transmits the data bus through the three-state buffer 11. Output to 40).
-라이트일 때-When it is light
데이터가 3상태 버퍼(12)를 통과해 래치부(25)에 저장되고, 신호선택부(27)에서 이 데이터중 최하위 비트가 논리곱 연산부(37)에 출력된다. 한편, 제어신호 발생부(30)에서는 WR신호가 인가되면 클럭신호(CLK)의 하이 반주기 동안 r신호를, 로우 반주기 동안은 w신호를 발생하게 된다. 즉, 클럭신호(CLK)의 처음 반주기 구간 동안에 해당 어드레스의 메모리(21)의 데이터가 출력되어 래치부(18)에 저장된다. 이어서, 이 출력은 논리곱 연산부(33)에서 인버팅부(31)의 출력과 논리곱 연산된다. 따라서, 데이터의 해당 비트만이 0로 클리어된다. 이어서, 논리곱 연산된 결과가 논리합 연산부(35)에 인가된다. 또한, 비트어드레스 디코딩부(29)에서 발생된 디코딩 결과(해당 비트 위치가 1으로 설정되고 나머지는 0인 것)와 신호선택부(27)에서 출력된 1비트는 논리곱 연산부(37)에 인가되어 유효 비트를 제외한 나머지 비트는 0로 클리어된다. 이 논리곱 연산부(37)의 출력은 논리합 연산부(35)의 출력 데이터와 논리합 연산되어 신호선택부(27)를 통과하게 된다. 이때, 클럭신호(CLK)의 로우 반주기가 시작되며, 이때, 제어신호 발생부(30)에서 w신호가 발생되며, 이 w신호에 따라 3상태 버퍼(20)가 도통됨에 의해 최종 데이터가 메모리(21)에 저장된다.The data passes through the three-state buffer 12 and is stored in the latch section 25, and the least significant bit of the data is output to the AND product 37 by the signal selector 27. On the other hand, when the WR signal is applied, the control signal generator 30 generates the r signal during the high half cycle of the clock signal CLK and the w signal during the low half cycle. That is, data of the memory 21 of the corresponding address is output and stored in the latch unit 18 during the first half-cycle period of the clock signal CLK. This output is then logically computed with the output of the inverting portion 31 in the AND product 33. Thus, only the corresponding bit of data is cleared to zero. Subsequently, the result of the AND operation is applied to the OR operation unit 35. In addition, the decoding result (the bit position is set to 1 and the rest is 0) generated by the bit address decoding unit 29 and the 1 bit output from the signal selection unit 27 are applied to the logical product operation unit 37. The remaining bits except the valid bits are cleared to zero. The output of the AND product 37 is ORed with the output data of the OR operation 35 to pass through the signal selector 27. At this time, a low half cycle of the clock signal CLK starts, and at this time, the w signal is generated from the control signal generator 30, and the tri-state buffer 20 is turned on in response to the w signal, so that the final data is stored in the memory ( 21).
상술한 실시예에서 모드를 확장하는 것과 그 구성을 변형하는 것은 당업자에게 극히 용이하다할 것이다.In the above-described embodiment, it will be very easy for those skilled in the art to extend the mode and to modify its configuration.
그러므로, 본 발명은 상술한 본 발명이 기술적 범위내에서 그 변형예와 확장예를 포함한다.Therefore, the present invention includes modifications and extensions of the present invention described above within the technical scope.
이상에서 살펴본 바와 같이 본 발명은 동일 메모리에 대하여 임의의 비트단위로 엑세스할 수 있도록 함으로써, 메모리를 효율적으로 사용할 수 있으며, 데이터 단위를 용이하게 변형이 가능하다는 잇점이 있다.As described above, the present invention has the advantage that the memory can be efficiently used and the data unit can be easily modified by allowing the same memory to be accessed in an arbitrary bit unit.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950044888A KR100207651B1 (en) | 1995-11-29 | 1995-11-29 | Memory access circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950044888A KR100207651B1 (en) | 1995-11-29 | 1995-11-29 | Memory access circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970029828A KR970029828A (en) | 1997-06-26 |
| KR100207651B1 true KR100207651B1 (en) | 1999-07-15 |
Family
ID=19436527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950044888A KR100207651B1 (en) | 1995-11-29 | 1995-11-29 | Memory access circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100207651B1 (en) |
-
1995
- 1995-11-29 KR KR1019950044888A patent/KR100207651B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970029828A (en) | 1997-06-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
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| FPAY | Annual fee payment |
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