KR100206975B1 - 반도체 패키지 - Google Patents
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Abstract
본 발명은 반도체 패키지에 관한 것으로, 종래에는 칩의 상면에 센타패드 형태로 1열로 형성하여 다수개의 리드를 설치하는 것이 한계가 있었으나, 본 발명에서는 칩(11)의 상면에 패드(12)를 2열로 형성하고, 그 패드(12)의 양측에 리드(4)를 설치함으로서 패드(12)의 면적과 리드(4)의 폭을 종래와 동일하게 하면서 다핀화가 가능한 효과가 있다.
Description
본 발명은 반도체 패키지(PACKAGE)에 관한 것으로, 특히 패드(PAD)를 칩(CHIP)의 상면 양측에 2열로 형성함으로서 다핀화를 실현할 수 있도록 하는데 적합한 반도체 패키지에 관한 것이다.
도 1은 종래 반도체 패키지의 구성을 보인 상면도 및 종단면도로서, 도시된 바와 같이, 종래 반도체 패키지는 반도체 칩(1)과, 그 칩(1)의 상면 중앙에 1열로 형성되어 있는 다수개의 패드(2)와, 상기 칩(1)의 상면 양측에 절연성양면테이프(3)로 부착되는 다수개의 리드(LEAD)(4)와, 상기 패드(2)와 리드(4)를 각각 전기적으로 연결하는 금속와이어(5)와, 상기 리드(4)의 상면을 외부로 노출시킴과 아울러 상기 칩(1), 금속와이어(5), 리드(4)의 일정부분을 감싸도록 에폭시(EPOXY)로 몰딩되어 있는 몰딩부(6)로 구성되어 있다.
이와 같이 구성되어 있는 종래 반도체 패키지는 반도체 칩(1)의 상면 양측에 절연성양면테이프(3)를 이용하여 다수개의 리드(4)를 부착하고, 그 리드(4)와 상기 칩(1)의 상면 중앙에 1열로 형성되어 있는 다수개의 패드(2)를 각각 금속와이어(5)로 연결하는 와이어본딩(WIRE BONDING)을 실시하며, 상기 리드(4)의 상면을 외부로 노출시킴과 아울러 상기 칩(1), 금속와이어(5), 리드(4)의 일정부분을 감싸도록 에폭시로 몰딩(MOLDING)하여 몰딩부(6)를 형성하여 패키지를 완성한다.
그러나, 상기와 같이 구성되는 종래 반도체 패키지는 패드(2)가 칩(1)의 상면 중앙부분에 1열로 형성되어 있어서, 리드(4)의 수를 늘려서 다핀화를 구성하는데 한계가 있는 문제점이 있었다. 즉, 패드(2)가 중앙에 있는 상태에서의 다핀화를 실현하기 위해서는 패드(2)의 크기를 작게하고 리드(4)의 폭을 미세하게 하여야 하는데, 이와 같이 패드(2)와 리드(4)의 크기를 작게하는 것은 한계가 있는 것이다.
상기와 같은 문제점을 감안하여 안출한 본 발명의 목적은 패키지의 다핀화를 실현할 수 있도록 하는데 적합한 반도체 패키지를 제공함에 있다.
제1도는 종래 반도체 패키지의 구성을 상면도 및 종단면도.
제2도는 본 발명 반도체 패키지의 구성을 보인 상면도 및 종단면도.
제3도는 본 발명 반도체 패키지가 실장된 상태를 보인 종단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 칩 12 : 패드
13 : 절연성양면테이프 14 : 리드
15 : 금속와이어 16 : 몰딩부
상기와 같은 본 발명의 목적을 달성하기 위하여 반도체 칩과, 그 칩의 상면 양측에 2열로 형성되는 패드와, 상기 패드의 양측에 각각 나열설치되며 칩의 상면에 절연성양면테이프로 접착고정되는 다수개의 리드와, 그 리드와 상기 패드를 각각 전기적으로 연결하는 금속와이어와, 상기 리드의 상면을 외부로 노출시킴과 아울러 상기 칩, 금속와이어, 리드의 일정부분을 감싸도록 에폭시로 몰딩되는 몰딩부를 구비하여서 구성되는 것을 특징으로 반도체 패키지가 제공된다.
이하, 상기와 같이 구성되는 본 발명 반도체 패키지의 구성을 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명 반도체 패키지의 구성을 보인 상면도 및 종단면도로서, 도시된 바와 같이, 본 발명 반도체 패키지는 반도체 칩(11)과, 그 칩(11)의 상면 양측에 2열로 형성되며 칩(11)의 외부연결단자가 되는 다수개의 패드(12)와, 그 패드(12)의 양측에 설치되며 칩(11)의 상면에 절연성양면테이프(13)으로 고정부착되는 다수개의 리드(14)와, 상기 패드(12)와 리드(14)를 각각 전기적으로 연결하는 금속와이어(15)와, 상기 리드(14)의 상면을 외부로 노출시킴과 아울러 상기 칩(11), 패드(12), 금속와이어(15), 리드(14)의 일정부분을 감싸도록 에폭시로 몰딩되는 몰딩부(16)로 구성된다.
즉, 종래에는 칩(1)의 상면에 센타패드(CENTER PAD) 형태로 1열로 형성하여 다수개의 리드(4)를 설치하는 것이 불가능하였으나, 본 발명에서는 칩(11)의 상면에 패드(12)를 2열로 형성하고, 그 패드(12)의 양측에 리드(4)를 설치함으로서 패드(12)의 면적과 리드(4)의 폭(WIDTH)을 종래와 동일하게 하면서 다핀화가 가능한 것이다.
상기와 같이 구성되는 본 발명 반도체 패키지의 제조방법을 설명하면 다음과 같다.
먼저, 상기 반도체 칩(11)의 상면에 2열로 다수개의 패드(12)를 형성한다. 그런 다음, 그 패드(12)의 양측에 다수개의 리드(14)를 절연성양면테이프(13)으로 고정부착한다. 그런 다음, 상기 리드(14)와 상기 패드(12)를 금속와이어(15)로 연결하는 와이어 본딩을 실시한다. 그런 다음, 마지막으로 상기 다수개의 리드(14) 상면을 외부로 노출시킴과 아울러 상기 칩(11), 패드(12), 금속와이어(15), 리드(14)의 일정부분을 감싸도록 에폭시로 몰딩하여 몰딩부(16)를 형성하는 몰딩공정을 실시하여 완성한다.
그리고, 상기 패드(12)를 2열로 형성하는 방법은 통상의 적층배선을 하는 방법으로 메탈라인을 필요한 장소로 연장형성하고, 그 상면에 절연막을 형성하며, 패드형성부를 애칭하는 방법으로 형성한다.
상기와 같이 구성되는 패키지(P)는 뒤집어서 도 3과 같이 인쇄회로기판(20)의 상면에 솔더(21)를 이용하여 상기 노출된 리드(14)를 고정부착함으로서 실장하여 사용하게 된다.
이상에서 상세히 설명한 바와 같이 본 발명 반도체 패키지는 반도체 칩의 상면에 2열로 다수개의 패드를 형성하고, 그 패드의 양측에 다수개의 리드를 설치함으로서, 종래 보다 패드와 리드의 크기를 작게하지 않으면서도 2배로 리드수를 늘일 수 있게 되어 다핀화를 실현할 수 있는 효과가 있다.
Claims (1)
- 반도체 칩과, 그 칩의 상면 양측에 2열로 형성되는 패드와, 상기 패드의 양측에 각각 나열설치되며 칩의 상면에 절연성양면테이프로 접착고정되는 다수개의 리드와, 그 리드와 상기 패드를 각각 전기적으로 연결하는 금속와이어와, 상기 리드의 상면을 외부로 노출시킴과 아울러 상기 칩, 금속와이어, 리드의 일정부분을 감싸도록 에폭시로 몰딩되는 몰딩부를 구비하여서 구성되는 것을 특징으로 반도체 패키지.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960064594A KR100206975B1 (ko) | 1996-12-12 | 1996-12-12 | 반도체 패키지 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960064594A KR100206975B1 (ko) | 1996-12-12 | 1996-12-12 | 반도체 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980046280A KR19980046280A (ko) | 1998-09-15 |
KR100206975B1 true KR100206975B1 (ko) | 1999-07-01 |
Family
ID=19487364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019960064594A KR100206975B1 (ko) | 1996-12-12 | 1996-12-12 | 반도체 패키지 |
Country Status (1)
Country | Link |
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KR (1) | KR100206975B1 (ko) |
-
1996
- 1996-12-12 KR KR1019960064594A patent/KR100206975B1/ko not_active IP Right Cessation
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KR19980046280A (ko) | 1998-09-15 |
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