KR100206949B1 - Digital picture display filter - Google Patents
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Abstract
본 발명은 디지탈 픽쳐를 확대하기 위하여 인접한 두 픽셀에 적당한 계수를 곱하여 보간하는 기술에 관한 것으로, 종래의 디스플레이 필터에 있어서는 여러가지의 보간된 픽셀데이타 중에서 하나의 픽셀데이타만을 필요로함에도 불구하고 각각의 보간된 픽셀데이타를 연산하기 위한 다수의 보간픽셀 연산부를 모두 구비한 형태로 구성되어 레이아웃 면적을 많이 차지할 뿐만 아니라 원가를 상승시키게 되는 결함이 있었다.The present invention relates to a technique of interpolating and interpolating two adjacent pixels by an appropriate coefficient in order to enlarge a digital picture. In the conventional display filter, although only one pixel data among various interpolated pixel data is required, And a plurality of interpolation pixel arithmetic units for arithmetically operating the pixel data so that the layout area occupies a large area and the cost is increased.
따라서, 본 발명은 이를 해결하기 위하여, 픽셀의 디지탈 데이타(q0),(q1)를 픽셀데이타 계산부(22)의 두 입력단에 곧바르게 전달하거나 엇갈리게 전달하는 입력 제어부(21)와; 비트수를 추가하는 형식으로 픽셀의 디지탈 데이타에 대한 곱셈연산을 수행하고, 고정된 갯수의 멀티플렉서와 덧셈기를 이용하여 각기 다른 다수의 픽셀데이타를 연산해내는 픽셀데이타 계산부(22)와; 출력 비트수를 달리하는 형식으로 상기 픽셀데이타 계산부(22)에서 출력되는 픽셀 데이타에 대한 나눗셈연산을 수행하고, 그 중에서 원하는 경로의 픽셀 데이타를 선택하여 최종의 보간된 픽셀 데이타를 출력하는 출력 제어부(23)를 포함하여 구성한 것이다.Accordingly, in order to solve this problem, an input control unit 21 for directly or indirectly transmitting digital data q0 and q1 of pixels to two input terminals of a pixel data calculation unit 22; A pixel data calculation unit 22 for performing a multiplication operation on digital data of pixels in a format in which the number of bits is added and computing a plurality of different pixel data by using a fixed number of multiplexers and adders; An output control unit for performing a division operation on pixel data output from the pixel data calculation unit 22 in a format of a different number of output bits, selecting pixel data of a desired path among the pixel data, and outputting final interpolated pixel data; (23).
Description
제1도는 일방적인 디스플레이 필터의 블록도.Figure 1 shows a block diagram of a unilateral display filter.
제2도는 본 발명 디지탈 픽쳐의 디스플레이 필터에 대한 일실시 예시 블록도.Figure 2 is a block diagram of an embodiment of a display filter of a digital picture of the present invention.
제3도는 제2도에서 입력 제어부의 일실시 예시 상세 블록도.FIG. 3 is a detailed block diagram of an embodiment of an input control in FIG. 2; FIG.
제4도는 제2도에서 픽셀데이타 계산부의 일실시 예시 상세 블록도.4 is a detailed block diagram of an embodiment of a pixel data calculation unit in FIG. 2;
제5도는 제2도에서 출력 제어부의 일실시 예시 상세 블록도.5 is a detailed block diagram of an embodiment of an output control in FIG. 2;
제6도는 원하는 곱셈결과를 선택하기 위한 선택신호의 테이블.6 is a table of selection signals for selecting the desired multiplication result;
제7도는 원하는 나눗셈 결과를 선택하기 위한 제산선택신호의 테이블.7 is a table of divided selection signals for selecting the desired division result;
제8도는 각각의 보간된 픽셀데이타를 얻기 위한 선택 제어신호의 테이블.FIG. 8 is a table of selection control signals for obtaining each interpolated pixel data; FIG.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
21 : 입력 제어부 21C, 21D, 22A, 22B, 23A : 멀티플렉서21: input control section 21C, 21D, 22A, 22B, 23A: multiplexer
21A, 21B, 22F : 레지스터 22 : 픽셀데이타 계산부21A, 21B, 22F: register 22: pixel data calculation section
22C, 22D : 덧셈기 23 : 출력 제어부22C and 22D: an adder 23: an output control section
본 발명은 디지탈 픽쳐를 확대하기 위하여 인접한 두 픽셀에 적당한 계수를 곱하여 보간(interpolation)하는 기술에 관한 것으로, 특히 여러가지 계수를 곱하여 서로 다른 보간 픽셀데이타를 생성하고자 하는 경우 각 경우에 대한 하드웨어를 모두 구비하지 않고 하나의 하드웨어를 이용하여 각각의 보간 픽셀을 연산하는데 적당하도록한 디지탈 픽쳐의 디스플레이 필터에 관한 것이다.The present invention relates to a technique of interpolating two adjacent pixels by multiplying appropriate coefficients in order to enlarge a digital picture. In particular, when it is desired to generate different interpolated pixel data by multiplying a plurality of coefficients, And to a display filter of a digital picture adapted to calculate each interpolation pixel using one hardware.
제1도는 일반적인 디스플레이 필터의 블록도로서 이에 도시한 바와 같이, 레지스터(10A), (10B)에 저장된 두 픽셀의 디지탈 데이타(q0), (q1)를 연산처리하여 보간된 픽셀(3q0+q1)/4을 생성하는 제1보간픽셀 연산부(11)와; 상기 픽셀의 디지탈 데이타(q0), (q1)를 연산처리하여 보간된 픽셀(q0+3q1)/4를 생성하는 제2보간픽셀 연산부(12)와; 상기 픽셀의 디지탈 데이타(q0), (q1)를 연산처리하여 보간된 픽셀(5q0+3q1)/8을 생성하는 제3보간픽셀 연산부(13)와; 상기 픽셀의 디지탈 데이타(q0), (q1)를 연산처리하여 보간된 픽셀(3q0+5q1)/8을 생성하는 제4보간픽셀 연산부(14)와; 상기 픽셀의 디지탈 데이타(q0), (q1)를 연산처리하여 보간된 픽셀(q0+q1)/2을 생성하는 제5보간픽셀 연산부(15)와; 선택제어신호(SEL)에 따라 상기 제1-5보간픽셀 연산부(11-15)의 출력 픽셀데이타 중에서 하나의 픽셀데이타를 선택출력하는 멀티플렉서(16)로 구성된 것으로, 이의 작용을 설명하면 다음과 같다.FIG. 1 is a block diagram of a general display filter. As shown in FIG. 1, the digital data q0 and q1 of two pixels stored in the registers 10A and 10B are processed to obtain interpolated pixels 3q0 + / 4, < / RTI > A second interpolation pixel arithmetic unit 12 for arithmetically processing the digital data q0 and q1 of the pixel to generate an interpolated pixel q0 + 3q1 / 4; A third interpolation pixel arithmetic unit 13 for arithmetically processing the digital data q0 and q1 of the pixel to generate interpolated pixels 5q0 + 3q1 / 8; A fourth interpolation pixel arithmetic unit 14 for arithmetically processing the digital data q0 and q1 of the pixel to generate interpolated pixels 3q0 + 5q1 / 8; A fifth interpolation pixel arithmetic unit 15 for arithmetically processing the digital data q0 and q1 of the pixel to generate an interpolated pixel q0 + q1 / 2; And a multiplexer 16 for selecting and outputting one pixel data out of the output pixel data of the 1-5th interpolation pixel arithmetic operation unit 11-15 according to the selection control signal SEL. .
디지탈 픽셀을 확대하기 위하여 픽셀의 디지탈 데이타(q0),(q1)로 부터 보간된 픽셀을 생성하고자 하는 경우 주로 다섯가지의 보간된 픽셀데이타 예로써, (3q0+q1)/4, (q0+3q1)/4, (5q0+3q1)/8, (3q0+5q1)/8, (q0), (q1)/2을 구하게 된다.(3q0 + q1) / 4, (q0 + 3q1) and (q0 + q1) as examples of interpolated pixel data, in order to generate interpolated pixels from the digital data q0 and q1 of the pixel to enlarge the digital pixel, ) / 4, (5q0 + 3q1) / 8, (3q0 + 5q1) / 8, (q0) and (q1) / 2.
이를 위하여, 곱셈기, 덧셈기 및 제산기로 구성된 각각의 보간픽셀 연산부(11-15)를 구비하여 상기 보간된 8bit의 픽셀 데이타 (3q0+q1)/4, (q0+3q1)/4, (5q0+3q1)/8, (3q0+5q1)/8, (q0),(q1)/2을 구하고, 멀티플렉서(16)에서 선택제어신호(SEL)를 이용하여 원하는 픽셀데이타를 선택하여 출력하게 된다.(3q0 + q1) / 4, (q0 + 3q1) / 4, and (5q0 + q1) / 4 are provided with interpolation pixel arithmetic units 11-15 each composed of a multiplier, an adder, 3q1) / 8, (3q0 + 5q1) / 8, (q0) and (q1) / 2 are obtained. The multiplexer 16 selects and outputs desired pixel data using the selection control signal SEL.
예로써, 보간된 픽셀(3q0+q1)/4을 원하는 경우, 제1보간픽셀 연산부(11)에서 곱셈기(11B)는 레지스터(10A)에서 출력되는 디지탈 데이타(q0)와 레지스터(11A)에 저장된 3을 곱하여 이로부터 3q0이 출력되고, 이는 다음단의 덧셈기(11C)에서 레지스터(10B)의 출력 디지탈 데이타(q1)와 더해져 이로부터 q0+3q1이 출력되며, 이는 다시 제산기(11D)에서 4로 나누어져 보간된 8bit의 픽셀데이타(3q0+q1)/4이 출력되며, 이는 멀리플렉서(16)에서 선택제어신호(SEL)에 의해 선택되어 외부로 출력된다.For example, when the interpolated pixel (3q0 + q1) / 4 is desired, the multiplier 11B in the first interpolation pixel arithmetic unit 11 multiplies the digital data q0 output from the register 10A and the digital data q0 stored in the register 11A 3 and outputs 3q0 from the adder 11C to the output digital data q1 of the register 10B in the next stage adder 11C and outputs q0 + 3q1 from the adder 11C. Bit pixel data (3q0 + q1) / 4, which is interpolated, is output by the multiplexer 16, and is selected by the selection control signal SEL and output to the outside.
그러나, 이와 같은 종래의 디스플레이 필터에 있어서는 여러가지의 보간된 픽셀데이타 중에서 하나의 픽셀데이타만을 필요로함에도 불구하고 각각의 보간된 픽셀데이타를 연산하기 위한 다수의 보간픽셀 연산부를 모두 구비한 형태로 구성되어 레이아웃 면적을 많이 차지할 뿐만 아니라 원가를 상승시키게 되는 결함이 있었다.However, in such a conventional display filter, although it requires only one pixel data among various interpolated pixel data, the display filter is configured in a form having all of a plurality of interpolation pixel arithmetic units for calculating interpolated pixel data Which not only occupies a large layout area but also raises the cost.
따라서, 본 발명의 목적은 보간하고자 하는 다수의 픽셀 데이타에 의해 각각의 하드웨어를 구비하지 않고 하나의 하드웨어를 이용하여 각각의 픽셀 데이타를 연산하는 디지탈 픽쳐의 디스플레이 필터를 제공함에 있다.Therefore, an object of the present invention is to provide a display filter of a digital picture which computes pixel data using a single hardware, without having hardware by a plurality of pixel data to be interpolated.
제2도는 상기의 목적을 달성하기 위한 본 발명 디지탈 픽쳐의 디스플레이 필터의 일실시 예시 블록도로서 이에 도시한 바와 같이, 외부로 부터 공급되는 픽셀의 디지탈 데이타(q0),(q1)를 픽셀데이타 계산부(22)의 두 입력단에 곧바르게 전달하거나 엇갈리게 전달하는 입력 제어부(21)와; 비트수를 추가하는 형식으로 픽셀의 디지탈 데이타에 대한 곱셈연산을 수행하고, 고정된 갯수의 멀티플렉서와 덧셈기를 이용하여 각기 다른 다수의 픽셀데이타를 연산해내는 픽셀데이타 계산부(22)와; 출력 비트수를 달리하는 형식으로 상기 픽셀데이타 계산부(22)에서 출력되는 픽셀 데이타에 대한 나눗셈연산을 수행하고, 그 중에서 원하는 경로의 픽셀 데이타를 선택하여 최종의 보간된 픽셀 데이타를 출력하는 출력 제어부(23)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제3도 내지 제8도를 참조하여 상세히 설명하면 다음과 같다.FIG. 2 is a block diagram of an embodiment of a display filter of a digital picture according to the present invention for achieving the above object. As shown in FIG. 2, digital data q0 and q1 of pixels supplied from outside are converted into pixel data An input control unit 21 for transmitting the signals directly to the two input terminals of the unit 22 or transmitting them to each other in a staggered manner; A pixel data calculation unit 22 for performing a multiplication operation on digital data of pixels in a format in which the number of bits is added and computing a plurality of different pixel data by using a fixed number of multiplexers and adders; An output control unit for performing a division operation on pixel data output from the pixel data calculation unit 22 in a format of a different number of output bits, selecting pixel data of a desired path among the pixel data, and outputting final interpolated pixel data; (23). The operation and effect of the present invention constructed as described above will be described in detail with reference to FIGS. 3 to 8 attached hereto.
첫번째 예로서, 보간된 픽셀데이타 (3q0+q1)/4을 구하고자 하는 경우, 멀티플렉서(21C),(21D)의 입력교환신호(COM)를 0으로 각기 공급하여 레지스터(21A)에 저장된 픽셀의 디지탈 데이타(q0)가 멀티플렉서(21C)의 출력(a)으로 선택되고, 레지스터(21B)에 저장된 픽셀의 디지탈 데이타(q1)가 멀티플렉서(21D)의 출력(b)으로 선택된다.As a first example, when it is desired to obtain the interpolated pixel data (3q0 + q1) / 4, the input switching signals COM of the multiplexers 21C and 21D are supplied to 0, The digital data q0 is selected as the output a of the multiplexer 21C and the digital data q1 of the pixel stored in the register 21B is selected as the output b of the multiplexer 21D.
상기 8bit[7 : 0]의 디지탈 데이타(a=q0)는 픽셀데이타 계산부(22)에서 먼저, 1bit의 제로데이타[0]가 추가되어 결과적으로 디지탈 데이타 q0×2=2q0가 생성되고, 이렇게 생성된 9bit[8 : 0]의 디지탈 데이타는 일측입력단자에 8bit[7 : 0]의 제로 데이타 0가 공급되는 멀티플렉서(22A)의 타측입력단자에 공급되는데, 이때, 선택신호 OP[0]가 1로 공급되므로 그 멀티플렉서(22A)에서 2q0의 디지탈 데이타가 선택되고, 이는 덧셈기(22C)의 타측입력단자에 공급되어 일측 입력단자로 직접 공급되는 디지탈 데이타(a=q0)와 더해져 이로부터 3q0의 디지탈 데이타가 출력된다.The 1-bit zero data [0] is first added to the 8-bit [7: 0] digital data (a = q0) in the pixel data calculator 22, resulting in digital data q0 x2 = 2q0 The generated digital data of 9 bits [8: 0] is supplied to the other input terminal of the multiplexer 22A to which the zero data 0 of 8 bits [7: 0] is supplied to one input terminal. At this time, The digital data of 2q0 is selected by the multiplexer 22A and is supplied to the other input terminal of the adder 22C and added to the digital data a = q0 directly supplied to one input terminal, Digital data is output.
또한, 상기 8bit[7 : 0]의 디지탈 데이타(b=q1)는 픽셀데이타 계산부(22)에서 직접 덧셈기(22D)의 타측 입력단자에 공급되고, 이때, 멀리플렉서(22B)의 선택신호 OP[1]가 0으로 공급되므로 그 멀티플렉서(22B)에서 8bit[7 : 0]의 제로데이타가 선택되어 상기 덧셈기(22D)에서 8bit[7 : 0]의 디지탈 데이타(b=q1)와 더해져 이로부터 q1의 디지탈 데이타가 출력된다.The digital data (b = q1) of 8 bits [7: 0] is directly supplied to the other input terminal of the adder 22D by the pixel data calculation unit 22, Bit [7: 0] of zero data is selected by the multiplexer 22B and added to the digital data (b = q1) of 8 bits [7: 0] in the adder 22D, The digital data of q1 is output.
따라서, 상기 덧셈기(22C), (22D)에서 각기 출력되는 디지탈 데이타 3q0, q1은 덧셈기(22E)에서 서로 더해져 이로부터 10bit의 디지탈 데이타 3q0+q1이 레지스터(22F)에 저장된다.Accordingly, the digital data 3q0 and q1 output from the adders 22C and 22D are added to each other in the adder 22E, and the 10-bit digital data 3q0 + q1 is stored in the register 22F.
상기 레지스터(22F)에 저장된 디지탈 데이타 3q0+q1은 출력제어부(23)에서 각각의 8bit경로 [8 : 1], [9 : 2], [10 : 3]을 통하여 멀티플렉서(23A)의 3입력단자에 각기 공급되므로 결과적으로, 8bit경로 [8 : 1]를 통해서는 2로 나누어지고, 8bit경로 [9 : 2]를 통해서는 4로 나누어지며, 8bit경로 [10 : 3]를 통해서는 8로 나누어지는 것과 동일한 효과를 얻을 수 있게 된다. 이때, 상기 멀티플렉서(23A)의 제산선택신호(D-SEL)가 1로 주어지므로 상기 8bit경로 [9 : 2]를 통해 4로 나누어진 결과가 선택되어 상기 보간된 픽셀데이타 (3q0+q1)/4을 얻을 수 있게 된다.The digital data 3q0 + q1 stored in the register 22F is output to the 3 input terminals of the multiplexer 23A via the 8-bit paths [8: 1], [9: 2] Bit path [8: 1], and divided by 4 through the 8-bit path [9: 2], and divided by 8 through the 8-bit path [10: 3] The same effect as that of losing can be obtained. Since the division select signal D-SEL of the multiplexer 23A is given as 1, a result divided by 4 is selected through the 8-bit path 9: 2, and the interpolated pixel data 3q0 + q1 / 4 can be obtained.
두번째 예로써, 보간된 픽셀데이타 (q0+3q1)/4을 구하고자 하는 경우, 멀티플렉서(21C), (21D)의 입력교환신호(COM)를 1로 각기 공급하여 디지탈 데이타(q1)가 멀티플렉서(21C)의 출력(a)으로 선택되고, 디지탈 데이타(q0)가 멀티플렉서(21D)의 출력(b)으로 선택된다.As a second example, when the interpolated pixel data (q0 + 3q1) / 4 is to be obtained, the input exchange signal COM of the multiplexers 21C and 21D is supplied as 1, and the digital data q1 is supplied to the multiplexer The digital data q0 is selected as the output a of the multiplexer 21D and the digital data q0 is selected as the output b of the multiplexer 21D.
상기 8bit[7 : 0]의 디지탈 데이타(a=q1)는 픽셀데이타 계산부(22)에서 1bit의 제로데이타[0]가 추가되어 결과적으로 디지탈 데이타 q1×2=2q1이 생성되고, 이때, 멀티플렉서(22A)의 선택신호 OP[0]가 1로 공급되므로 그 멀티플렉서(22A)에서 2q1의 9bit[8 : 0] 디지탈 데이타가 선택되며, 이는 덧셈기(22C)의 타측 입력단자에 공급되어 일측 입력단자로 직접 공급되는 디지탈 데이타(a+q1)와 더해져 이로부터 3q1의 디지탈 데이타가 출력된다.The 1-bit zero data [0] is added to the 8-bit [7: 0] digital data (a = q1) by the pixel data calculation unit 22, resulting in digital data q1 × 2 = 2q1. At this time, Bit [8: 0] digital data of 2q1 is selected by the multiplexer 22A because the selection signal OP [0] of the adder 22A is supplied to 1. This is supplied to the other input terminal of the adder 22C, And the digital data (a + q1) directly supplied to the digital data (3q1) is output.
또한, 상기 8bit[7 : 0]의 디지탈 데이타(b=q0)는 픽셀데이타 계산부(22)에서 직접 덧셈기(22D)의 타측 입력단자에 공급되고, 이때, 멀티플렉서(22B)의 선택신호 OP[1]가 0으로 공급되므로 그 멀티플렉서(22B)에서 8bit[7 : 0]의 제로데이타가 선택되어 상기 덧셈기(22D)에서 8bit[7 : 0]의 디지탈 데이타(b=q0)와 더해져 이로부터 q0의 디지탈 데이타가 출력된다.The digital data (b = q0) of 8 bits [7: 0] is directly supplied to the other input terminal of the adder 22D by the pixel data calculation unit 22. At this time, the selection signal OP [ 0] is supplied to the multiplexer 22B so that the 8-bit [7: 0] zero data is selected by the multiplexer 22B and added to the 8-bit [7: 0] digital data (b = q0) in the adder 22D. The digital data of the digital camera is output.
따라서, 상기 덧셈기(22C), (22D)에서 각기 출력되는 디지탈 데이타 3q1, q0은 덧셈기(22E)에서 서로 더해져 이로부터 10bit의 디지탈 데이타 q0+3q1이 레지스터(22F)에 저장된다.Therefore, the digital data 3q1 and q0 outputted from the adders 22C and 22D are added to each other in the adder 22E, and the 10-bit digital data q0 + 3q1 is stored in the register 22F.
이때, 상기 멀티플렉서(23A)의 제산선택신호(D-SEL)가 1로 주어지므로 상기 8bit경로 [9 : 2]를 통해 4로 나누어진 결과가 선택되어 상기 보간된 픽셀데이타 (q0+3q1)/4을 얻을 수 있게 된다.At this time, since the division select signal D-SEL of the multiplexer 23A is given as 1, a result divided by 4 is selected through the 8-bit path 9: 2, and the interpolated pixel data q0 + 3q1 / 4 can be obtained.
마지막 세번째 예로써, 보간된 픽셀데이타 (5q0+3q1)/4을 구하고자 하는 경우, 멀티플렉서(21C), (21D)의 입력교환신호(COM)를 1로 각기 공급하여 디지탈 데이타(q1)가 멀티플렉서(21C)의 출력(a)으로 선택되고, 디지탈 데이타(q0)가 멀티플렉서(21D)의 출력(b)으로 선택된다.As a final third example, when the interpolated pixel data (5q0 + 3q1) / 4 is to be obtained, the input exchange signal COM of the multiplexers 21C and 21D is supplied as 1, and the digital data q1 is supplied to the multiplexer (A) of the multiplexer 21C and the digital data q0 is selected as the output b of the multiplexer 21D.
상기 8bit[7 : 0]의 디지탈 데이타(a=q1)는 픽셀데이타 계산부(22)에서 1bit의 제로데이타[0]가 추가되어 결과적으로 디지탈 데이타 q1×2=2q1이 생성되고, 이때, 멀리플렉서(22A)의 선택신호 OP[0]가 1로 공급되므로 그 멀티플렉서(22A)에서 2q1의 9bit[8 : 0] 디지탈 데이타가 선택되며, 이는 덧셈기(22C)의 타측 입력단자에 공급되어 일측 입력단자로 직접 공급되는 디지탈 데이타(a=q1)와 더해져 이로부터 3q1의 디지탈 데이타가 출력된다.The 1-bit zero data [0] is added to the 8-bit [7: 0] digital data (a = q1) in the pixel data calculation unit 22, resulting in digital data q1 × 2 = 2q1. Bit [8: 0] digital data of 2q1 is selected by the multiplexer 22A because the selection signal OP [0] of the multiplexer 22A is supplied to 1, which is supplied to the other input terminal of the adder 22C, The digital data (a = q1) supplied directly to the input terminal is added to the 3q1 digital data.
또한, 상기 8bit[7 : 0]의 디지탈 데이타(b=q0)가 한편으로는 직접 덧셈기(22D)의 타측 입력단자에 공급되고, 다른 한편으로는 2bit의 제로데이타[1 : 0]가 추가되어 결과적으로 디지탈 데이타 q0×4=4q0가 멀티플렉서(22B)의 일측입력단자에 공급되는데, 이때, 멀티플렉서(22B)의 선택신호 OP[1]가 1로 공급되므로 그 멀티플렉서(22B)에서 4q0의 9bit[8 : 0] 디지탈 데이타가 선택되며, 이는 덧셈기(22D)의 일측입력단자에 공급되어 타측 입력단자로 직접 공급되는 디지탈 데이타(b=q0)와 더해져 이로부터 5q0의 디지탈 데이타가 출력된다.On the other hand, the digital data (b = q0) of 8 bits [7: 0] is supplied to the other input terminal of the direct adder 22D, and on the other hand, 2 bits of zero data [1: 0] As a result, the digital data q0x4 = 4q0 is supplied to one input terminal of the multiplexer 22B. At this time, since the selection signal OP [1] of the multiplexer 22B is supplied to 1, the multiplexer 22B outputs 9bit [ 8: 0] digital data, which is supplied to one input terminal of the adder 22D and directly supplied to the other input terminal, and digital data of 5q0 is output from the digital data (b = q0).
따라서, 상기 덧셈기(22C),(22D)에서 각기 출력되는 디지탈 데이타 3q1, q0은 덧셈기(22E)에서 서로 더해져 이로부터 10bit의 디지탈 데이타 5q0+3q1이 레지스터(22F)에 저장된다.Accordingly, the digital data 3q1 and q0 output from the adders 22C and 22D are added to each other in the adder 22E, and the 10-bit digital data 5q0 + 3q1 is stored in the register 22F.
이때, 상기 멀티플렉서(23A)의 제산선택신호(D-SEL)가 10로 주어지므로 상기 8bit경로 [10 : 3]을 통해 8로 나누어진 결과가 선택되어 상기 보간된 픽셀데이타(5q0+3q1)/8을 얻을 수 있게 된다.Since the divided selection signal D-SEL of the multiplexer 23A is given as 10, a result divided by 8 is selected through the 8-bit path 10: 3, and the interpolated pixel data 5q0 + 3q1 / 8 can be obtained.
이와 같은 방식으로 상기 선택 제어신호(COM), (OP[1 : 0]), (D-SEL)를 이용하여 나머지의 보간된 픽셀데이타 (3q0+5q1)/8, (q0), (q1)/2을 얻을 수 있게 된다.In this manner, the remaining interpolated pixel data 3q0 + 5q1 / 8, (q0), (q1), and (q2) are generated using the selection control signals COM, OP [1: 0], and D- / 2 < / RTI >
여기서, 미설명된 제6도는 원하는 곱셈결과를 선택하기 위한 선택신호 OP[1 : 0]의 테이블을 보인 것이고, 제7도는 원하는 나눗셈 결과를 선택하기 위한 제산선택신호(D-SEL)의 테이블을 보인 것이고, 제8도는 각각의 보간된 픽셀데이타 (3q0+q1)/4, (q0+3q1)/4, (5q0+3q)/8, (3q0+5q1)/8, (q0), (q1)/2를 얻기 위한 선택 제어신호(COM), (OP[1 : 0]), (D-SEL)의 테이블을 보인 것이다.6 shows a table of a selection signal OP [1: 0] for selecting a desired multiplication result, and FIG. 7 shows a table of a division selection signal D-SEL for selecting a desired division result (Q0 + q1) / 4, (q0 + 3q1) / 4, (5q0 + 3q) / 8, (3q0 + 5q1) / 8, q0 (OP [1: 0]), and (D-SEL) for obtaining the selection control signals COM,
이상에서 상세히 설명한 바와 같이, 본 발명은 각 경우에 대해 다수의 픽셀 데이타에 대해 각각의 하드웨어를 구비하지 않고 하나이 하드웨어와 스위칭작용을 이용하여 각각의 보간 픽셀데이타를 연산할 수 있도록 함으로써 레이아웃 면적이 줄어들어 제품의 소형화에 기여하고, 사용되는 게이트 수를 줄여 원가를 절감할 수 있는 효과가 있다.As described in detail above, according to the present invention, each of the interpolation pixel data can be computed using one hardware and switching operation without having hardware for each of a plurality of pixel data, thereby reducing the layout area Contributing to miniaturization of the product, and reducing the number of gates used, thereby reducing the cost.
Claims (4)
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