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KR100192269B1 - 가변길이 코드 디코더 - Google Patents

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KR100192269B1
KR100192269B1 KR1019960008150A KR19960008150A KR100192269B1 KR 100192269 B1 KR100192269 B1 KR 100192269B1 KR 1019960008150 A KR1019960008150 A KR 1019960008150A KR 19960008150 A KR19960008150 A KR 19960008150A KR 100192269 B1 KR100192269 B1 KR 100192269B1
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김수환
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구자홍
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Abstract

MPEG 1, MPEG 2 또는 HDTV와 같은 시스템에서 고화질을 제공하기 위한 가변길이 코드 디코더가 제안되어진다.
이 가변길이 코드 디코더는 래치부를 통해 데이타가 입력되면 먹스가 래치부의 입력데이타를 선택출력하여 배럴 쉬프터에 입력한다.
이 배럴 쉬프터는 바로 앞 클럭에서 디코딩된 코드워드 길이가 저장된 제어부의 제어를 받아 쉬프트하여 PLA로 출력하면 PLA는 코드워드와 코드워드 길이를 출력한다.
따라서, 가변길이 코드 디코더와 주변회로를 연결하는 부분에 존재하는 최장 지연시간을 줄여 기능블럭의 속도를 높일 수 있고, IC 구현시 면적을 줄일 수 있다.

Description

가변길이 코드 디코더
제1도는 일반적인 가변길이 코드 디코더를 보여주기 위한 블록도.
제2도는 종래 기술에 따른 가변길이 코드 디코더를 보여주기 위한 블록도.
제3도는 본 발명에 따른 가변길이 코드 디코더를 보여주기 위한 블록도.
제4도는 본 발명에 따른 입력 비트스트림의 구성도.
제5도는 제3도의 가변길이 코드 디코더의 각 클럭에 대한 동작을 설명하기 위한 도면.
제6도는 본 발명에 따른 가변길이 코드 디코더의 다른 실시예를 보여주기 위한 블록도.
제7도는 본 발명에 따른 가변길이 코드 디코더의 또 다른 실시예를 보여주기 위한 블록도.
* 도면의 주요부분에 대한 부호의 설명
310,610,710 : 버퍼 320,350,620,720,750 : 래치부
330,630,730 : 먹스부 340,640,740 : 배럴 쉬프터
360,650,750 : PLA 370,660,770 : 제어부
본 발명은 고속 데이타 전송시스템의 디코딩 코드워드에 관한 것으로, 특히 가변길이 코드(Variable Length Code : VLC)에서 엔코드한 디코딩 코드워드에 관한 것이다.
일반적으로 허프만 코드라고도 불리는 VLC는 데이타의 통계적 특성을 이용한 최적의 코드의 하나이다.
데이타의 통계적 특성이 알려졌을 때, 데이타가 자주 발생될수록 짧은 코드워드를 할당하고 가끔 발생할수록 긴 코드워드를 할당한다.
모든 가능한 데이타들에 이와같은 방법으로 적당한 코드워드가 할당되면 평균 코드워드 길이는 원 데이타의 평균 코드워드 길이 보다 짧아지게된다.
따라서 데이타의 통계적 특성이 알려진 데이타에 대해 자주 사용되는 무손실 부호화방법이다.
실제 응용으로는 MPEG1, MPEG2 또는 HDTV와 같은 시스템에서 압축률을 높히기 위해 채택하고 있다.
점차 빠른 속도의 가변길이 코드 디코더가 필요하게 됨에 따라 기존의 트리-베이스드 아키텍쳐(TREE-BASED ARCHTECTURE)보다는 프로그램 로직 어레이-베이스드 아키텍처(PLA-BASED ARCHTECTURE)를 이용한 구조들이 제안되고 있고 대부분의 구조는 가변길이 코드 디코더 내부의 최장지연시간을 줄이는 데 관심이 있었다.
그러나 MPEG1, MPEG2 또는 HDTV와 같은 시스템에서 복잡한 가변길이 코드 디코더가 주변회로와 함께 연결되어 하나의 기능블럭을 형성할 경우 이 기능블럭의 속도는 가변길이 코드 디코더와 주변회로를 연결하는 부분에 존재하는 최장지연시간이 결정하게 된다.
따라서 MPEG1, MPEG2 또는 HDTV와 같은 시스템에서 주변회로와 연결되어 하나의 기능블럭을 구성하기 위한 가변길이 코드 디코더는 주변회로의 복잡정도에 따라 가변길이 코드 디코더 내부의 최장지연시간 뿐만아니라 가변길이 코드 디코드와 주변회로의 연결부분에 존재하는 최장지연시간을 고려하여야 한다.
상기 VLC 디코더는 상기에서 설명한 바와 같이 입력버퍼에 입력된 엔코드된 입력데이타는 제어 로직부의 제어에 의해 가변길이 코드 디코더장치가 포함된 데이타 패스를 통해 디코딩 되고 이 디코딩된 데이타는 출력버퍼에서 출력된다(제1도).
상기와 같이 VLC 디코더는 주변회로와 함께 연결되어 하나의 기능블럭을 구성하는 경우가 일반적이다.
이때 VLC 테이블의 출력이 바로 다른 기능블럭의 입력버퍼에 저장될 수도 있으나, 대부분의 경우에 주변회로의 입력으로 사용되거나 다른 기능블럭에 적절한 형태로 변형된 후 다른 기능블록의 입력버퍼에 저장된다.
이하, 첨부된 도면을 참조하여 종래기술에 따른 가변길이 코드 디코더를 설명하면 다음과 같다.
제2도는 종래기술에 따른 가변길이 코드 디코더를 보여주기 위한 블록도로써, 종래기술의 가변길이 코드 디코더는 디코더부(201)와 인터페이스부(202)를 포함하여 구성된다.
상기 디코더부(201)는 3개의 래치(210)(211)(221), 1개의 배럴 쉬프터(209) 및 랜덤 로직으로 구성된 VLC 테이블(216)로 이루어져 입력된 연속적인 가변길이 코드워드를 계속적인 스트림으로 디코드하고, 고정된 심볼 클럭률에 따라 리드신호에 디코드된 고정길이 코드워드를 대응 출력한다.
또한 상기 인터페이스부(202)는 외부 버퍼 메모리(206)와 상기 디코더부(201)사이를 인터페이스 한다.
상기 외부 버퍼 메모리(206)는 고정 길이 데이타 세그먼트에 데이타 채널을 통해 수신된 가변 길이 워드의 직렬 비트 스트림을 저장한다.
상기 종래기술에 따른 가변길이 코드 디코더의 디코더부(201)는 미확인 가변길이 코드워드의 제1비트로 시작하는 비트의 입력 세그먼트 각각에 대한 코드워드 길이 출력과 고정된 길이의 디코드된 워드 출력을 제공하고, 테이블 룩업 메모리(table look-up memory)를 포함한다.
또한, 상기 디코더부(201)의 배럴 쉬프터(209)의 출력은 VLC 테이블(216)의 테이블 룩업 메모리에 슬라이딩 디코딩 창을 제공하고, 제3디코더 래치(221)에 축적된 이전에 디코드된 코드워드 길이에 의해 제어된다.
상기 디코더 배럴 쉬프터(209)로의 입력은 제 1, 2 디코더 래치(210)(211)에서 제공되며, 상기 제 1, 2 디코더 래치(210)(211) 각각은 최대 가변 길이 코드워드에 적어도 동일한 비트 용량을 구비한다.
아울러, 상기 제 1, 2 디코더 래치(210)(211)는 적어도 두 개의 가변길이 코드워드를 구비한 연속의 비트를 제공한다.
상기 디코더 배럴 쉬프터(209)의 출력은 테이블 룩업 메모리와 연결되며 제2디코더 래치(211)는 가변 길이 디코더의 인터페이스부(202)로부터 입력데이타가 제공되는 동안 상기 디코더 배럴 쉬프터(209)의 출력은 제1디코더 래치(210)의 입력과 연결된다.
매 클록마다 상기 디코더 배럴 쉬프터(209)는 제1디코드 래치(210)와 제2디코드 래치(211)에 저장되어 있는 최대 코드워드의 2배 만큼의 연속된 비트들중 디코딩될 최대 코드워드 길이의 비트를 출력으로 발생시킨다.
상기 VLC 테이블(216)의 테이블 룩업 메모리는 이에 대한 코드워드 길이를 제3디코더래치(221)에 출력하고 디코딩된 워드를 출력한다.
그리고 다음 클럭에서 디코더 배럴 쉬프터(209)로의 입력은 이전 디코드된 워드의 제1비트로 시작한다.
그러나 상기 디코더 배럴 쉬프터(209)의 출력 디코딩 창은 제3디코더 래치(221)에서 출력된 이전 워드의 코드워드 길이만큼 쉬프트되어, 항상 출력 창이 디코드될 어드의 첫비트로 시작된다.
상기 제1디코더 래치(210)내의 비트가 모든 클럭에서 변환되기 때문에 제2디코더 래치(211)는 인터페이스부(202)로부터 각각의 사이클에서 다시 채워져, 이전에 디코드된 코드워드가 첫비트로 시작하는 연속된 비트 흐름이 상기 디코더 배럴 쉬프터(209)의 입력단에 나타나게 된다.
또한 상기 인터페이스부(202)는 디코더부(201)의 제2디코더 래치(211)에 비트입력을 제공하나 최장지연시간에는 포함되지 않는다.
이와 같은 비트는 각각의 클럭 사이클 중에 반드시 업데이트되어야 한다.
상기 제2디코더 래치(211)로의 입력은 인터페이스 배럴 쉬프터(227)의 출력으로부터 제공된다.
상기 인터페이스 배럴 쉬프터(227)로의 입력은 최대 코드워드길이의 갖는 2개의 연속된 래치(225)(226)와 외부 버퍼 메모리(206)로부터 제공된다.
각각의 상기 인터페이스 래치(225)(226)는 버퍼 메모리(206)의 출력으로부터 적어도 가능한 한 최대의 코드워드의 길이로 비트용량을 구한다.
상기 인터페이스 배럴 쉬프터(227)의 출력은 디코더부(201)의 VLC 테이블(216)의 출력으로부터 디코드된 코드워드 길이와 제3인터페이스 래치(231)로부터 출력된 이전에 디코드된 코드워드를 가산하는 가산기(230)의 출력으로 제어된다.
매 사이클마다 인터페이스 배럴 쉬프터(227)의 출력은 가산된 코드워드 길이에 따라 쉬프트되어 디코더 배럴 쉬프터(209)의 출력과 연속된 비트를 이룬다.
다음의 클럭에서 인터페이스 배럴 쉬퍼터(227)의 일련의 출력 비트 시퀀스는 디코더 배럴 쉬프터(209)의 입력에 나타난다.
그리고 가산기(230)에서 가산된 코드워드의 길이가 최대 코드워드 길이를 초과하게 되는 경우는 제1인터페이스 래치(225)내에 저장되어 있는 모든 비트가 디코더부(201)로 이동 되었다는 것을 의미하며 이때 캐리가 발생한다.
상기 캐리 때문에 제2인터페이스 래치(226)의 내용은 상기 제1인터페이스 래치(225)로 이동하고, 외부 버퍼 메모리(206)의 출력은 제2인터페이스 래치(226)로 이동한다.
이와 동시에 새로운 데이타 세그먼트가 버퍼 메모리(206)로부터 검색된다.
보통 MPEG 1, MPEG 2 또는 HDTV와 같은 시스템을 구현할 때 가변 길이 디코더는 주변회로와 함께 연결되어 하나의 기능 블록을 구성하는 경우가 많다.
그러므로 상기와 같이 구성된 종래의 가변길이 코드 디코드는 VLC 테이블의 출력이 바로 다른 기능블록의 입력버퍼에 저장되어질수도 있으나, 대부분의 경우에 주변회로의 입력으로 사용되거나 다른 기능블록에 적절한 형태로 변형된 후 다른 기능블록의 입력버퍼에 저장된다.
이 경우 주변회로의 복잡도가 증가하면 종래기술에 따른 가변길이 디코더는 VLC 디코더 내부보다는 VLC 디코더와 주변회로를 연결하는 부분에 기능블록의 최장 지연시간이 존재하게되어 전체 시스템의 속도를 제한하는 문제점이 발생된다.
본 발명은 상기와 같은 종래의 가변길이 코드 디코더의 문제점을 해결하기위하여 안출한 것으로 VLC 디코더와 주변회로의 연결부분에 존재하는 최장시간지연을 줄일 수 있으며 IC 구현시 면적을 줄일 수 있는 가변길이 코드 디코더를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 가변길이 코드 디코더의 특징은 입력된 데이타를 일시적으로 저장한 후 출력하는 제1수단과, 상기 제1수단의 출력데이타를 선택출력하는 제2수단과, 상기 제2수단의 출력데이타를 제어신호에 따라 쉬프트한 후 일정 비트수만큼 데이타를 출력하는 제3수단과, 상기 제3수단의 출력데이타를 일시적으로 저장한 후 출력하는 제4수단과, 상기 제4수단의 출력데이타를 디코딩하여 코드워드 및 이 코드워드의 비트길이 값을 출력하는 제5수단과, 상기 제3수단의 이전클럭에서 쉬프트된 값과 상기 제5수단에서 출력된 코드워드의 비트길이 값을 가산하여 상기 제1수단과 제3수단을 제어하는 제6수단으로 구성됨에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 가변길이 코드 디코더를 상세히 설명하면 다음과 같다.
제3도는 본 발명에 따른 가변길이 코드 디코더를 보여주기 위한 블록도로써, 본 발명의 가변길이 코드 디코더는 입력되는 비트스트림 데이타를 16비트수 만큼 병렬화하여 저장 및 리드신호에 따라 출력하는 버퍼(310)와, 입력된 데이타를 일시적으로 저장한 후 출력하는 제1래치부(320)와, 상기 제1래치부(320)의 출력데이타를 선택출력하는 먹스부(330)와, 상기 먹스부(330)의 출력데이타를 제어신호에 따라 쉬프트하여 일정 비트수만큼의 데이타를 출력하는 배럴 쉬프터(340)와, 상기 배럴 쉬프터(340)의 출력데이타를 일시적으로 저장한 후 출력하는 제2래치부(350)와, 상기 제2래치부(350)의 출력데이타를 디코딩한 코드워드를 출력하고 이 코드워드의 비트길이 값을 출력하는 PLA(360)와, 상기 배럴 쉬프터(340)에서 쉬프트된 값과 상기 PLA(360)에서 출력된 코드워드의 비트길이 값을 가산하고 이 가산의 값을 저장하여 상기 제1래치부(320)와 배럴 쉬프터(340)를 제어하는 제어부(370)로 구성된다.
여기서 상기 제1래치부(320)는 상기 버퍼(310)로부터 출력되는 데이타를 리드신호에 따라 일시 저장한 후 저장된 데이타를 출력하는 제3래치(D2)와, 상기 제3래치(D2)의 출력데이타를 리드신호에 따라 일시 저장한 후 저장된 데이타를 출력하는 제2래치(D1)와, 상기 제2래치(D1)의 출력데이타를 리드신호에 따라 일시 저장한 후 저장된 데이타를 출력하는 제1래치(D0)로 구성된다.
또한 상기 먹스부(330)는 상기 제1래치부(320)의 제1래치(D0), 제2래치(D1), 제3래치(D2)의 출력데이타를 먹스 제어신호에 따라 선택하여 배럴 쉬프터(340)의 상부 16비트로 출력하는 제1먹스(331)와, 상기 제1래치부(320)의 제3래치(D2), 제2래치(D1)와 상기 버퍼(310)의 출력데이타를 먹스 제어신호에 따라 선택하여 배럴 쉬프터(340)의 하부 16비트로 출력하는 제2먹스(332)로 구성된다.
그리고 상기 제어부(370)는 초기 셋팅신호가 입력되면 이를 선택출력하고, PLA(360)의 현재 코드워드의 비트길이 값이 출력되면 이를 선택출력하는 제3먹스(371)와, 바로 전 클럭까지 디코딩된 코드워드의 비트값들의 합을 저장하고 있는 제4래치(D3)와, 상기 제3먹스(371)의 출력데이타와 상기 제4래치(D3)의 출력데이타를 가산하여 실제 쉬프트할 데이타를 배럴 쉬프터(340)에 출력하고, 캐리신호를 출력하는 가산기(372)와, 상기 가산기(372)에서 출력되는 캐리신호을 일시저장하고 있다가 다음 클럭에서 버퍼(310)에 리드신호를 출력하는 제5래치(D4)와, 상기 가산기(372)에서 출력한 캐리신호와 상기 제5래치(D4)에서 출력한 리드신호를 이용하여 먹스부(330)가 입력단을 선택할 수 있도록하는 제어신호를 출력하는 먹스 제어부(373)로 구성된다.
상기와 같이 구성된 본 발명에 따른 가변길이 코드 디코더의 동작에 대해 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 입력 가변길이 비트스트림 데이타는 버퍼(310)에서 고정 심볼 클럭률에 따라 16비트만큼씩 출력한다.
상기 입력 가변길이 비트스트림 데이타의 최장 가변길이 코드워드는 16비트이다.
상기 제1래치부(320)의 래치들(D0, D1, D2)은 아는 바와같이 비트 레지스트와 동일하며 최대 코드워드길이와 동일한 용량을 갖는다.
그리고 32비트 배럴 쉬프터(340)의 입력은 먹스부(330)의 제1먹스(331)와 제2먹스(332)의 출력에 의해 공급되고, 이때 배럴 쉬프터(340)의 출력은 슬라이딩 16비트 디코딩 창을 제공한다.
상기 디코딩 창의 쉬프트는 제어부(370)의 제어신호에 의해 결정된다.
다시 배럴 쉬프터(340)의 출력은 제2래치부(350)를 통해 메모리 장치인 프로그램어블 로직 어레이(PLA)(360)와 연결된다.
상기 PLA(360)는 코드워드 테이블 AND-플래인과 디코드 워드 테이블 OR-플래인 및 코드워드 길이 테이블 OR-플래인(도시 생략함)으로 구성된다.
상기 PLA(360)에서 코드워드는 코드워드 테이블에 저장된 코드워드 비트 패턴이 입력비트의 순서와 일치될 때 검출된다.
또한 PLA(360)의 디코드 워드 테이블 OR-플래인은 코드워드 테이블에서 가변길이 코드워드에 대응하는 고정길이 코드워드를 출력한다.
그리고 상기 코드워드 길이 테이블 OR-플래인은 코드워드 테이블에서 일치된 가변길이 워드의 길이를 출력한다.
다음 클럭이 튀었을 때 상기 PLA(360)의 코드워드 길이 테이블 OR-플래인에서 출력한 코드워드 길이는 바로전 클럭까지 디코딩된 코드워드 비트값과 가산기(372)에서 누적되어 제어부(370)의 제어신호로 배럴 쉬프터(340)의 쉬프트 제어에 사용된다.
상기 가산기(372)에서 출력된 캐리신호와 제5래치(D4)에서 출력된 리드신호가 각각 0, 0이면 먹스 제어부(373)는 제1먹스(331)와 제2먹스(332)가 첫 번째 입력단(0)을 선택출력하게 하고, 캐리와 리드신호가 각각 1, 0 또는 0, 1이면 먹스 제어부(373)는 제1먹스(331)와 제2먹스(332)가 두 번째 입력단(1)을 선택출력하게 하고, 캐리신호와 리드신호가 각각 1, 1이면 먹스 제어부(373)는 제1먹스(331)와 제2먹스(332)가 세 번째 입력단(2)을 선택출력하게 한다.
예를들어 제4도와 같이 구성된 데이타스트림이 버퍼(310)에 입력되면 제5도와 같이 첫클럭에서 임의로 16을 제어부(370)의 제3먹스(371)의 강제 초기 셋팅신호로 입력하여 캐리신호를 1로 만들고, 리드신호를 1로 조작하며, 동시에 버퍼(310)는 입력데이타의 첫 비트를 포함한 16비트(a1-a8b1-b6c1c2)를 출력한다.
이때 캐리신호와 리드신호가 모두 1, 1이므로 먹스 제어부(373)의 제어신호에 의해 제1먹스(331)는 제3래치(D0)를 선택하고, 제2먹스(332)는 버퍼(310)의 출력을 선택한다.
그러므로 제2먹스(332)는 상기 버퍼(310)의 출력(a1-a8b1-b6c1c2)을 선택출력하고 32비트 입력 배럴 쉬프터(340)는 16비트 쉬프트 한다. 이때 배럴 쉬프터(340)의 출력데이타는 없다.
다음 두 번째 클럭이 튀면 임의로 16을 제3먹스(371)의 강제 초기 셋팅신호로 입력하여 캐리신호를 1로 만들고, 이전 클럭의 캐리신호에 의하여 리드신호는 1이 되어 버퍼(310)는 데이타(c3-c5d1-d13)를 출력한다.
이로 인해 이전 클럭의 버퍼(310) 출력데이타(a1-a8b1-b6c1c2)는 리드신호에 의해 제2래치(D1)에 저장되고, 캐리신호와 리드신호가 모두 1, 1이므로 먹스 제어부(373)에 의해 제1먹스(331)는 제1래치(D0)의 출력데이타(a1-a8b1-b6c1c2)를 선택출력하고, 제2먹스(332)는 버퍼(310)의 데이타(c3-c5d1-d13)를 선택출력한다.
상기 제1래치(D0)와 버퍼(310)에서 출력된 데이타를 입력받은 배럴 쉬프터(340)는 16비트 쉬프트하여 상기 제1래치(D0)의 출력데이타(a1-a8b1-b6c1c2)를 제2래치부(350)에 출력한다.
다음 세 번째 클럭이 튀면 이전 클럭의 캐리신호에 의하여 리드신호는 1이 되고, 캐리신호는 실제 디코딩될 데이타(a1-a8)가 8비트이므로 0이 되며, 버퍼(310)는 다음 데이타스트림(d14d15e1-e12f1f2)을 출력한다.
여기서 이전 클럭의 리드신호가 1이므로 제1래치부(320)의 제3래치(D2)에는 이전 버퍼(310)의 데이타(c3-c5d1-d13)를 저장하고, 제2래치(D1)는 이전 제3래치(D2)의 출력데이타(a1-a8b1-b6c1c2)를 저장하고, 제2래치부(350)는 이전 배럴 쉬프터(340)의 출력데이타(a1-a8b1-b6c1c2)를 저장한다.
여기서 캐리신호와 리드신호가 1, 0이므로 제1먹스(330)는 제2래치(D1)의 데이타(a1-a8b1-b6c1c2)를, 제2먹스(331)는 제3래치(D2)의 출력데이타(c3-c5d1-d13)를 선택하여 배럴 쉬프터(340)에 출력한다.
상기 제1, 2 먹스(331)(332)의 출력데이타를 입력받은 배럴 쉬프터(340)는 제어부(37)0)의 제어신호에 의해 이전 클럭에서 디코딩된 코드워드의 길이(a1-a8 : 8비트)만큼 쉬프트해 데이타(b1-b6c1-c5d1-d5)를 출력한다.
본 발명의 가변길이 코드 디코더는 다음의 각각 클럭에서도 상기와 같이 디코딩 동작을 계속 수행한다.
또한 제6도는 본 발명에 따른 가변길이 코드 디코더의 다른 실시예를 보여주기 위한 블록도로써, 본 발명의 다른 실시예의 가변길이 코드 디코더는 입력되는 비트스트림 데이타를 16비트수 만큼 병렬화하여 저장 및 리드신호에 따라 출력하는 버퍼(610)와, 입력된 데이타를 일시적으로 저장한 후 출력하는 래치부(620)와, 상기 래치부(620)의 출력데이타를 선택출력하는 먹스부(630)와, 상기 먹스부(630)의 출력데이타를 제어신호에 따라 쉬프트하여 일정 비트수만큼의 데이타를 출력하는 배럴 쉬프터(640)와, 상기 배럴 쉬프터(640)의 출력데이타를 디코딩하여 출력하고 이 코드워드의 비트길이 값을 출력하는 PLA(650)와, 상기 배럴 쉬프터(640)에서 쉬프트된 값과 상기 PLA(650)에서 출력된 코드워드의 비트길이 값을 가산하고 이 가산된 값을 저장 및 출력하여 상기 래치부(620)와 배럴 쉬프터(640)를 제어하는 제어부(660)로 구성된다.
여기서 상기 래치부(620)는 상기 버퍼(610)로 부터의 출력데이타를 리드신호에 따라 일시 저장한 후 저장된 데이타를 출력하는 제7래치(D6)와, 상기 제7래치(D6)의 출력데이타를 리드신호에 따라 일시 저장한 후 저장된 데이타를 출력하는 제6래치(D5)로 구성된다.
또한 상기 먹스부(630)는 상기 래치부(620)의 제7래치(D6)와 6 래치(D5)의 출력데이타를 먹스 제어신호에 따라 선택하여 배럴 쉬프터(640)의 상부 16비트로 출력하는 제4먹스(631)와, 상기 래치부(620)의 제7래치(D6)와 버퍼(610)의 출력데이타를 먹스 제어신호에 따라 선택하여 배럴 쉬프터(640)의 하부 16비트로 출력하는 제5먹스(632)로 구성된다.
그리고 상기 제어부(660)는 초기 셋팅신호가 입력되면 이를 선택출력하고, PLA(650)의 현재 코드워드의 비트길이 값이 출력되면 이를 선택출력하는 제6먹스(661)와, 바로 전 클럭까지 디코딩된 코드워드의 비트값들의 합을 저장한 후 출력하는 제8래치(D7)와, 상기 제6먹스(661)의 출력데이타와 상기 제8래치(D7)의 이전 클럭의 코드워드의 비트길이 값을 가산하여 실제 쉬프터할 값을 배럴 쉬프터(640)로 출력하고, 캐리신호를 출력하는 가산기(662)와, 상기 가산기(662)에서 출력되는 캐리값을 일시저장하고 있다가 다음 클럭에서 버퍼(610)에 리드신호를 출력하는 제9래치(D8)와, 상기 제9래치(D9)에서 출력된 리드신호를 이용하여 상기 먹스부(630)의 입력단을 선택할 수 있도록하는 제어신호를 출력하는 먹스 제어부(663)로 구성된다.
이와 같이 구성된 본 발명의 다른 실시예인 가변길이 코드 디코더는 디코딩된 출력과 디코더에 연결되어 있는 주변회로가 복잡하지 않을 때 사용되는 것으로서 즉, 최장 지연시간이 가변길이 코드 디코더와 주변회로를 연결하는 부분에 있는 것이 아니라 가변길이 코드 디코더 자체에 있는 경우에 사용된다.
먼저, 입력 가변길이 비트스트림 데이타는 버퍼(610)에서 고정 심볼 클럭률에 따라 16비트만큼씩 출력한다.
그리고 32비트 배럴 쉬프터(640)의 입력은 먹스부(630)의 제4먹스(631)와 제5먹스(632)의 출력에 의해 공급되고 상기 배럴 쉬프터(640)의 출력은 슬라이딩 16비트 디코딩 창을 제공한다.
상기 제9래치(D9)에서 출력된 리드신호가 0 또는 1에 따라 먹스 제어부(610)는 제4먹스(631)와 제5먹스(632)의 입력단 선택을 제어한다.
따라서 상기 제5먹스(632)는 먹스 제어부(663)의 제어에 의해 버퍼(610)의 출력데이타나 제7래치(D6)의 출력데이타를 선택출력하며, 상기 제4먹스(631)는 먹스 제어부(663)의 제어에 의해 제7래치(D6)나 6 래치(D5)의 출력데이타를 선택출력한다.
다시 배럴 쉬프터(640)의 출력은 메모리 장치인 프로그램어블 로직 어레이(PLA)(650)와 연결된다.
상기 PLA(650)는 제3도 PLA(360)의 구성과 동일하며 입력된 데이타를 디코딩하여 코드워드는 출력버퍼나 제어로직으로 출력하고 코드워드의 길이는 제어부(660)로 출력한다.
다음 클럭이 튀었을 때 상기 PLA(650)에서 출력된 코드워드 길이는 바로전 클럭까지 디코딩된 코드워드 비트값들과 가산기(662)에서 누적되어 제8래치(D7)에서 일시 저장된 다음클럭에서 배럴 쉬프터(640)의 실제 쉬프트 제어에 사용된다.
또한 제7도는 본 발명에 다른 가변길이 코드 디코더의 또 다른 실시예를 보여주기 위한 블록도로써, 본 발명의 또 다른 실시예의 가변길이 코드 디코더는 입력되는 비트스트림 데이타를 16비트수 만큼 병렬화하여 저장 및 리드신호에 따라 출력하는 버퍼(710)와, 입력된 데이타를 일시적으로 저장한 후 출력하는 제1래치부(720)와, 상기 제1래치부(720)의 출력데이타를 선택출력하는 먹스부(730)와, 상기 먹스부(730)의 출력데이타를 제어신호에 따라 쉬프트하여 일정 비트수만큼의 데이타를 출력하는 배럴 쉬프터(740)와, 상기배럴쉬프터(740)의 출력데이타를 일시적으로 저장한 후 출력하는 제2래치부(750)와, 상기 제2래치부(750)의 출력데이타를 디코딩하여 출력하고 이 코드워드의 비트길이 값을 출력하는 PLA(760)와, 상기 배럴 쉬프터(740)에서 쉬프트된 값과 상기 PLA(760)에서 출력된 코드워드의 비트길이 값을 가산하고 이 가산된 값을 저장 및 출력하여 상기 제1래치부(720)와 배럴 쉬프너(740)를 제어하는 제어부(770)로 구성된다.
여기서 상기 제1래치부(720)는 상기 버퍼(710)로 부터의 출력데이타를 리드신호에 따라 일시 저장한 후 저장된 데이타를 출력하는 제10 래치(D9)와, 상기 제10래치(D9)의 출력데이타를 리드신호에 따라 일시 저장한 후 저장된 데이타를 출력하는 제11래치(D10)로 구성된다.
또한 상기 먹스부(730)는 상기 제1래치부(720)의 제10래치(D9)와 제11래치(D10)의 출력 데이타를 먹스 제어신호에 따라 선택하여 배럴 쉬프터(740)의 상부 16비트로 출력하는 제7먹스(731)와, 상기 제1래치부(720)의 제10래치(D9)와 버퍼(710)의 출력데이타를 먹스 제어신호에 따라 선택하여 배럴 쉬프터(740)의 하부 16비트로 출력하는 제8먹스(732)로 구성된다.
그리고 상기 제어부(770)는 초기 셋팅신호가 입력되면 이를 선택출력하고, PLA(760)의 현재 코드워드의 비트길이 값이 출력되면 이를 선택출력하는 제9먹스(771)와, 바로 전 클럭까지 디코딩된 코드워드의 비트값들의 합을 저장하고 있는 제12래치(D11)와, 상기 제9먹스(771)의 출력데이타와 상기 제12래치(D11)의 출력데이타를 가산하여 배럴 쉬프터(740)의 실제 쉬프터할 데이타를 출력하고 리드신호를 출력하는 가산기(772)와, 상기 가산기(772)에서 출력한 리드신호를 이용하여 상기 먹스부(730)의 입력단을 선택할 수 있도록하는 제어신호를 출력하는 먹스 제어부(773)로 구성된다.
이와 같이 구성된 본 발명의 또 다른 실시예인 가변길이 코드 디코더는 디코딩된 출력과 디코더에 연결되어 있는 주변회로가 복잡하지 않을 때 사용되는 것으로서 즉, 리드신호와 연결된 주변회로가 복잡하지 않을 때 사용된다.
먼저, 입력 가변길이 비트스트림 데이타는 버퍼(710)에서 고정 심볼 클럭률에 따라 16비트만큼씩 출력한다.
그리고 32비트 배럴 쉬프터(740)의 입력은 먹스부(730)의 제7먹스(731)와 제8먹스(732)의 출력에 의해 공급되고 상기 배럴 쉬프터(740)의 출력은 슬라이딩 16비트 디코딩 창을 제공한다.
상기 제8먹스(732)는 먹스 제어부(773)의 제어에 의해 버퍼(710)의 출력데이타나 제10 래치(D9)의 출력데이타를 선택출력하며, 상기 제7먹스(731)는 먹스 제어부(773)의 제어에 의해 제10 래치(D9)와 제11래치(D10)의 출력데이타를 선택출력한다.
상기 배럴 쉬프터(740)의 출력은 메모리 장치인 프로그램어블 로직 어레이(PLA)(760)와 연결된다.
상기 PLA(760)는 제3도 PLA(360)의 구성과 동작이 동일하며 입력된 데이타를 디코딩하여 코드워드와 코드워드의 길이 값을 출력한다.
다음 클럭이 튀었을 때 상기 PLA(760)에서 출력된 코드워드 길이 값은 제12래치(D11)에 저장된 바로 전 클럭까지 디코딩된 코드워드 비트값들과 가산기(772)에서 누적되어 직접 배럴 쉬프터(740)의 쉬프트 제어에 사용된다.
그리고 상기 리드신호의 상태에 따라 먹스 제어부(773)는 제7먹스(731)와 제8먹스(732)의 입력단을 선택출력하도록 한다.
상기에서 살펴본 바와 같이 본 발명에 따른 가변길이 코드 디코더는 종래의 비슷한 디코더 내부의 지연시간에 비해 IC 구현시 면적을 줄일 수 있고, 가변길이 코드 디코더와 주변회로 부분에 존재하는 지연시간을 줄여 기능블록이 빠른 동작속도를 갖을 수 있는 효과가 있다.

Claims (15)

  1. 입력된 데이타를 일시적으로 저장한 후 출력하는 제1수단과, 상기 제1수단의 출력데이타를 선택출력하는 제2수단과, 상기 제2수단의 출력데이타를 제어신호에 따라 쉬프트한 후 일정 비트수만큼 데이타를 출력하는 제3수단과, 상기 제3수단의 출력데이타를 일시적으로 저장한 후 출력하는 제4수단과, 상기 제4수단의 출력데이타를 디코딩하여 코드워드 및 이 코드워드의 비트길이 값을 출력하는 제5수단과, 상기 제3수단의 이전클럭에서 쉬프트된 값과 상기 제5수단에서 출력된 코드워드의 비트길이 값을 가산하여 상기 제1수단과 제3수단을 제어하는 제6수단으로 구성됨을 특징으로 하는 가변길이 코드 디코더.
  2. 제1항에 있어서, 제1수단은 입력데이타를 리드신호에 따라 일시 저장한 후 저장된 데이타를 출력하는 제3래치와, 상기 제3래치의 출력데이타를 리드신호에 따라 일시 저장한 후 저장된 데이타를 출력하는 제2래치와, 상기 제2래치의 출력데이타를 리드신호에 따라 일시 저장한 후 저장된 데이타를 출력하는 제1래치로 구성됨을 특징으로 하는 가변길이 코드 디코더.
  3. 제1항에 있어서, 제1수단은 주변회로가 복잡하지 않을 때 입력데이타를 리드신호에 따라 일시 저장한 후 저장된 데이타를 출력하는 제2래치와, 상기 제2래치의 출력데이타를 리드신호에 따라 일시 저장한 후 저장된 데이타를 출력하는 제1래치로 구성됨을 특징으로 하는 가변길이 코드 디코더.
  4. 제1항에 있어서, 제2수단은 상기 제1수단의 제1래치, 제2래치, 제3래치의 데이타를 먹스 제어신호에 따라 선택하여 제3수단의 상부 16비트로 출력하는 제1먹스와, 상기 제1수단의 제2래치, 제3래치와 입력데이타를 먹스 제어신호에 따라 선택하여 제3수단의 하부 16비트로 출력하는 제2먹스로 구성됨을 특징으로 하는 가변길이 코드 디코더.
  5. 제1항에 있어서, 제2수단은 주변회로가 복잡하지 않을 때 제1수단의 제1래치와 제2래치의 출력데이타를 먹스 제어신호에 따라 선택하여 제3수단의 상부 16비트로 출력하는 제1먹스와, 상기 제1수단의 제2,래치와 입력데이타를 먹스 제어신호에 따라 선택하여 제3수단의 하부 16비트로 출력하는 제2먹스로 구성됨을 특징으로 하는 가변길이 코드 디코더.
  6. 제1항에 있어서, 제6수단은 상기 제5수단의 현재 코드워드의 비트길이 값이 출력되면 이를 선택출력하는 먹스와, 바로 전클럭까지 디코딩된 코드워드의 비트값들의 합을 저장하고 있는 제1래치와, 상기 먹스와 제1래치의 출력데이타를 가산하여 상기ㅣ 제3수단에 실제 쉬프터할 데이타를 출력하고 캐리 신호를 출력하는 가산기와, 상기 가산기에서 출력되는 캐리신호를 일시저장하고 있다가 다음 클럭의 리드신호로 출력하는 제2래치와, 상기 가산기에서 출력한 캐리신호와 상기 제2래치에서 출력한 리드신호를 이용하여 상기 제2수단의 입력단을 선택할 수 있도록하는 제어신호를 출력하는 먹스 제어부로 구성됨을 특징으로 하는 가변길이 코드 디코더.
  7. 제6항에 있어서, 먹스 제어부는 캐리신호와 리드신호가 각각 0, 0일 때 상기 제2수단은 첫 번째 입력단의 데이타를 선택출력하고, 캐리신호와 리드신호가 각각 1, 0 또는 0, 1일때 두번째 입력단의 데이타를 선택출력하고, 캐리신호와 리드신호가 각각 1, 1일 때 세 번째 입력단의 데이타를 선택출력하도록 제어함을 특징으로 하는 가변길이 코드 디코더.
  8. 제6항에 있어서, 먹스는 셋팅신호가 입력되면 이를 선택출력하다가 상기 제5수단의 현재 코드워드의 비트길이 값이 출력되면 이를 선택출력함을 특징으로 하는 가변길이 코드 디코더.
  9. 제1항에 있어서, 제6수단은 디코딩 출력과 주변회로가 복잡하지 않을 때 상기 제5수단의 현재 코드워드의 비트길이 값이 출력되면 이를 선택출력하는 먹스와, 이전 클럭의 코드워드의 비트길이 값을 가산하여 실제 쉬프터할 값 및 캐리신호를 출력하는 가산기와, 상기 가산기에서 출력된 상기 제3수단의 실제 쉬프터할 데이타를 저장한 후 출력하는 제1래치와, 상기 가산기에서 출력되는 캐리신호를 일시저장하고 있다가 다음 클럭에서 리드신호를 출력하는 제2래치와, 상기 제2래치에서 출력한 리드신호에 따른 제어신호를 출력하는 먹스 제어부로 구성됨을 특징으로 하는 가변길이 코드 디코더.
  10. 제9항에 있어서, 먹스는 셋팅신호가 입력되면 이를 선택출력하다가 상기 제5수단의 현재 코드워드의 비트길이 값이 입력되면 이를 선택출력함을 특징으로 하는 가변길이 코드 디코더.
  11. 제9항에 있어서, 먹스제어부는 리드신호가 1이면 제2수단은 오른쪽 입력단의 입력데이타를 선택출력하고, 리드신호가 0이면 왼쪽 입력단의 입력데이타를 선택출력하도록 제어함을 특징으로 하는 가변길이 코드 디코더.
  12. 제1항에 있어서, 디코딩 출력과 연결된 주변회로가 복잡하지 않을 때 상기 제3수단의 출력데이타를 직접 제5수단으로 출력함을 특징으로 하는 가변길이 코드 디코더.
  13. 제1항에 있어서, 제6수단은 리스신호와 연결된 주변회로가 복잡하지 않을 때 상기 제5수단의 현재 코드워드의 비트길이 값이 출력되면 이를 선택출력하는 먹스와, 바로 전클럭까지 디코딩된 코드워드의 비트값들의 합을 저장하고 있는 래치와, 상기 먹스의 출력데이타와 상기 래치의 출력데이타를 가산하여 제3수단의 실제 쉬프터할 데이타를 출력하고 리드신호를 출력하는 가산기와, 상기 가산기에서 출력한 리드신호를 이용하여 상기 제2수단의 입력단을 선택할 수 있도록하는 제어신호를 출력하는 먹스 제어부로 구성됨을 특징으로 하는 가변길이 코드 디코더.
  14. 제13항에 있어서, 먹스제어부는 리드신호가 1이면 상기 제2수단은 오른쪽 입력단의 입력데이타를 선택출력하고, 리드신호가 0이면 왼쪽 입력단의 입력데이타를 선택출력함을 특징으로 하는 가변길이 코드 디코더.
  15. 제13항에 있어서, 먹스는 셋팅신호가 입력되면 이를 선택출력하다가 상기 제5수단의 현재 코드워드의 비트길이 값이 입력되면 이를 선택출력함을 특징으로 하는 가변길이 코드 디코더.
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