KR100189750B1 - 네가티브 피드백 수단을 갖는 래치타입 감지 증폭부 - Google Patents

Abstract

본 발명은 종래 래치타입 감지증폭부의 적용시 비트라인쌍의 전위차가 필요 이상으로 벌어지는 현상을 방지하기 위해 인에이블 된 이후 감지증폭회로의 출력부와 비트라인을 연결시킬 수 있도록 네가티브 피드백 수단을 구비하고 있는 래치타입 감지 증폭부에 관한 것으로, 인에이블 신호에 의하여 온/오프 동작하며 턴은 동작시에 시스템 동작을 초기화하는 제1 스위칭 수단과 ; 상기 제1 스위칭 수단이 턴온동작된 상태에서 두 개의 데이터 라인에 실리는 데이터의 전압상태에 따라 각각 온오프 동작하여 시스템 초기 동작을 이루는 제2 스위칭 수단과 ; 프리차아지 신호에 의해 턴온되며 두 개의 출력신호의 전위를 초기화하는 제3 스위칭 수단과 ; 상기 제3 스위칭 수단의 동작에 따라 상기 제2 스위칭 수단을 통해 유입된 데이터를 래치동작하여 두 개의 데이터 출력단으로 출력하는 래치수단 ; 및 상기 래치수단의 데이터 출력단과 상기 데이터 라인중 어느 하나에 각각 연결되며 다른 데이터 출력단의 전압상태에 따라 온/오프 동작하여 온동작시 해당 데이터 출력단에 걸리는 전위로 해당 데이터 라인과 연결되어 있는 비트라인의 전위차를 풀업시키는 피드백 스위칭 수단을 포함하는 것을 특징으로 한다.

Description

네가티브 피드백 수단을 갖는 래치타입 감지 증폭부

제1도는 종래의 래치타입 감지증폭부의 회로 구성도

제2도는 제1도에 도시되어 있는 감지증폭부를 사용한 메모리의 읽기 회로도

제3도는 제2도의 회로 동작시 주요부분의 동작 파형 예시도

제4도는 본 발명에 따른 래치타입 감지증폭부의 회로 구성도

제5도는 제4도에 도시도어 있는 감지증폭부를 사용한 메모리의 읽기 회로도

제6도는 제5도의 회로 동작시 주요부분의 동작 파형 예시도

제7도는 본 발명에 따른 래치타입 감지증폭부의 다른 실시예시도

본 발명은 메모리 소자에 사용되는 감지증폭기에 관한 것으로 특히 종래 래치타입 감지증폭부의 적용시 비트라인쌍의 전위차가 필요 이상으로 벌어지는 현상을 방지하기 위해 인에이블 된 이후 감지증폭회로의 출력부와 비트라인을 연결시킬 수 있도록 네가티브 피드백 수단을 구비하고 있는 래치타입 감지증폭부에 관한 것이다.

일반적으로, 감지증폭기라는 것은 입력신호의 전압 또는 전류 레벨을 임계값으로 검출한 다음 이것을 증폭하여 출력하는 회로를 칭하는 것으로 더욱이 특정 시간 영역의 입력신호만을 검출하는 기능을 포함하여 칭하기도 한다.

이러한 감지증폭기는 대체적으로 기억장치 등의 미소 출력신호에 대하여 사용된다.

상술한 바와 같이 메모리 소자에 사용되는 감지증폭기는 래치타입이 대표적이라 할 수 있는데, 래치타입의 일예로서 전류 구동형 래치타입 감지증폭부라 불리우는 장치를 첨부한 제1도를 참조하여 살펴보면 다음과 같다.

제1도는 종래의 래치타입 감지증폭부의 회로 구성도로서, 소정의 양전압(VCC)을 소스단자에 입력받고 게이트단자에 인가되는 프리차아지신호(SEAQ)에 의하여 온/오프 동작하는 제3, 제4 PMOS(MP3, MP4)와 상기 양전압(VCC)을 소스단자에 입력받고 상기 제3 PMOS(MP3)의 드레인단자에 걸리는 전압의 상태를 게이트단자에 인가받아 온/오프 동작하며 드레인단자는 상기 제4 PMOS(MP4)의 드레인단자와 연결되어 있는 제1 PMOS(MP1)와, 상기 양전압(VCC)을 소스단자에 입력받고 상기 제4 PMOS(MP4)와 제1 PMOS(MP1)의 공통 드레인단자에 걸리는 전압의 상태를 게이트단자에 인가받아 온/오프 동작하며 드레인단자는 상기 제3 PMOS(MP3)의 드레인단자와 연결되어 있는 제2 PMOS(MP2)와 상기 제4 PMOS(MP4)와 제1 PMOS(MP1)의 공통 드레인단자에 드레인단자가 연결되고 상기 제3 PMOS(MP3)와 제2 PMOS(MP2)의 공통 드레인단자에 게이트단자가 연결되어 있는 제4 NMOS(MN4)와 상기 제3 PMOS(MP3)와 제2 PMOS(MP2)의 공통 드레인단자에 드레인단자가 연결되고 상기 제4 PMOS(MP4)와 제1 PMOS(MP1)의 공통 드레인단자에 게이트단자가 연결되어 있는 제5 NMOS(MN45)와 상기 제4 NMOS(MN4)의 소스단자에 드레인단자가 연결되며 게이트단자에 연결되어 있는 제1 데이터 라인(DATA)에 실려있는 데이터 상태에 따라 온/오프 동작하는 제2 NMOS(MN5)와 상기 제5 NMOS(MN5)의 소스단자에 드레인단자가 연결되며, 게이트단자에 연결되어 있는 제2 데이터 라인(DATAB)에 실려있는 데이터 상태에 따라 온/오프 동작하고 소스단자는 상기 제2 NMOS(MN2)의 소스단자에 연결되어 있는 제3 NMOS(MN3) 및 상기 제2, 제3 NMOS(MN2, MN3)의 공통 소스단자에 드레인단자가 연결되고 게이트단자에 유입되는 인에이블 신호(SAC)에 의해 온/오프 동작하는 제1 NMOS(MN1)로 이루어진다.

상기와 같이 구성되어 있는 감지 증폭부는 래치타입의 한 예로서, 전류구동형 래치타입 감지증폭부라 불리우며, 각 구성요소별 동작을 살펴보면 다음과 같다.

제1 NMOS(MN1)는 인에이블 신호(SAC)에 의해 온/오프되며 턴온시 감지증폭부의 동작이 시작되도록 하는 수단이다. 또한 제2 NMOS(MN2)와 제3 NMOS(MN3)는 데이터 라인(DATA, DATAB)을 통해 도시되어 있지 않은 메모리 셀로부터 읽혀나온 데이터를 입력으로 하여 감지증폭부의 초기동작을 이루는 수단이다. 또한, 제4, 5 NMOS(MN4, MN5)와 제1, 2 PMOS(MP1, MP2)는 래치부이고, 제3, 4 PMOS(MP3, MP4)는 프리차아지 신호(SEAQ)에 의해 턴온되며 출력신호(SOUT, SOUTB)의 전위를 초기화하기 위한 수단이다.

상기와 같은 기능을 수행하는 종래의 감지증폭부를 사용하는 메모리의 읽기 회로를 첨부한 제2도를 참조하여 살펴보면, 상반된 데이터값을 저장하고 지정된 로우어드레스 조합에 의해 워드라인(WL)의 전압상태에 따라 저장하고 있는 데이터를 비트라인(BIT, BITB)을 통해 출력하는 메모리셀(50)과 상기 메모리셀(50)에 연결되어 있는 비트라인(BIT, BITB)에 병렬 연결되어 있으며 제어신호(DTEQ)에 의해 상기 비트라인(BIT, BITB)을 프리차아지 시켜주며 등위화하기 위한 비트라인 프리차아지부(40)와 제1 칼럼선택신호(YSW)와 이와 반대위상을 갖는 제2 칼럼선택신호(YSWB)로제어되며 상기 비트라인(BIT, BITB)과 데이터라인(DATA, DATAB)을 연결하기 위한 칼럼선택부(30)와 상기 칼럼선택부(30)에 연결되어 있는 데이터라인(DATA, DATAB)에 병렬연결되어 있으며 제어신호(CDEQ)에 의해 상기 데이터라인(DATA, DATAB)을 프리차아지시켜주며 등위화하기 위한 데이터라인 프리차아지부(20) 및 상기 데이터라인(DATA, DATAB)을 통해 유입되는 데이터를 입력받아 증폭하여 출력하는 감지증폭부(10)로 구성된다.

또한 제2도에는 메모리셀(50)을 하나만을 도시하였지만 실제로는 동일 구성의 메모리셀이 상기 비트라인(BIT, BITB)에 병렬로 다수개 구비되어 있다.

상기와 같은 메모리 읽기 회로의 구성은 통상적인 것이므로 각 구성요소별 상세구성은 생략하고, 이하에서는 메모리 읽기 회로를 구성하고 있는 구성의 동작 특성을 살펴보기로 한다.

지정된 로우어드레스 조합에 의해 워드라인(WL)이 선택되고 칼럼어드레스 조합에 의해 비트라인이 선택되면 즉 제1 칼럼선택신호(YSW)가 하이 상태이고 제2 칼럼선택신호(YSWB)가 로우인 경우에는 메모리셀(50)에 저장되어 있던 데이터가 비트라인(BIT, BITB)과 데이터라인(DATA, DATAB)을 통해 감지증폭부(10)의 입력단으로 들어간다.

상기 동작설명에서 언급하지 않은 비트라인 프리차아지부(40)는 선택된 워드라인이 인에이블되기 이전에 비트라인(BIT, BITB)의 전위 레벨을 프리차아지하기 위한 것이다. 즉 비트라인 프리차아지부(40)를 구성하고 있는 PMOS(MP21∼MP25) 중 PMOS(MP21, MP22)는 비트라인(BIT, BITB)을 소정의 양전압(VCC)레벨로 풀업해주는 기능을 수행하며, PMOS(MP25)는 비트라인(BIT, BITB)간의 전위차를 동일하게 하는 등위화 기능을 수행한다. 또한 PMOS(MP23, MP24)는 정적인 상태에서 비트라인(BIT, BITB)의 레벨의 상기 양전압(VCC)로 유지되도록 해주고, 읽기동작이 이루어지는 동안 비트라인(BIT, BITB)의 전위차가 과도하게 벌어지는 것을 방지해준다.

상기 비트라인 프리차지부(40)와 마찬가지로 데이터라인 프리차지부(20)의 역할도 상술한 비트라인 프리차지부(40)와 동일하며, 데이터라인 프리차지부(20)를 구성하고 있는 PMOS(MP11∼MP13)의 기능은 각각 상기 비트라인 프리차지부(40)의 구성중 참조번호 MP25, MP21, MP22의 회로구성에 대응된다.

이상으로 메모리 읽기회로의 동작을 대략적으로 살펴보았는데, 상술한 바와 같이 동작하는 종래 메모리 읽기회로에 사용되는 감지증폭기의 역할과 문제점에 대하여 상기의 구성과 첨부한 제3도를 참조하여 상세히 살펴보기로 한다.

감지증폭부(10)가 인에이블되기 이전에 입력상태를 보면 데이터라인(DATA, DATAB)은 양전압(VCC)의 레벨로 프리차아지되어 있고, 인에이블 신호(SAC)와 프리차아지 신호(SEAQ)는 로우상태(제3 (c)도 참조)에 있다. 이에 따라 제1 NMOS(MN1)가 디스에이블되어 있어서, 출력노드가 방전될 수 있는 경로가 차단되어 있으며, 제3 PMOS(MP3)와 제4 PMOS(MP4)는 턴온되어 있어서 양쪽 출력의 전위를 양전압(VCC)의 레벨로 끌어올리고 있다.

이후, 워드라인과 칼럼이 열리고 비트라인과 데이터 라인의 프리차지가 끝나면 즉, 데이터라인과 비트라인의 프리차아지를 담당하는 프리차아지부(20, 30)에 입력되는 제어신호(CDEQ, DTEQ)가 모두 하이상태로 천이(제3 (b)도 참조)하게 되면 두 개의 비트라인 중에서 메모리 셀(50)의 로우노우드와 연결된 부분의 전위가 끌어내려지면서 비트라인 쌍의 전위차가 발생하기 시작한다.

이로부터 일정시간이 지연된 후 인에이블 신호(SAC)와 프리차아지 신호(SAEQ)가 하이로 변하여 감지증폭부(10)의 프리차아지가 끝나고 입력전위차에 대한 감지기능을 시작한다(제3 (다)도 참조). 상기 감지증폭부(10)가 오동작하지 않도록 하는 비트라인쌍의 최소 전위차(DV1)(제3 (d)도 참조)는 감지증폭부(10)의 비대칭 요소에 의해 발생되는 오프세트 전압(Vdffset)과 동일하다.

상기 감지증폭부(10)의 구성중 입력단으로 사용되는 제2 NMOS(MN2)와 제3 NMOS(MN3)는 데이터라인(DATA, DATAB)간의 전위차를 전류차로 변환한다. 이때 변환되어진 전류차에 의해 출력부의 방전속도가 다르게 되고, 이에 따라 출력부의 양쪽 노우드에 전위차가 발생한다. 또한 NMOS(MN4, MN5)와 PMOS(MP1, MP2)로 이루어진 래치부는 출력부의 전위차를 감화하여 출력부가 빠른 속도로 래치되도록 한다.

제1데이터라인(DATA)의 전위가 제2 데이터라인(DATAB)의 전위보다 높은 경우 제1 출력신호(SOUT)는 하이로 래치되고 제2 출력신호(SOUTB)는 로우로 래치된다. 일단 래치가 이루어지면 제1 출력신호(SOUT)는 상기 제2 PMOS(MP2)에 의해 하이의 상태를 계속 유지하고 제5 NMOS(MN5)는 턴오프된다. 반면에 제2 출력신호(SOUTB)는 제1, 제2, 제4 NMOS(MN4, MN2, MN1)에 의해 로우의 상태를 유지하고, 제1 PMOS(MP1)은 턴오프되어 있다.

상기 감지증폭부(10)가 래치된 이후에는 데이터라인(DATA, DATAB)의 전위차가 변하거나 심지어 뒤집히는 경우에도 한번 래치된 상태는 변하지 않고 계속 유지된다. 따라서 이와같은 래치타입 감지증폭부를 사용하면 동작상의 안정성을 확보할 수 있다는 장점이 있다.

반면에 감지증폭부(10)에 비대칭성이 있을 때에는 이에 의한 오프세트 전압을 상쇄할 만끔이 전위차가 입력단에 인가되어야 하는데, 이는 워드라인이 선택된 후 비트라인에 그만끔의 전위차가 생긴 이후 감지증폭부가 인에이블되어야 함을 의미한다.

이에 따른 시간지연을 줄이기 위해서는 비트라인 프리차아지부(40)를 구성하고 있는 구성중에 DC풀업의 기능을 하는 PMOS(MP23, MP124)의 등가저항을 크게해야 한다.

그러나, 첨부한 제3도에서 볼 수 있듯이 감지증폭부(10)가 래치된 이후에도 비트라인쌍의 전위차는 계속 증가하다가 dV2(제3 (d)도 참조)의 값에서 포화상태(saturation)가 되는데, 이값은 메모리쎌의 전류구동력과 DC풀업의 전류구동력에 비에 따라 결정된다.

그런데 어드레스가 변화하여 다른 메모리 셀의 데이터에 대한 읽기 동작을 시작할 때 비트라인을 빨리 플리차아지하기 위해서는 dV2의 크기가 작을수록 좋다. 이를 위해서는 DC풀업의 등가저항이 작아야 한다.

그러므로, 이상에서 볼 수 있듯이 감지증폭부의 인에이블과 관련한 시간 지연을 줄이기 위해서는 DC풀업의 등가저항이 커야하고, 어드레스 변환시 프리차아지 속도를 빠르게 하기 위해서는 DC풀업의 등가저항이 작아야 한다는 상충된 요구조건이 발생됨에 따라 설계에 상당한 에로사항으로 대두되는 문제점이 발생되었다.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 네가티브 피드백 수단을 구비시켜 래치타입 감지증폭부가 인에이블된 이후 상기 네가티브 피드백 수단에 의해 감지증폭회로의 출력부와 비트라인을 연결함으로써, 비트라인쌍의 전위차가 필요 이상으로 벌어지는 것을 방지하도록 하기 위한 네가티브 피드백 수단을 갖는 래치타입 감지 증폭부를 제공하는데 있다.

또한, 상기 목적에 따라 제공되는 네가티브 피드백 수단을 갖는 래치 타입 감지 증폭부를 적용할 수 있는 메모리 읽기 회로를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 특징은 메모리 소자에 사용되는 감지증폭부에 있어서, 인에이블 신호에 의하여 온/오프 동작하며 턴온 동작시에 시스템 동작을 초기과하는 제1 스위칭 수단과 상기 제1 스위칭 수단이 턴온동작된 상태에서 두 개의 데이터 라인에 실리는 데이터의 전압상태에 따라 각각 온오프 동작하여 시스템 초기 동작을 이루는 제2 스위칭 수단과, 프리차아지 신호에 의해 턴온되며 두 개의 출력신호의 전위를초기화하는 제3 스위칭 수단과, 상기 제3 스위칭 수단의 동작에 따라 상기 제2 스위칭 수단을 통해 유입된 데이터를 래치동작하여 두 개의 데이터 출력단으로 출력하는 래치수단 및 상기 래치수단의 데이터 출력단과 상기 데이터 라인중 어느 하나에 각각 연결되며 다른 데이터 출력단의 전압상태에 따라 온/오프 동작하여 온동작시 해당 데이터 출력단에 걸리는 전위로 해당 데이터 라인과 연결되어 있는 비트라인의 전위차를 풀업시키는 피드백 스위칭 수단을 포함하는데 있다.

상기 목적을 달성하기 위한 본 발명의 다른 특징은, 메모리 소자에 사용되는 감지증폭부에 있어서, 인에이블 신호에 의하여 온/오프 동작하며 턴은 동작시에 시스템 동작을 초기화하는 제1 스위칭 수단과 상기 제1 스위칭 수단이 턴온동작된 상태에서 두 개의 데이터 라인에 실리는 데이터의 전압상태에 따라 각각 온오프 동작하여 시스템 초기 동작을 이루는 제2 스위칭 수단과, 프리차아지 신호에 의해 턴온되며 두 개의 출력 신호의 전위를 초기화하는 제3 스위칭 수단과, 상기 제3 스위칭 수단의 동작에 따라 상기 제2 스위칭 수단을 통해 유입된 데이터를 래치동작하여 두 개의 데이터 출력단으로 출력하는 래치수단 및 상기 래치수단의 데이터 출력단과 상기 데이터 라인중 어느 하나에 각각 연결되며 외부 제어신호에 따라 온/오프 동작하여 온동작시 해당 데이터 출력단에 걸리는 전위로 해당 데이터 라인과 연결되어 있는 비트라인의 전위차를 풀업시키는 피드백 스위칭 수단을 포함하는데 있다.

상기 목적을 달성하기 위한 본 발명의 또 다른 특징은, 상반된 데이터값을 저장하고 지정된 로우어드레스 조합에 의해 워드라인의 전압상태에 따라 저장하고 있는 데이터를 비트라인을 통해 출력하는 다수개의 메모리셀과, 상기 메모리셀에 연결되어 있는 비트라인에 병렬 연결되어 있으며 제어신호에 의해 상기 비트라인을 프리차아지시켜주며 등위화하기 위한 비트라인 프리차아지부와 제1 칼럼선택신호와 이와 반대위상을 갖는 제2 칼럼선택신호로 제어되며 상기 비트라인과 데이터라인을 연결하기 위한 칼럼선택부와 상기 칼럼선택부에 연결되어 있는 데이터라인에 병렬연결되어 있으며 제어신호에 의해 상기 데이터라인을 프리차아지시켜주며 등위화하기 위한 데이터라인 프리차아지부 및 상기 데이터라인을 통해 유입되는 데이터를 입력받아 증폭하여 출력하는 감지증폭부를 구비하고 있는 메모리 읽기 회로에 있어서 상기 감지증폭부는 데이터 출력단과 상기 데이터 라인중 어느 하나에 각각 연결되며 데이터 라인과 연결되어 있는 비트라인의 전위차가 소정 범위이상 벗어남을 감지한 임의의 제어신호에 의해 온/오프 동작하여 온동작시 해당 데이터 출력단에 걸리는 전위로 해당 데이터 라인과 연결되어 있는 비트라인의 전위를 풀업시키는 피드백 스위칭 수단을 구비하고, 상기 비트라인 프리차지부는 상기 칼럼선택부에 입력되는 제1 칼럼선택신호에 따라 온/오프 동작하며 온동작시 소정의 양전압으로 해당 비트라인을 풀업시키기 위한 스위칭수단을 구비하며, 상기 비트라인 프리차아지부는 워드라인이 선택된 이후 비트라인쌍의 로우노우드가 빠르게 방전되도록 할 수 있도록 매우 큰 등가저항을 갖도록 구성되는데 있다.

이하 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명하면 다음과 같다.

제4도는 본 발명에 따른 래치타입 감지증폭부의 회로 구성도로서, 소정의 양전압(VCC)을 소스단자에 입력받고 게이트단자에 인가되는 프리차아지 신호(SEAQ)에 의하여 온/오프 동작하는 제3, 제4 PMOS(MP103, MP104)와 상기 양전압(VCC)을 소스단자에 입력받고 상기 제3 PMOS(MP103)의 드레인단자에 걸리는 전압의 상태를 게이트단자에 인가받아 온/오프 동작하며 드레인단자는 상기 제4 PMOS(MP104)의 드레인단자와 연결되어 있는 제1 PMOS(MP101)와 상기 양전압(VCC)을 소스단자에 입력받고 상기 제4 PMOS(MP104)와 제1 PMOS(MP101)의 공통 드레인단자에 걸리는 전압의 상태를 게이트단자에 인가받아 온/오프 동작하며 드레인단자는 상기 제2 PMOS(MP103)의 드레인단자와 연결되어 있는 제2 PMOS(MP102)와 상기 제4 PMOS(MP104)와 제1 PMOS(MP101)의 공통 드레인단자에 드레인단자가 연결되고 상기 제3 PMOS(MP103)와 제2 PMOS(MP102)의 공통 드레인단자에 게이트단자가 연결되어 있는 제4 NMOS(NM104)와 상기 제3 PMOS(MP103)와 제3 PMOS(MP102)의 공통 드레인단자에 드레인 단자가 연결되고 상기 제4 PMOS(MP104)와 제1 PMOS(MP101)의 공통 드레인단자에 게이트단자가 연결되어 있는 제5 NMOS(MN(105)와, 상기 제4 NMOS(MN104)의 소스단자에 드레인단자가 연결되며 게이트 단자에 연결되어 있는 제1 데이터 라인(DATA)에 실려있는 데이터 상태에 따라 온/오프 동작하는 제2 NMOS(MN105)와 상기 제5 NMOS(MN105)의 소스단자에 드레인단자가 연결되며 게이트단자에 연결되어 있는 제2 데이터 라인(DATAB)에 실려있는 데이터 상태에 따라 온/오프 동작하고 소스단자는 상기 제2 NMOS(MN102)의 소스단자에 연결되어 있는 제3 NMOS(MN103)와 상기 제2, 제3 NMOS(MN102, MN103)의 공통 소스단자에 드레인단자가 연결되고 게이트단자에 유입되는 인에이블 신호(SAC)에 의해 온/오프 동작하는 제1 NMOS(MN101)와 제2 출력단으로 사용되는 상기 제1 PMOS(MP101)와 제4 PMOS(MP104)의 공통 드레인단자에 소스단자가 연결되고 제4 NMOS(MN104)의 게이트 단자에 인가되는 신호를 게이트 단자에 입력받아 온/오프 동작하며 온동작시 상기 제2 NMOS(MN102)의 게이트단자에 연결되어 있는 제1 데이터라인(DATA)이 연결된 드레인단자로 소스단자에 공급되는 전위를 출력하는 제5 PMOS(MP105) 및 제1 출력단으로 사용되는 상기 제2 PMOS(MP102)와 제3 PMOS(MP103)의 공통드레인단자에 소스단자가 연결되고 제5 NMOS(MN105)의 게이트단자에 인가되는 신호를 게이트 단자에 입력받아 온/오프 동작하며 온동작시 상기 제3 NMOS(MN103)의 게이트단자에 연결되어 있는 제2 데이터라인(DATAB)이 연결된 드레인단자로 소스단자에 공급되는 전위를 출력하는 제6 PMOS(MP106)로 이루어진다.

상기 제4도에 도시되어 있는 본 발명에 따른 감지증폭부의 구성과 제1도에 도시되어 있는 종래 감지증폭부의 구성간의 차이점은 감지증폭부의 출력단과 데이터 라인을 연결하여 피드백 기능을 하는 수단(MP105, MP106)이 첨가되어 있다는 점이다.

제5도는 본 발명에 따른 감지증폭부를 사용하여 구성한 메모리의 읽기회로를 보여준다.

상기 제5도에 도시되어 있는 본 발명에 따른 메모리 읽기회로와 제2도에 도시되어 있는 종래의 메모리 읽기회로를 비교할 때 구성상의 차이점은, 비트라인 프리차아지부(40A)에 칼럼선택부(30A)의 제1 칼럼선택신호(YSW)에 따라 턴온되어 소정 양전압(VCC)으로 비트라인을 프리차아지시키는 PMOS(MP126, MP127)가 추가되어 있다는 것이다.

상기 제4도와 제5도에 도시되어있는 감지증폭부와 메모리 읽기회로의 기본적인 동작은 상기 제1도와 제2도에 도시되어 있는 회로들과 동일하므로 기본적인 동작에 대한 상세한 설명은 생략하고, 종래 문제시되었던 부분에 대응하는 본 발명에 따른 회로의 동작만을 이하에서 첨부한 제6도를 참조하여 상세히 설명한다.

감지증폭부(10A)가 프리차아지 상태에 있을때에 제5 PMOS(MP105)와 제6 PMOS(MP106)는 턴오프된다.

상기 감지증폭부(10A)가 인에이블되어 출력이 래치되면 상기 제5 PMOS(MP105)와 제6 PMOS(MP106)중 하나가 턴온된다.

이때, 제1 데이터라인(DATA)의 전위가 제2 데이터라인(DATAB)의 전위보다 높아서 제1출력신호(SOUT)가 하이상태이고, 제2 출력신호(SOUTB)가 로우상태인 경우를 예로 들면, 상기 제5 PMOS(MP105)는 턴오프되고 제6 PMOS(MP106)는 턴온된다.

이에 따라, 제2 PMOS(MP102)와 제6 PMOS(MP106)를 통해 흐르는 전류가 제2 데이터라인(DATAB)을 충전시켜서 제2 데이터라인(DATAB)의 전위 레벨이 상승하므로, 제1 데이터라인(DATA)과 제2 데이터라인(DATAB)의 전위차가 줄어들고 비트라인의 전위차(제6(d)도의 dV5 참조)도 마찬가지로 줄어든다.

따라서, 어드레스 변환시 비트라인 프리차아지 시간이 줄어드는 장점이 있다.

또한, 전술한 바와 같은 감지증폭부(10A)에서의 네가티브 피드백 특성을 활용할 수 있도록 제안된 메모리 읽기회로에서, 비트라인 프리차아지부(30A)를 구성하는 PMOS(MP121∼MP127)중 DC풀업 기능을 수행하는 PMOS(MP123, MP124)는 종래의 경우에 비해 증가된 등가저항을 갖도록 되어 있어서, 워드라인이 선택된 이후 비트라인쌍의 로우노우드가 빠르게 방전되도록 할 수 있다.

따라서, 감지회로의 입력부 전위차가 오프세트전압(제6(d)도의 dV3 참조)에 도달하기 까지의 지연시간을 줄일 수 있다. 경우에 따라서는 비트라인에 DC풀업(MP123, MP124)이 생략되도록 설계할 수도 있다.

선택된 칼럼의 비트라인은 전술한 바와같이 감지증폭부의 피이드백 수단에 의해 그 전위차가 감소하도록 되어 있다. 반면 선택되지 않은 칼럼에서 워드라인이 선택되어 비트라인쌍의 전위차가 벌어지는 경우에는 DC풀업의 등가저항이 매우 크므로, 그 전위차가 과도해지지 않도록 할 필요가 있다.

이러한 목적을 수행하기 위해 제1 칼럼선택신호(YSW)에 의해 제어되는 비트라인 풀업수단(MP126, MP127)이 추가되어 있다.

칼럼이 선택되는 경우에는 상기 PMOS(MP126, MP127)가 턴오프상태에 있으므로, 읽기동작은 전술한 바와같이 이루어진다.

반면에, 칼럼이 선택되지 않으면 상기 PMOS(MP126, MP127)가 턴온된다. 풀업수단의 전류구동력은 메모리 셀의 전류구동력보다 훨씬 크게 되어 있으므로 비트라인쌍의 전위차는 작은 값을 갖는다.

그러므로, 상기와 같이 동작하는 본 발명에 따른 네가티브 피드백 수단을 갖는 래치타입 감지 증폭부 및 그에 따른 메모리 읽기회로를 제공하면 종래 메모리 억세스 회로의 설계시 상충되는 난점으로 제시되었던 문제점 즉, 감지증폭부의 인에이블과 관련된 시간 지연을 줄이기 위해서는 DC풀업의 등가저항이 커야하고, 어드레스 변환시 프리차아지 속도를 빠르게 하기 위해서는 DC풀업의 등가저항이 작아야 한다는 상충된 요구조건을 해소할 수 있다는 효과가 있다.

상술한 본 발명의 상세한 설명에서 제안된 감지증폭부의 구성의 특징은 증폭부의 출력신호(SOUT, SOUTB)를 데이터라인에 피드백키고자 하는 것인데, 그 제어신호를 상기 출력신호(SOUT, SOUTB)로 사용한 것이다. 이러한 실시예와 달리 그 제어신호를 도시하지 않은 지연회로에 의해 동작하도록 하는 실시예도 있을 수 있다.

그 예를 제7도에 도시하였는데, 제7도에 도시된 감지증폭회로의 특성은 래치 동작이 완료되기 이전에는 감지증폭부의 출력단과 데이터 라인이 차단되어 있으므로 래치동작을 제4도에 도시되어 있는 회로에 비하여 좀더 빠르게 할 수 있다는 점이다.

반면에, 제7도에 도시되어 있는 감지증폭회로의 단점은 피드백하기 직전에 비트라인간의 전위차가 증가(제6(d)도 dV4 참조) 한다는 점인데, 이러한 현상은 어드레스 비대칭 발생시 비트라인 프리차아지 속도가 느려지게 하는 요인이 된다.

그러나, 제7도에 도시되어 있는 감지증폭회로의 단점으로 제시된 피드백하기 직전에 비트라인간의 전위차가 증가분인 dV4는 비트라인 전위차의 최대분(제3(d)도 dV2 참조)에 비하여 작기 때문에 종래 기술에 비하여 분명한 효과를 얻을 수 있다.

Claims (4)

1. 메모리 소자에 사용되는 감지증폭부에 있어서, 인에이블 신호에 의하여 온/오프 동작하며 턴온 동작시에 시스템 동작을 초기과하는 제1 스위칭 수단과 ; 상기 제1 스위칭 수단이 턴온동작된 상태에서 두 개의 데이터 라인에 실리는 데이터의 전압상태에 따라 각각 온오프 동작하여 시스템 초기 동작을 이루는 제2 스위칭 수단과 ; 프리차아지 신호에 의해 턴온되며 두 개의 출력신호의 전위를 초기화하는 제3 스위칭 수단과 ; 상기 제3 스위칭 수단의 동작에 따라 상기 제2 스위칭 수단을 통해 유입된 데이터를 래치동작하여 두 개의 데이터 출력단으로 출력하는 래치수단 ; 및 상기 래치수단의 데이터 출력단과 상기 데이터 라인중 어느 하나에 각각 연결되며 다른 데이터 출력단의 전압상태에 따라 온/오프 동작하여 온동작시 해당 데이터 출력단에 걸리는 전위로 해당 데이터 라인과 연결되어 있는 비트라인의 전위차를 풀업시키는 피드백 스위칭 수단을 포함하는 것을 특징으로 하는 네가티브 피드백 수단을 갖는 래치타입 감지증폭부.
2. 메모리 소자에 사용되는 감지증폭부에 있어서, 인에이블 신호에 의하여 온/오프 동작하며 턴온 동작시에 시스템 동작을 초기과하는 제1 스위칭 수단과 ; 상기 제1 스위칭 수단이 턴온동작된 상태에서 두 개의 데이터 라인에 실리는 데이터의 전압상태에 따라 각각 온오프 동작하여 시스템 초기 동작을 이루는 제2 스위칭 수단과 ; 프리차아지 신호에 의해 턴온되며 두 개의 출력신호의 전위를 초기화하는 제3 스위칭 수단과 ; 상기 제3 스위칭 수단의 동작에 따라 상기 제2 스위칭 수단을 통해 유입된 데이터를 래치동작하여 두 개의 데이터 출력단으로 출력하는 래치수단 ; 및 상기 래치수단의 데이터 출력단과 상기 데이터 라인중 어느 하나에 각각 연결되며 외부 제어신호에 따라 온/오프 동작하여 온동작시 해당 데이터 출력단에 걸리는 전위로 해당 데이터 라인과 연결되어 있는 비트라인의 전위차를 풀업시키는 피드백 스위칭 수단을 포함하는 것을 특징으로 하는 네가티브 피드백 수단을 갖는 래치타입 감지 증폭부.
3. 제2항에 있어서, 상기 피드백 스위칭 수단의 온/오프 동작을 위한 제어신호는 지연회로의 출력신호를 사용하는 것을 특징으로 하는 네가티브 피드백 수단을 갖는 래치타입 감지 증폭부.
4. 상반된 데이터값을 저장하고 지정된 로우어드레스 조합에 의해 워드라인의 전압상태에 따라 저장하고 있는 데이터를 비트라인을 통해 출력하는 다수개의 메모리셀과, 상기 메모리셀에 연결되어 있는 비트라인에 병렬 연결되어 있으며 제어신호에 의해 상기 비트라인을 프리차아지시켜주며 등위화하기 위한 비트라인 프리차아지부와, 제1 칼럼선택신호와 이와 반대위상을 갖는 제2 칼럼선택신호로 제어되며 상기 비트라인과 데이터 라인을 연결하기 위한 칼럼선택부와, 상기 칼럼선택부에 연결되어 있는 데이터라인에 병렬연결되어 있으며 제어신호에 의해 상기 데이터라인을 프리차아지시켜주며 등위화하기 위한 데이터라인 프리차아지부 및 상기 데이터라인을 통해 유입되는 데이터를 입력받아 증폭하여 출력하는 감기증폭부를 구비하고 있는 메모리 읽기 회로에 있어서 ; 상기 감지증폭부는 데이터 출력단과 상기 데이터 라인중 어느 하나에 각각 연결되며 데이터 라인과 연결되어 있는 비트라인의 전위차가 소정 범위이상 벗어남을 감지한 임의의 제어신호에 의해 온/오프 동작하여 온동작시 해당 데이터 출력단에 걸리는 전위로 해당 데이터 라인과 연결되어 있는 비트라인의 전위를 풀업시키는 피드백 스위칭 수단을 구비하고, 상기 비트라인 프리차지부는 상기 칼럼선택부에 입력되는 제1 칼럼선택신호에 따라 온/오프 동작하며 온동작시 소정의 양전압으로 해당 비트라인을 풀업시키기위한 스위칭수단을 구비하며, 상기 비트라인 프리차아지부는 워드라인이 선택된 이후 비트라인쌍의 로우노우드가 빠르게 방전되도록 할 수 있도록 매우 큰 등가저항을 갖도록 구성되는 것을 특징으로 하는 메모리의 읽기 회로.