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KR100187654B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR100187654B1
KR100187654B1 KR1019960009077A KR19960009077A KR100187654B1 KR 100187654 B1 KR100187654 B1 KR 100187654B1 KR 1019960009077 A KR1019960009077 A KR 1019960009077A KR 19960009077 A KR19960009077 A KR 19960009077A KR 100187654 B1 KR100187654 B1 KR 100187654B1
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Abstract

본 발명은 반도체 소자의 제조방법을 제공하는 것으로, 폴리실리콘층을 텅스텐 실리사이드의 상부에 형성하며 텅스텐 실리사이드 및 폴리실리콘층의 일측면을 산화막에 의해 노출되지 않도록 하여 텅스텐 실리사이드의 손상 및 들뜸현상을 방지하므로써 소자의 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 제조방법
제1a 내지 1d도는 종래 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
제2a 내지 2d도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘기판 2 및 12 : 폴리실리콘층
3 및 13 : 텅스텐 실리사이드(Wsix) 4 및 14 : 제1감광막패턴
5 및 15 : 산화막 6 및 16 : 제2감광막패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 스크라이브 라인(Scribe Line)의 오버레이 패턴(Overlay Pattern)이나 키패턴(Key Pattern) 형성시 텅스텐 실리사이드(Wsix)의 손상(Attack) 및 들뜸(Peeling) 현상이 발생되지 않도록 한 반도체 소자의 금속층 형성방법에 관한 것이다.
일반적으로 반도체 제조 공정중 배선으로 사용할 패턴을 형성하기위하여 폴리실리콘 및 텅스텐 실리사이드를 많이 사용하고 있으며, 텅스텐 실리사이드는 전기 비저항 값이 폴리실리콘에 비해 훨씬 낮고, 열적 안전성이 우수하다는 장점을 지니고 있으므로 반도체 소자의 배선공정에서 차후의 고온공정으로 인해 금속을 사용할 수 없을 때 부분배선(Local Interconnect)재료로서도 이용된다. 그러면 종래 반도체 소자의 제조방법을 첨부도면을 참조하여 설명하면 다음과 같다.
제1a 내지 1d도는 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도이다.
제1a도는 스크라이브 라인의 실리콘기판(1)상에 폴리실리콘층(2), 텅스텐 실리사이드(3) 및 제1감광막패턴(4)을 순차적으로 형성한 후 제1감광막패턴(4)을 마스크로 이용하여 텅스텐 실리사이드(3) 및 폴리실리콘층(2)을 순차적으로 식각한 상태의 단면도이다.
제1b도는 제1감광막패턴(4)을 제거한 후 실리콘기판(1)의 전체 상부면에 산화막(5)을 형성한 상태의 단면도이다.
제1c도는 텅스텐 실리사이드(3)가 완전히 노출되도록 제2감광막패턴(6)을 형성한 상태의 단면도이다.
1d도는 제2감광막패턴(6)을 이용하여 노출된 산화막(5)을 식각한 후 제2감광막 패턴(6)을 제거한 상태의 단면도이다.
그러나 상기와 같은 종래 방법은 산화막(5)이 제거되므로써 텅스텐 실리사이드(3)의 노출된 부분(A)이 손상된 입게되며, 폴리실리콘층(2)의 측면(B)에 들뜸 현상이 나타나게 되는 문제가 있다.
따라서 본 발명은 폴리실리콘층을 텅스텐 실리사이드의 상부에 형성하며, 또한 텅스텐 실리사이드 및 폴리실리콘층의 일측면이 산화막에 의해 노출되지 않도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 스크라이브 라인의 실리콘기판상에 텅스텐 실리사이드, 폴리실리콘층 및 제1감광막 패턴을 순차적으로 형성하는 단계와, 상기 단계로부터 제1감광막 패턴을 마스크로 이용하여 폴리실리콘층 및 텅스텐 실리사이드를 순차적으로 식각하는 단계와, 상기 단계로부터 제1감광막 패턴을 제거한 후 실리콘기판의 전체 상부면에 산화막을 형성하는 단계와, 상기 단계로부터 텅스텐 실리사이드 및 폴리실리콘층의 일측면이 노출되지 않도록 산화막상에 제2감광막 패턴을 형성하는 단계와, 상기 단계로부터 제2감광막 패턴을 마스크로 이용하여 노출된 산화막을 식각한 후 제2감광막 패턴을 제거하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제2a 내지 2d도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도이다.
제2a도는 스크라이브 라인의 실리콘기판(11)상에 텅스텐 실리사이드(13), 폴리실리콘층(12) 및 제1감광막 패턴(14)을 순차적으로 형성한 후 제1감광막 패턴(14)을 마스크로 이용하여 폴리실리콘층(12) 및 텅스텐 실리사이드(13)를 순차적으로 패터닝한 상태의 단면도이다.
제2b도는 감광막 패턴(14)을 제거한 후 실리콘기판(11)의 전체 상부면에 산화막(15)을 형성한 상태의 단면도이다.
제2c도는 텅스텐 실리사이드(13) 및 폴리실리콘층(12)의 일측면이 노출되지 않도록 제2감광막패턴(16)을 형성한 상태의 단면도이다.
제2d도는 제2감광막 패턴(16)을 마스크로 이용하여 노출된 산화막(15)을 식각한 후 제2감광막 패턴(16)을 제거한 상태의 단면도이다.
이대 텅스텐 실리사이드(13) 상부에 폴리실리콘층(12)을 형성하므로써 텅스텐 실리사이드(13)가 폴리실리콘층(12)에 의해 노출되지 않으며, 또한 텅스텐 실리사이드(13) 및 폴리실리콘층(12)의 일측면은 산화막(15)에 의해 감싼 형태가 되어 텅스텐 실리사이드(13)는 손상 및 들뜸 현상이 발생하지 않게 된다.
본 실시예에서는 텅스텐 실리사이드(13) 및 폴리실리콘층(12)의 위치를 서로 바꿈과 함께 제2감광막 패턴(16)이 텅스텐 실리사이드(13) 및 폴리실리콘층(12)의 일측면에 덮히도록 하였으나, 본 발명은 이것에 한정되는 것은 아니다. 즉, 텅스텐 실리사이드(13) 및 폴러실리콘층(12)의 위치를 서로 바꾸어 실시할 수 도 있다.
상술한 바와같이 본 발명에 의하면 폴리실리콘층을 텅스텐 실리사이드의 상부에 형성 하며 텅스텐 실리사이드 및 폴리실리콘층의 일측면을 산화막에 의해 노출되지 않도록 하여 텅스텐 실리사이드의 손상 및 들뜸현상을 방지하므로써 소자의 수율을 향상시킬 수 있는 탁월한 효과가 있다.

Claims (1)

  1. 반도체 소자의 제조방법에 있어서, 스크라이브 라인의 실리콘기판상에 텅스텐 실리사이드, 폴리실리콘층 및 제1감광막패턴을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 제1감광막 패턴을 마스크로 이용하여 상기 폴리실리콘층 및 텅스텐 실리사이드를 순차적으로 식각하는 단계와, 상기 단계로부터 상기 제1감광막패턴을 제거한 후 상기 실리콘기판의 전체 상부면에 산화막을 형성하는 단계와, 상기 단계로부터 상기 텅스텐 실리사이드 및 폴리실리콘층의 일측면이 노출되지 않도록 상기 산화막상에 제2감광막패턴을 형성하는 단계와, 상기 단계로부터 상기 제2감광막 패턴을 마스크로 이용하여 노출된 산화막을 식각한 후 상기 제2감광막 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632627B1 (ko) * 2000-11-17 2006-10-09 주식회사 하이닉스반도체 반도체 소자의 제조방법

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