KR0139772B1 - 반도체 집적회로 장치 및 그 제조방법 - Google Patents
반도체 집적회로 장치 및 그 제조방법Info
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Abstract
본 발명은 안정된 특성을 가진 게이트 전극을 제공하는 동시에 게이트 전극을 피복하는 절연막을 콘택트의 개공시에 감소되는 일없이 게이트 셀프얼라인 콘택트(SAC)를 형성하는 것을 목적으로 한다.
반도체 기판(1) 형성된 폴리실리콘으로 구성되는 배선(10)의 게이트 전극(3)위에 형성되는 부분에는 폴리실리콘막(5)이 형성되어 있으므로 배선(10)은 이 부분에서 두꺼워져 있다. 따라서 배선에 주입되는 불순물이 게이트 전극에 도프되는 것이 방지된다. 또 폴리실리콘 게이트를 가지는 반도체 기판(1)에 게이트 SAC를 형성할 때에 게이트 전극(3)위에 형성한 절연막(4)위에 폴리실리콘막(5)을 형성하여 이 절연막(4)의 오버에칭되는 것을 방지한다.
Description
제 1 도는 본 발명의 제1 실시예에 반도체 장치의 단면도.
제 2 도는 제 1 실시예의 반도체 장치의 제조 공정 단면도.
제 3 도는 제 1 실시예의 반도체 장치의 제조 공정 단면도.
제 4 도는 제 1 실시예의 반도체 장치의 제조 공정 단면도.
제 5 도는 제 1 실시예의 반도체 장치의 제조 공정 단면도.
제 6 도는 제 1 실시예의 반도체 장치의 제조 공정 단면도.
제 7 도는 제 1 실시예의 반도체 장치의 제조 공정 단면도.
제 8 도는 제 1 실시예의 반도체 장치의 제조 공정 단면도.
제 9 도는 제 1 실시예의 반도체 장치의 제조 공정 단면도.
제 10 도는 제 2 실시예의 반도체 장치의 제조 공정 단면도.
제 11 도는 제 2 실시예의 반도체 장치의 제조 공정 단면도.
제 12 도는 제 2 실시예의 반도체 장치의 제조 공정 단면도.
제 13 도는 제 2 실시예의 반도체 장치의 제조 공정 단면도.
제 14 도는 제 2 실시예의 반도체 장치의 제조 공정 단면도.
제 15 도는 제 2 실시예의 반도체 장치의 제조 공정 단면도.
제 16 도는 제 2 실시예의 반도체 장치의 단면도.
제 17 도는 종래의 반도체 장치의 제조 공정 단면도.
제 18 도는 종래의 반도체 장치의 제조 공정 단면도.
제 19 도는 종래의 반도체 장치의 제조 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 반도체 기판
2 : 게이트 산화막
3 : 게이트 전극
4, 7, 8, 23 : 절연막
5, 24, 31, 101 : 다결정 실리콘막
6, 9, 11 : 포토레지스트
10 : 배선
12 : 층간 절연막
13 : 소재 금속 배선막
14 : 금속 배선
15 : 절연 보호막(패시베이션막)
16 : 소자 분리 영역
21 : P웰
22 : N 형 소스/드레인 영역
25 : 콘택트 구멍
26 : 절연측벽
32, 102 : WSi2막
221 : P 형/소스 드레인 영역
본 발명은 MOS형 구조의 반도체 장치에 관한 것으로, 특히 게이트상에 형성된 미세화된 배선 구조를 갖는 반도체 집적 회로 장치의 구조 및 제조방법에 관한 것이다.
IC나 LSI 등의 반도체 장치의 고집적화는 현저하게 고도의 미세화 기술이 필요해지고 있다. 특히 메모리 등에 다용되는 MOS 형 구종의 반도체 집적 회로 장치는 1 개의 웰에 다수의 게이트 전극이 병치(倂置)되어 있고 게이트 전극의 사이는 미세화에 의하여 갈수록 좁아지고 있다. 그 때문에 반도체 기판내의 활성 영역에 접속되고, 외부의 반도체 기판상에 개재하여 다른 영역에 접속된 배선은 게이트 전극간에 콘택트 구멍을 형성하는 이른바 게이트 셀프 얼라인 콘택트(Self Align Contact : SAC)를 이용하고 있다. 종래 이 게이트 셀프 얼라인 콘택트를 형성할 경우, 기초가 되는 반도체 기판과 콘택트를 취하는 배선이 MOS 트랜지스터의 게이트 전극과 단락이 안되도록 게이트 전극의 상부 및 측부를 반도체 기판상에 형성되어 있는 층간 절연막보다도 에칭 속도가 늦은 절연막으로 피복하고, 콘택트를 개공(開孔)해도 게이트 전극과 배선 사이에는 충분한 두께의 절연막이 남도록 하였다.
그러나 이 방법으로, 콘택트의 오버에칭 시간을 연장해가면 게이트 전극의 상부 및 측부의 절연막은 감소되어가므로 공정 마진은 그다지 없다. 이것을 개선하고, 절연막이 보다 확실히 남는 방법으로서 게이트 전극을 절연막으로 피복한 후, 전면(全面)에 절연만과 다결정 실리콘막을 퇴적하고, 그 위에 평탄화를 위한 절연막을 퇴적해서 용융시킨 후, 다결정 실리콘막 상의 절연막을 다결정 실리콘과 선택비를 취할 수 있는 에칭 방법으로 제거하고, 계속적으로 이 다결정 실리콘막을 제거하는 방법이 있다. 이와같이 함으로써 게이트 전극을 피복하고 있는 절연막이 에칭되는 일없이 반도체 기판과의 콘택트를 형성하는 부분의 층간 절연막 두께를 게이트 전극을 피복하고 있는 절연막보다 상당히 얇게 할 수 있으므로, 어느 정도 오버에칭해도 게이트 전극의 주위에는 충분한 두께의 절연막을 남길 수 있다.
제17도 내지 제19도는 상기 종래 방법등에 의한 메모리등에 사용하는 반도체 집적회로 장치의 제조 공정 단면도를 도시한 것이다. 예를 들어 LOCOS 법등에서 N 형 실리콘 반도체 기판(1)에 소자 분리영역(도시안됨)을 형성한 후, P 웰 영역(21)을 형성한다. 이어서 예를들어 열산화등에 의한 SiO2의 게이트 산화막(2)을 반도체 기판(1) 전면에 형성한다. 게이트 산화막(2)위에 다결정 실리콘등의 게이트 전극(3)이 1쌍 형성된다. 게이트 전극의다결정 위에 Mo 나 W등의 고융점 금속의 실리사이드막을 퇴적하여 게이트 전극의 저저항화를 도모하는 것이 실행되고 있다.
이 종래예에서 게이트 전극(3)은 제17도에 도시된 바와 같이 다결정 실리콘막(31)위에 WSi2막(32)이 형성되어 있다. 게이트 전극(3)의 다결정 실리콘에는 B 또는 P를 고농도로 확산하여 저항을 낮춘다. 이 게이트 전극(3)은 SiO2등의 절연막(4)에 의하여 피복되어 있다. 다음에 예를들어 이온 주입에 의하여 N 형 불순물을 반도체 기판(1)의 웰영역(21)에 주입하여, 게이트 전극(3)이 형성되어 있는 반도체 기판(1) 영역의 양 옆에 N형 소스/드레인 영역(22)을 형성한다.
그리고, 게이트 전극(3) 및 이것을 피복하는 절연막(4)을 피복하도록 예를 들어 Si3N4와 같은 절연막(23)이 반도체 기판(1) 표면을 피복하고, 또 이 위에 다결정 실리콘막(24)을 퇴적시킨다. 다음에 이 다결정 실리콘막(24)위에 두꺼운 막인 BPSG(Boron Phospharus Silicate Glass)막(8)을 형성한다.
다음에 BPSG 막(8)의 표면은 요융되어 평탄화된다. 그리고 평행으로 형성되어 있는 게이트간의 소정의 영역을 제외하고, 포토레지스트(9)를 실시하고, BPSG 막(8)이 노출되는 부분을 RIE(Reactive Ion Etching)등의 이방성 에칭에 의하여 개구하여 콘택트 구멍(25)을 형성한다. 이 콘택트 구멍(25)은 게이트 전극(3) 위에도 걸리도록 비교적 넓게 개구한다. 이 에칭 속도는 다결정 실리콘(24)보다 표면이 평탄화된 BPSG로 구성되는 절연막(8)쪽이 20배 정도 빠르므로, BPSG 막(8)에 콘택트 구멍(25)을 형성했을때에 BPSG 막(8)이 거의 완전히 개구되어도 BPSG 막(8) 아래의 다결정 실리콘막(24)은 거의 에칭이 안되고 남는다(제17도).
다음에 콘택트 구멍(25)내의 다결정 실리콘막(24)을 에칭 제거하고 절연막(23)을 노출시킨다. 다음에 게이트 전극(3), 그 위에 절연막(4) 및 절연막(23)을 피복하는 다결정 실리콘(24)을 약800∼850℃정도의 고온으로 가열 산화 처리하여, 다결정 실리콘막(24)을 실리콘 산화물로 변화시켜서 BPSG 막(8)의 일부로 한다(제 18도). 다음에 RIE 등의 이방성 에칭 등에 의해 콘택트 구멍(25)내의 절연막(23) 및 게이트 산화막(2)을 에칭 제거하고, 반도체 기판(1)의 표면을 노출시키는 동시에 절연막(23)으로부터 콘택트 구멍(25)내에 있어서 게이트 전극의 절연측벽(26)을 형성한다. 그때 게이트 전극(3)을 피복하는절연막(4)은 에칭에 의하여 약간 깍여져 있다.
이어서 반도체 기판(1)의 소스/드레인 영역(22)에 접속되는 배선(10)이 콘택트 구멍(25)및 평탄화된 BPSG 막(8)위에 형성된다.(제19도).
배선(10)은 예를들어 다결정 실리콘막으로 구성되고, 그 위에 WSi2와 같은 고융점 금속의 실리사이드막을 형성하여 복합막으로 할 수도 있다. 다결정 실리콘 막에는 이온 주입등에 의하여, B 또는 P를 고농도로 확산하여 그 저항을 낮추고 있다.
이와같이 종래의 MOS형 반도체 장치에서는 게이트 전극을 구성하는 다결정 실리콘막이나 게이트 SAC에 형성된 배선의 다결정 실리콘막에는 B나 P 등의 불순물을 고농도로 확산하여 그 저항을 낮추고 있으나, 이 배선의 다결정 실리콘막에 불순물을 확산하는데는 이온 주입법을 사용하고 있다. 이 배선의 게이트 전극(4)위에 배치되어 있는 경우에는 이온이 배선을 통하여 그 아래의 게이트 전극에 들어가서 과잉의 불순물이 불필요하게 증가되거나, 또는 게이트 전극에 들어가는 불순물의 도전형이 원래부터 게이트전극에 존재하는불순물의 도전형과 다르면 실질적으로 불순물이 감소한 것으로 되어 안정된 게이트 특성을 얻을 수 없어진다.
또 상기의 제1 종래 방법에서는 게이트 전극을 피복한 절연막과 그 위에 퇴적된 층간 절연막과의 에칭 선택비가 충분히 취해지지 않기 때문에 콘택트 개공시의 오버 에칭 시간이 길어지면 게이트 전극을 피복하는 절연막이 얇아져서 최악의 경우 없어져 버리게 되므로 콘택트를 취하는 배선과 게이트 전극이 단락되어 버린다. 이 단락을 방지하기 위해서 상기 제2 종래 방법에서는 다결정 실리콘막을 사용하기 때문에 오버에칭에 대한 마진은 향상되나, 다결정 실리콘막이 도전성을 위하여 어떤 방법으로 절연막인 실리콘 산화막으로 변화시킬 필요가 있다.
이 산화 처리가 불충분한 콘택트 구멍의 개공시에 이 다결정 실리콘막으로 에칭이 중단되어 버려서 기초가 되는반도체 기판과 코낵트가 취해지지 않거나, 콘택트가 취해져도 이 다결정 실리콘막을 통해서 다른 콘택트와 단락되고 마는 염려가 있다. 또 다결정 실리콘막을 산화하는 데는 통상 고온의 산화성 분위기 중에서 일정 시간 열처리를 할 필요가 있는데, 소자의 미세화에 의하여 공정의 저온화가 진행되면 이 다결정 실리콘막을 완전히 산화하는 것은 어려워지고, 게이트 셀프 얼라인 콘택트를 형성하는 것이 곤란해진다.
본 발명은 이러한 사정을 해소하기 위하여 연구된 것으로 안정된 게이트 전극을 제공하는 동시에 게이트 전극을 피복하는 절연막을 콘택트의 개공시에 감소되는 일없이 게이트 SAC를 형성하는 방법을 제공한다.
본 발명은 반도체 기판상에 형성되는 다결정 또는 비결정 실리콘막을 갖는 배선의 게이트 전극 위에 배치되는 부분은 이 배선의 다른 부분보다 두껍게 구성하고, 또 적어도 다결정 또는 비결정 실리콘막을 갖는 게이트 전극을 구비한 반도체 기판에 게이트 SAC 를 형성할 때에 상기 게이트 전극상에 형성한 절연막 위에 다결정 또는 비결정 실리콘막을 형성하는것을 특징으로 한다.
즉, 본 발명의 반도체 집적회로 장치는 반도체 기판과, 상기 반도체 기판상에 형성되는 게이트 산화막과, 상기 게이트 산화막 위에 형성된 적어도 다결정 실리콘막 또는비결정 실리콘막을 포함하는 게이트 전극과, 상기 게이트 전극상에 형성된 제1 절연막과 상기 제1 절연막상에 형성된 다결정 실리콘막 또는 비결정 실리콘 막과, 상기 제 1 절연막상에 형성된 다결정 실리콘막 또는 비결정 실리콘막의 표면이 노출하도록 상기 반도체 기판상에 형성되고, 또 표면이 평탄화된 제2 절연막과, 상기 제2 절연막에 형성되고 그 측벽의 일부가 상기 게이트 전극, 상기 제1 절연막 및 이 절연막 상의 상기 다결정 실리콘막 또는 비결정 실리콘막으로 구성되는 적층체의 측벽의 일부인 콘택트 구멍과, 적어도 다결정 실리콘막 또는 비결정 실리콘막을 구비하고, 이 다결정 실리콘막 또는 비결정 실리콘막이 상기 제1 절연막상의 상기 다결정 실리콘막 또는 비결정 실리콘막에 접촉하고, 또 상기 제2 절연막상 및 상기 콘택트 구멍내에 배치된 배선을 구비하는 것을 특징으로 한다. 상기 게이트 전극, 상기 제1 절연막 및 이 절연막 상의 상기 다결정 실리콘막 또는 비결정 실리콘막으로 구성되는 상기 적층체는 적어도 2개 형성되고, 상기 콘택트 구멍은 상기 적충제 간에 형성될 수 있다. 상기 콘택트 구멍내의 상기 적층체에는절연측벽을 형성할수 있다. 상기 게이트 전극의 상기 다결정 실리콘막 또는 비결정 실리콘막 및 상기 배선의 상기 다결정 실리콘막 또는 비결정 실리콘막에는 불순물을 이온 주입시킬 수 있다.
또 본 발명의 반도체 집적회로 장치의 제조 방법은 반도체 기판상에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막 위에 제1 도전막을 형성하는 공정과, 상기 제1 도전막상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 위에 제2 도전막을 형성하는 공정과, 상기 제2 도전막, 상기 제1 절연막 및 상기 제1 도전막을 에칭하여 상기 제1 절연막 및 상기 제2 도전막에 피복된 제1 도전막의 게이트 전극을 형성하는공정과, 상기 제2 도전막을 피복하도록 상기 반도체 기판상에 제2 절연막을 형성하는공정과, 상기 제2 절연막의 표면을 상기 제2 도전막이 노출할 때까지 제거하여 그 표면을 평탄화 하는 공정과, 상기 게이트 전극을 마스크로 하여 상기 제2 절연막이 제거되지 않는 소정 영역을 에칭하고, 자기 정합식으로 콘택트 구멍을 형성하여 상기 반도체 기판 표면을 노출시키는 공정과, 상기 제2 도전막상, 상기 제2 절연막상 및 상기 콘택트 구멍내에 상기 반도체 기판에 접촉하는 배선을 형성하는 공정을 구비하는 것을 특징을 한다. 상기 게이트 전극, 상기 제1 절연막 및 제2 도전막으로 구성되는 적충제의 측면에 절연 측벽을 형성할 수 있다. 상기 게이트 전극을 마스크로 하여 상기 제2 절연막이 제거되지 않은 소정 영역을 에칭하고, 자기 정합식으로 콘택트 구멍을 형성하여 상기 반도체 기판 표면을 노출시키는 공정에 있어서, 상기 제2 절연막을 상기 콘택트 구멍의 측면에 남기고 절연측벽을 형성할 수가 있다.
배선의 게이트 전극상에 있는 부분을 다른 부분보다 두껍게 함으로써 배선에 주입되는 불순물의 게이트 전극에의 도핑이 방지된다. 또 상기 다결정 또는 비결정 실리콘막은 게이트 SAC를 형성할 때 게이트 전극상의 절연막이 오버 에칭되는 것을 방지하는 스토퍼로서 사용된다.
이하, 도면을 참조하여 본 발명의 실시예를 설명하겠다.
우선 제1도를 참조하여 제1 실시예를 설명하겠다. 도면은 본 발명에 관한 SRAM 메모리의 P웰 내에 형성된 소자의 단면도이다. 반도체 장치의 고집적화에 수반하여 예를들어 이와같은 메모리에 사용하는 MOS 트랜지스터의 게이트 간격은 짧아지는 일로에 있고, 반도체 기판의 내부 회로와 반도체 기판상에 형성된 배선을 전기 접속하기 위해서 형성되는 게이트간 절연막의 콘택트 구멍은 이 실시예와 같이 게이트 SAC를 사용하는 것이 일반적이다. N형 실리콘 반도체 기판(1)에는 예를들어 LOCOS법에 의한 소자 분리 영역(16)이 형성되어 있고, 그 영역내에는 P웰(21)이 형성되어 있다. P웰내에는 MOS 트랜지스터의 N형의 소스/드레인 영역(22)이 형성되어 있다. 반도체 기판(1)표면에는 게이트 산화막(2)이 후기하는 콘택트 구멍(25)내의 콘택트부를 제외하고 형성되어 있다. 게이트 산화막(2)위에는 다결정 실리콘의 게이트 전극(3)을 형성한다. 이 다결정 실리콘 중에는 B 또는 P 등의 불순물이 이온 주입되어 그 저항을 낮추며, 그 불순물 농도는 특성에 따라서 조정되고 있고, 게이트 전극이 형성되었을 때에 확산된다.
이 게이트 전극(3)위에 예를들어 SiO2등의 절연막(4)을 형성한다. 이 위에 다시 500∼3000 옹스트롬 두께 정도의 다결정 실리콘막(5)의 적층제가 형성되어 있다. 이 게이트 전극(3), 절연막(4) 및 다결정 실리콘막(5)의 적층체가 형성되어 있는 부분 및 콘택트 구멍(25)이외는 에칭백하여 평탄화된 BPSG 막(8)이 형성되어 있다. 그 두께는 이 적충체와 거의 동일하다. 이 적층제는 그 표면이 SiO2등의 절연막(7)으로 피복되어 있다. 그리고 이 BPSG 막(8)의 콘택트 구멍(25)이 2개의 게이트 전극간에 형성되어 있다. 콘택트 구멍(25)의 내측면에는 절연측벽(26)이 형성되어 있다. 이 소스/드레인 영역(22)에 접속되도록 다결정 실리콘으로 된 배선(10)을 게이트 전극(3)위의 다결정 실리콘막(5), BPSG 막(8) 및 콘택트 구멍(25)네에 형성한다.
배선(10)의 다결정 실리콘에는 P를 이온 주입 등으로 도핑하고 그 저항을 작게 한다. 이 배선(10)이나 절연막(8)을 피복하도록 BPSG 막 드응로 구성되는 층간 절연막(12)을 형성한다.
이 층간 절연막(12)에는 콘택트 구멍을 형성하여 다결정 실리콘막(10)을 노출시키고, 이 콘택트 구멍과 층간 절연막(12)위에 금속 배선(14)을 형성하여 다결정 실리콘막(10)과 전기 접속시킨다. 금속 배선(14)은 Si 나 Cu를 함유하는 알루미늄 합금으로 구성되고, 배리어 메탈로서 일반적으로 Ti/TiN 등의 적층 기초 금속 배선막(13)을 금속배선(14)과 배선(10)간에 형성한다. 이 금속배선(14)을 피복하도록 PSG(Phospho-Silicate Glass)드응로 구성되는 절연 보호(패시베이션)막(15)을 형성한다. 이와같이 게이트 전극(3)위에 형성된 절연막(4)위의 다결정 실리콘막(5)은 그 표면이 일부 제조공정중의 에칭 처리에 의하여 얇아지고 있으나 500∼3000 옹스트롬 정도의 두께가 된다. 그리고 다결정 실리콘막(5)과 그 위의 다결정 실리콘 배선(10)은 동일한 재료로 구성되고 있으므로, 실질적으로 이 배선(10)은 게이트 전극상에 있어서 500∼3000 옹스트롬 정도 두께의 막을 형성하고 있는 것이다. 따라서 배선(10)의 다결정 실리콘막에 불순물을 도핑할 경우에도 그 불순물이 게이트 전극(3)에 까지 도달되지 아니하므로 불순물의 혼입에 의한 MOS 트랜지스터의 임계치 전압이 변화하는 등 트랜지스터 특성이 변하는 일은 없다. 또 게이트 전극(3)의 불순물과 배선(10)의 불순물의 도전형이 같거나, 서로 달라도 서로 영향을 받는 일은 없다. 이 때문에 배선(10)의 불순물의 도전형은 게이트 전극(3)에 도핑되어 있는 불순물의 도전형을 고려할 것 없이 임의로 결정할 수 있다.
다음에 제2도 내지 제9도를 참조하여 이 실시예의 반도체 집적회로 장치의 제조방법을 설명하겠다. 이들 도면은 반도체 장치의 제조 공정 단면도이다. 예를 들어 1∼10 Ωcm 의 저항률의 N형 실리콘 반도체 기판(1)에 소자 분리 영역(16)을 형성한 후, 포토리소그래피와 이온주입법을 사용하여 예를들어 1 × 1015∼1 × 1017cm-3정도의 불순물 농도의 P웰 영역(21)을 형성한다. 이 소자 분리 영역은 LOCOS법에 의하여 형성해도 되고, 반도치 기판(1)에 트렌치를 형성하여 그 속에 절연물을 매설하는 소자 분리법에 의하여 형성해도 좋다. 또, P 웰의 형성은 소자 분리 영역의 형성전에 실시해도 좋다. 이어서 예를 들어 50∼200Å 두께의 게이트 산화막(2)을 형성하고, 포토 리소그래피와 이온 주입법을 사용하여 MOS 트랜지스터의 임계치 전압을 맞추는 데에 필요한 채널 이온을 주입한 후, 게이트 전극이 되는 다결정 실리콘막(3)을 예를들어 1000∼4000 옹스트롬 정도 퇴적한다. 이어서 이 다경정 실리콘막(3)속에 포토리소그래피와 이온 주입법 또는 인(P) 분위기 중에서의 어닐(anneal) 처리에 의하여 1 × 1019에서 5 × 1021cm-3정도의 농도가 되도록 불순물을 도핑한다.
본 실시예에서는 게이트 전극(3)이 다결정 실리콘막이지만, 위에 몰리브덴이나 텅스텐이나 티탄등의 고융점 금속의 실리사이드막을 퇴적시켜서 저저항화를 도모해도 좋다. 계속해서 산소나 질소를 포함하는 절연막(4)을 예를 들어 500∼3000 옹스트롬 정도 퇴적하고, 계속해서 다결정 실리콘막(5)을 예를들어 500∼3000 옹스트롬 정도 퇴적한다. 이들 막의 퇴적을 상압(常壓)이나 LP 등의 CVD 법을 사용해도 좋고, 스퍼터링 법을 사용해도 좋다(제2도). 다음에 다결정 실리콘막(5)위에 포토레지스트(6)를 형성하여 이것을 패터닝 한다. 그러나, 포토 리소그래피와 이방성 에칭을 사용하여 다결정 실리콘막(5), 다음에 절연막(4), 마지막으로 다결정 실리콘(3)을 에칭하여 게이트 전극을 형성한다(제3도). 그후에 포토레지스트(6)를 박리(剝離)하여 필요시에 예를들어 800∼900℃의 산소 분위기중에서 10∼60분 정도 열처리를 실시하고, 게이트 전극(3), 절연막(4) 및 다결정 실리콘막(5) 표면을 절연막(7)으로 피복한다. 계속해서 MOS 트랜지스터의 소스/드레인 영역의 형성을 위항여 포토 리소그래피와 이온주입법을 사용하여, 예를들어 As를 30∼80 KeV의 가속전압, 도즈량 1 × 1016cm-2정도로 이온 주입한다.
도시하지는 않았으나, 이 이온 주입의 전후에 절연막을, 예를들어 500∼2000 옹스트롬 정도 퇴적하고, 전면을 RIE 등의 이방성 에칭에 의하여 에칭하고, 게이트 전극의 측부에 이 절연막으로 된 측벽을 형성해도 좋다. 계속해서 불순물 활성화를 위해, 예를들어 800∼900℃ 에서 10∼30분 정도 질소 분위기 중에서 어닐 처리를 실시하여 소스/드레인 영역(22)을 반도체 기판(1) 표면 영역에 형성한 후, 절연막(8)을 3000∼12000 옹스트롬 정도 퇴적한다. 이때는 스텝 커버레지(step coverage)가 좋은 LPCVD법을 사용하는 것이 좋다. 이때의 절연막은 실리콘 산화막이나 질화막도 좋고, B나 P등의 불순물을 1 × 1020∼ 5 × 1021cm-3정도 포함하는 실리콘 산화막도 좋고, 그들을 조합한 다층막도 좋다(제4도).
다음에 퇴적한 절연막(8)에 대해서는 에칭 속도가 빠르고, 다결정 실리콘막(5)에 대해서는 에칭 속도가 늦은 에칭 방법을 사용하여 다결정 실리콘막(5)이 노출될 때 까지 절연막(8)을 에칭백한다. 이 에칭백은 RIE로 호칭되는 플라즈마 가스를 사용하는 방법도 좋고, 폴리셔(polisher)로 호칭되는 연마제를 사용한 기계적 화학적 연마 방법에 의하여 에칭해도 좋다. 어떻든 다결정 실리콘막(5)을 에칭스토퍼로서 에칭하고 평탄화를 실시한다(제5도). 예를들어 RIE를 사용하여 에칭을 실시할 경우, 다결정 실리콘에 대한 에칭 속도는 늦고, 다결정 실리콘에 대한 에칭 속도를 1로 했을 경우에 BPSG, Si3N4, CVDSiO2등은 대체로 10∼20의 속도로 에칭된다.
계속해서, 포토리소그래피에 의하여 2개의 게이트 전극간에 콘택트 구멍을 패터닝하기 위해 포토레지스트(9)를 형성한다. 이때 포토레지스트(9)의 콘택트 구멍은 게이트 SAC을 고려하여 콘택트 구멍은 게이트 전극(3)위에 걸리는 형태가 되어야 한다. 다음에 다결정 실리콘막(5)에 대해서는 에칭 속도가 늦은 에칭법에 의하여 콘택트 구멍(25)을 개공한다. 이때 다결정 실리콘막(5)은 거의 에칭이 안되고 있으므로 게이트 전극(3)의 측부에는 절연막(8)에 의하여 측벽(26)에 의하여 게이트 전극(3)과 콘택트 개공후에 퇴적하는 다결정 실리콘막이 전기적으로 절연된다. 이 전기적 절연은 게이트 SAC를 실현하는데에 중요하나, 특히 절연을 위하여 측벽을 형성하는 공정을 두지 않아도, 콘택트 개공시에 자동적으로 실행되므로 공정수의 삭감에도 관련이 있다(제6도).
다음에 포토레지스트(9)를 박리한 후, 다결정 실리콘막(10)을 퇴적한다. 계속해서 포토 리소그래피와 이온 주입법을 사용하여 다결정 실리콘막(10)에 예를 들어 P를 30∼60 KeV, 도즈량 1 × 1015∼1 × 1016cm-2정도로 이온 주입한다. 포토레지스트를 박리한 후, 몰리브덴이나 텅스텐이나 티탄 등의 고융점 금속의 실리사이드막을 퇴적시켜 저저항화를 도모할 수도 있다(제7도).
다음에 포토 리소그래피와 이방성 에칭을 사용하여 포토 레지스트(11)를 형성하여 퇴적한 다결정 실리콘막(10)을 패터닝한다. 이때 에칭 스토퍼로서 사용한 다결정 실리콘막(5)은 다결정 실리콘막(10)의 아래에 있는 부분 이외는 제거된다.
종래는 고온의 산소 분위기 중에서 산화됨으로써 다결정 실리콘막(5)을 절연막인 실리콘 산화막으로 산화하고 있었으나. 본 발명은 그와같이 스토퍼층을 제거하는 공정은 필요가 없고, 열처리 시간도 짧아지므로 MOS 트랜지스터를 작성하는데 유리하다.
특히 다결졍 실리콘의 에칭 스토퍼(5)를 제거할 필요가 없다는 것이 반도채 장치의 제조를 유리하게 하고 있다. 포토 레지스트(11)를 박리하고 나서, 예를들어 800∼900℃에서 10∼30분 정도 산소 또는 질소 분위기중에서 열처리를 실시한다(제8도).
그후, 층간 절연막(12)을 반도체 기판(1)위에 퇴적하여 배선이 되는 다결정 실리콘막(10)을 피복한다. 이 층간 절연막(12)은 실리콘 산화막이나 질화막이라도 좋고, B나 P등의 불순물을 1 × 1020∼1 × 1021cm-3정도 포함하는 실리콘 산화막도 좋고, 또 이들을 조합한 다층막도 좋다(제9도).
다음에 포토 리소그래피와 이방성 에칭을 사용하여 층간 절연막에 콘택트를 개공하고, 예를들어 Ti나 TiN 등의 기초 금속 배선막 및 그 위의 Al-Si-Cu 합금 등으로 구성되는 금속 배선을 층간 절연막상 및 콘택트 내의 배선위에 스퍼터링에 의하여 퇴적한다. 이것을 포토 리소그래피와 이방성 에칭으로 패터닝하고, 300∼500℃ 정도의 수소를 함유하는 불활성 가스 분위기 중에서 예를들어 10∼60분 정도의 열처리를 실시하고, 그후 인규산 유리나 실리콘 질화막이나 이들의 다충막등으로 구성되는 절연보호(패시베이션) 막을 퇴적시킨다(제1도).
이상, NMOS 집적 회로에 사용한 예를 설명했으나, 불순물의 도전형을 반대로 하여 PMOS 집적회로에 적용하는 것도, 양자를 가지는 CMOS 집적 회로나 다른 MOS 트랜지스터를 가지는 모든 집적 회로에 적용이 가능하다.
다음에 제10도 내지 제16도를 참조하여 제2의 실시예에 대하여 설명하겠다.
앞의 실시예는 1 소자 영역내에 형성된 2 개의 MOS 트랜지스터의 게이트 전극간의 게이트 SAC에 형성된 배선 구조에 관한 것이나, 여기에서는 CMOS 구조의 집적 회로에 형성된 게이트 SAC 내의 배선 구조에 관한 것이다. 반도체 장치의 미세화에 따라서 반도체 집적 회로가 형성되는 반도체 기판내의 소자가 형성되는 웰 영역도 당연히 좁아지고, 그 웰내의 소자와 콘택트를 삽입하여 전기 접속하는 배선도 대단히 작은 영역에 형성하여야 하므로 게이트 SAC를 이용하는 것이 필요하다. 반도체 기판에는 예를들어 저항율이 1∼10Ωcm 정도의 N형 실리콘 반도체 기판(1)을 사용하고, 이 반도체 기판(1)에 예를들어 매설 구조의 소자 분리 영역(16)을 형성하고 나서 포토 리소그래피와 이온 주입법을 사용하여 P웰 영역(21)을 형성한다. 그리고 반도체 기판(1)위에는 열산화 등에 의하여 50∼200 옹스트롬 정도 두께의 게이트 산화막(2)을 형성한다. 다음에 2000 옹스트롬 정도 두께의 다결정 실리콘막(31)을 게이트 산화막(2)위에 퇴적한다. 이 다결정 실리콘막(31)에는 P등의 불순물을 이온 주입하여 확산한다. 다결정 실리콘 대신 비결정 실리콘을 사용할 수 있다. 이어서, 다결정 실리콘막(31)위에 1000 옹스트롬 정도 두께의 WSi2막(32)을 퇴적하고 그위에 2000 옹스트롬 정도 두께의 SiO2의 절연막(4)을 형성하고, 다시 그 위에 1000 옹스트롬 정도 두께의 다결정 실리콘막(5)을 퇴적시킨다(제10도).
이 경우도 다결정 실리콘 대신 비결정 실리콘을 사용할 수 있다. 이들 막의 형성에는 CVD나 스퍼터링 등을 이용한다. 다음에 이들의 적층막을 포토 리소그래피와 이방성 에칭에 의하여 패터닝하여 P웰(21)상 및 반도체 기판(1)상에 다결정 실리콘막(31) 및 WSi2막(32)으로 구성되는 게이트 전극(3) 및 그 위에 SiO2막(4)과 스토퍼가 되는 다결정 실리콘막(5)을 형성한다. 이어서 반도체 기판(1) 표면에 형성된 게이트 전극(3), 절연막(4) 및 다결정 실리콘막(5)의 적충제를 피복하도록 질화실리콘(Si3N4)막을 형성한다. 그리고 이 질화 실리콘막을 RIE 등의 이방성 에칭에 의하여 에칭 처리하여 이 적층제에 질화 실리콘으로 구성되는 절연측벽(26)을 형성한다(제11도). 이어서 MOS 트랜지스터의 소스/드레인 영역을 형성한다. P 웰(21)에는 As 등을 이온 주입하여 N형 소스/드레인 영역(22)을 형성하고, 반도체 기판(1)에는 B를 이온 주입해서 P형 소스/드레인 영역(221)을 형성한다. 계속해서 이들 적층제를 포함하여 반도체 기판 표면을 SiO2절연막(7)으로 피복하고, 그 위에 BPSG 막(8)을 두껍게 형성한다(제12도).
다음에 퇴적한 BPSG 막(8)에 대해서는 에칭 속도가 빠르고, 다결정 실리콘막(5)에 대해서는 에칭 속도가 늦은 RIF 등의 에칭 방법으로 다결정 실리콘막(5)이 노출될 때까지 BPSG 막(8)을 에칭백하여 BPSG 막(8)의 표면을 평탄화한다. 이때에 다결정 실리콘막(5)은 에칭 스토퍼로서 이용된다(제13도). 다음에 평탄화된 BPSG 막(8)위에 패터닝된 포토레지스트(9)를 형성하여 RIE 등의 이방성 에칭을 사용해서 콘택트 구멍(25)을 형성한다. 이 콘택트 구멍(25)은 P웰(21)의 게이트 전극에 근접한 게이트 SAC이고, 이 게이트 전극상에 걸리는 형태가 된다. 다결정 실리콘막(5)은 거의 에칭이 안되므로 상기 절연측벽(26)은 콘택트 구멍(25)내의 절연측벽(26)으로서 남는다(제14도).
다음에 다결정 실리콘막(101)을 평탄화된 BPSG 막(8) 및 콘택트 구멍(25) 내등에 퇴적시켜서 소스/드레인 영역(22)과 다결정 실리콘막(101)을 접속한다. 이 다결정 실리콘막(101)에는 P 등 불순물을 이온 주입하여 그 저항치를 조정한다. 그리고 다결정 실리콘(101)위에 WSi2막(102)을 퇴적하고, 이 다결정 실리콘막(101)과 WSi2막(102)으로 배선(10)을 형성한다(제15도). 이어서 배선(10)을 피복하도록 CVDSiO2의 층간 절연막(12)을 반도체 기판(1)상에 형성하고 여기에도 콘택트 구멍을 설치한다. 그리고, 예를들어 TiN의 기초 금속 배선막(13)과 그 위에 Al-Si-Cu합금의 금속 배선(14)을 형성하고, 이들과 금속 배선(10)을 전기적으로 접속한다.
그리고, 금속 배선(14)을 PSG등의 패시베이션막(15)으로 보호한다(제16도).
이와같이 본 실시예에 있어서도 다결정 실리콘막(5)은 게이트 전극(3) 위에 배치되는 다결정 실리콘막(101)을 포함하는 배선(10)의 게이트 전극상의 부분의 두께를 크게 하는동시에, 콘택트 구멍을 형성할 때의 에칭에 대한 에칭 스토퍼로서 큰 효과가 있다.
또한, 본원 청구범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이고, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 위도로 병기한 것은 아니다.
이상과 같이, 본 발명에 있어서는 게이트 전극에 확산되는 불순물 농도를 정확히 조정할 수 있는 동시에, 좁은 게이트 전극간에 콘택트를 형성하는 게이트 SAC가 종래에 비교해서 적은 공정으로 또한 게이트 SAC 형성을 위한 열 공정을 특별히 필요로 하지 아니한다. 또 절연막을 삽입하여 게이트 전극상에 형성되는 배선은 그 기초의 절연막이 평탄화되어 있으므로 포토 리소그래피나 에칭에 대한 공정 마진이 넓어진다.
Claims (7)
- 반도체 기판(1)과,상기 반도체 기판상에 형성된 게이트 산화막(2)과,상기 게이트 산화막상에 형성되며 적어도 다결정 실리콘막 또는 비결정 실리콘막을 포함하는 게이트 전극(3 ; 31, 32)과,상기 게이트 전극상에 형성된 제1 절연막(4)과,상기 제1 절연막상에 형성된 다결정 실리콘막(5) 또는 비결정 실리콘막과,사기 제1 절연막상에 형성된 다결정 실리콘막 또는 비결정 실리콘막의 표면이 노출하도록 상기 반도체 기판상에 형성되고, 그 두께가 상기 게이트 전극과 상기 제1 절연막과 상기 제1 절연막 상에 형성된 다결정 실리콘막 또는 비결정 실리콘막의 두께의 합계와 거의 동일하고, 표면이 평탄화된 제2 절연막(8)과,상기 제2 절연막에 형성되고, 그 측벽의 일부가 상기 게이트 전극, 상기 제1 절연막 및 이 절연막상의 상기 다결정 실리콘막 또는 비결정 실리콘막으로 구성되는 적층제의 측벽의 일부인 콘택트 구멍(25)과,적어도 다결정 실리콘막 또는 비결정 실리콘막을 구비하고, 이 다결정 실리콘막 또는 비결정 실리콘막이 상기 제1 절연막상의 상기 다결정 실리콘막 또는 비결정 실리콘막에 접촉되고, 또 상기 제2 절연막상 및 상기 콘택트 구멍내에 배치된 배선(10 ; 101, 102)을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제1항에 있어서,상기 게이트 전극, 제1 절연막 및 이 절연막상의 다결정 실리콘막 또는 비결정 실리콘막으로 구성되는 상기 적층체는 적어도 2개 형성되고, 상기 콘택트 구멍은 상기 적층제 사이에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제1항에 있어서,상기 콘택트 구멍내의 적층제에는 절연측벽(26)이 형성되는 것을 특징으로 하는 반도테 집적 회로 장치.
- 제1항 내지 제3항중 어느 한 항에 있어서,상기 게이트 전극의 상기 다결정 실리콘막 또는 비결정 실리콘막 및 상기 배선의 상기 다결정 실리콘막 또는 비결정 실리콘막에는 불순물이 이온 주입되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 기판상에 게이트 산화막을 형성하는 공정과,상기 게이트 산화막상에 제1 도전막을 형성하는 공정과,상기 제1 도전막상에 제1 절연막을 형성하는 공정과,상기 제1 도전막상에 제2 절연막을 형성하는 공정과,상기 제2 도전막, 제1 절연막 및 제1 도전막을 에칭하여 상기 제1 절연막 및상기 제2 도전막에 피복된 제1 도전막의 게이트 전극을 형성하는 공정과,상기 제2 도전막을 피복하도록 상기 반도체 기판 상에 제2 절연막을 형성하는 공정과,상기 제2 절연막의 표면을 상기 제2 도전막이 노출될 때까지 제거하여 그 표면을 평탄화하는 공정과,상기 게이트 전극을 마스크로 하여 상기 제2 절연막이 제거안된 소정의 영역을 에칭하고, 자기 정합식으로 콘택트 구멍을 형성하여 상기 반도체 기판 표면을 노출 시키는 공정과,상기 제2 도전막상, 제2 절연막상 및 콘택트 구멍내에 상기 반도체 기판에 접촉하는 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
- 제5항에 있어서,상기 게이트 전극, 제1 절연막 및 제2 도전막으로 구성되는 적층제의 측면에 절연측벽을 형성하는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
- 제5항에 있어서,상기 게이트 전극을 마스크로 하여 상기 제2 절연막의 제거 안된 소정 영역을 에칭하고, 자기 정합식으로 콘택트 구멍을 형성하여 상기 반도체 기판 표면을 노출시키는 공정에 있어서, 상기 제2 절연막을 상기 콘택트 구멍의 측면에 남겨두고 절연 측벽을 형성하는 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
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