KR0135160B1 - 티티엘 입력 버퍼(TTL-Input buffer) 장치 - Google Patents

Abstract

본 발명은 반도체 장치의 설계에 관한 것으로 특히 입력단의 인터페이스(Interface)에 알맞는 입력 버퍼에 관한 것이다.

PMOS와 NMOS로 구성된 입력 버퍼에 있어서, 상기 입력 버퍼의 입력 신호의 변환시 전원 전압으로 부터 상기 P형 MOS에 공급되는 전류를 가변시킬 수 있도록 한 귀한 루프(Feed Back Loop)를 부가함을 특징으로 하는 TTL-입력 버퍼 장치이다.

본 발명의 TTL-입력 버퍼 장치는 귀환 루프를 통해 반대 특성을 갖는 P형 MOS(1)의 전원 전압(V_DDS)을 낮춰 줌으로써 출력 단자(5)의 출력을 HIGH에서 LOW로의 천이를 쉽게 이루어 가장 효과적으로 입력 마진(INPUT MARGIN)을 확보할 수 있게 하는 효과가 있다.

Description

티티엘 입력 버퍼(TTL-Input buffer) 장치

제1도는 종래 입력 버퍼 장치의 기본 회로도

제2도(a)는 종래 입력 버퍼 장치의 회로도

(b)는 제2도(a) 회로의 동작 특성을 나타낸 그래프

제3도는 제2도(a)의 동작 회로도

제4도는 제1도와 제2도(a)의 입력 버퍼 장치의 동작 특성을 비교한 그래프

제5도는 본 발명에 의한 입력 버퍼 장치의 회로도

제6도는 본 발명에 의한 입력 버퍼 장치의 동작 특성을 나타낸 그래프

*도면의 주요 부분에 대한 부호의 설명*

1. P형 MOS2, 7. N형 MOS

3. 입력 단자4. 전원 전압 연결 단자

5. 출력 단자8. 공핍형(depletion mode) N-MOS

본 발명은 반도체 장치의 설계에 관한 것으로 특히 입력단의 인터페이스(Interface)에 알맞은 입력 버퍼에 관한 것이다.

제1도는 일반적인 입력 버퍼 장치의 회로도로써 일반적인 입력 버퍼 장치의 구성은 다음과 같다.

입력 단자(3)에 P형 MOS(1) 및 N형 MOS(2)의 게이트(Gate) 단자가 공통으로 연결되고, P형 MOS(1)의 소스(Source) 단자는 전원 전압(Vcc)과 연결되었다.

그리고 N형 MOS(2)의 드레인(Drain) 단자는 접지되어 있고, P형 MOS(1)의 드레인 단자와 N형 MOS(2)의 소스 단자가 연결됨과 동시에 출력 단자(5)가 연결되어 출력을 내보내게 되었다.

그러나 이와 같은 일반적인 입력 버퍼 장치에 있어서는 제4도와 같이 전원 전압(V_DD)의 변화에 대한 입력 마진이 저하 되었다.

이와 같이 일반적인 입력 버퍼에서 전원 전압의 변화에 대한 입력 마진의 저하를 개선한 종래의 TTL 입력 버퍼 장치는 제2도에서 보는 바와 같이 제1도의 일반적인 입력 버퍼 장치의 전원과 P형 MOS(1)의 소스 단자 사이에 저항(6)을 삽입하여 전원 전압의 변화에 따른 Input Logic Hi/Lo(Vih/Vi_L)의 마진(MARGIN) 변화를 최소화 함으로써 전원 전압의 변화에 대한 입력 마진 저하를 개선한 것이다.

이러한 목적을 이루기 위한 동작은 아래와 같다.

제3도와 같이 P형 MOS가 ON되어 전류가 흐르기 시작하면 저항(r)에 전위차(Δυ=i·R)가 생기게 된다.

이때 전류(i)는 입력 전위에 따라 변하게 되며 이러한 변화는 P형 MOS(1)의 게이트 전압(V_G)과 소스 전압(V_DDS)의 전위차에 따라 iβ(V_G-V_DDS│V_TP│²)의 비례식이 성립된다.

이때 V_G=V_IN이고 │V_TP│는 P형 MOS의 문턱 전압(threshold Voltage)이다.

따라서 iβ(V_IN-V_DDS-│V_TP│²)이고

V_DDS=V_DD-i·R이 되어 전류의 증가에 따라 V_DDS(P형 MOS의 Source 전압)를 반대로 낮춰 줌으로서 i의 변동 요인(V_DD, V_IN)의 영향을 둔감하게 함으로써 입력 마진(INPUT MARGIN)을 확보하였다.

그러나 이와 같은 종래의 TTL-입력 버퍼 장치는 입력 전위(Input Level)에 대한 충분한 마진을 갖지 못한다.

즉, 내부 논리 레벨(Internal Logic Level)과 입력 논리 레벨(Input Logic Level)과의 차이를 마진(MARGIN) 있게 전환하지 못하는 문제점이 있었다.

본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로 입력 버퍼의 특성을 극대화하여 가장 효과적으로 입력 마진을 확보할 수 있게 하는데 그 목적이 있다.

이와 같은 목적을 달성하기 위하여 본 발명은 N-MOS(7)과 저항(6), 공핍형(depletion mode) N형 MOS(8)로 이루어진 귀환 루프(Feed Back Loop)를 기존의 TTL-입력 버퍼에 부가 한 것이다.

이와 같은 본 발명의 구성을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

제5도는 본 발명에 의한 입력 버퍼 장치 회로도로서, 본 발명의 TTL-입력 버퍼 장치는 입력 단자(3)에 P형 MOS(1)와 2개의 N형 MOS(2,7)의 게이트 단자가 공통으로 연결되고, P형 MOS(1)의 소스단자에 공핍형 N-MOS(8)의 드레인 단자가 접속되고, P형 MOS(1)의 드레인과 N형 MOS(2)의 소오스가 접속되어 출력 단자(5)와 연결된다.

그리고 N형 MOS(2)와 N형 MOS(7)의 드레인 단자는 접지되어 있고, N형 MOS(7)의 소스 단자는 공핍형 N-MOS(8)의 게이트 단자와 연결되며, 동시에 저항(6)을 통하여 전원 전압(V_DD) 연결 단자(4)와 연결되며, 공핍형 N-MOS(8)의 소오스 단자는 전원 전압(V_DD) 연결 단자(4)에 연결된다.

이와 같이 구성된 본 발명의 TTL-입력 버퍼 장치의 동작은 다음과 같다.

입력 단자(3)에 인가되는 신호가 LOW에서 HIGH로 변화하기 시작하면 이러한 입력의 상태 변화는 N형 MOS(7)로 전달되어 진다.

공핍형 N형 MOS(8)의 게이트 단의(N₁)Node에는 저항(6)이 전원 전압(V_DD)과의 연결을 이루고 있어 N형 MOS(7)의 입력 전위가 그 문턱 전압을 넘어서기 전까지는 전원 전압이 인가되어 있다.

N형 MOS(7)의 입력 전위가 문턱 전압을 넘어서면 N형 MOS(7)가 ON되어 (N₁)Node의 전위를 낮추게 된다.

낮아진 (N₁)Node전압은 그대로 공핍형 N-MOS(8)의 컨덕턴스(Conductance)를 원래보다 작아지게 하여 P형 MOS(1)에 흐르는 전류를 줄이게 한다.

즉, 이 공핍형 N-MOS TR(8)은 마치 가변 전항처럼 동작하고 저항 변화 제어를 입력 전위에 의해서 되도록 하였다.

본 발명은 입력 단자(3)에 인가되는 신호가 LOW에서 HIGH로 변화 할 때 N형 MOS(7)와 저항(6) 그리고 공핍형 N-MOS(8)로 이루어진 귀환 루프를 통해 반대 특성을 갖는 P형 MOS(1)의 전원 전압(V_DDS)을 낮춰 줌으로써 출력 단자(5)의 출력을 HIGH에서 LOW로의 천이를 쉽게 이루어 가장 효과적으로 입력 마진(INPUT MARGIN)을 확보할 수 있게 하는 효과가 있다.

Claims (2)

1. PMOS와 NMOS로 구성된 입력 버퍼(Input buffer)에 있어서, 상기 입력 버퍼의 입력 신호의 변환시 전원 전압으로 부터 상기 P형 MOS에 공급되는 전류를 가변시킬 수 있도록 한 귀환 루프(Feed Back Loop)를 부가함을 특징으로 하는 TTL-입력 버퍼 장치.
2. 제1항에 있어서,

   상기 귀환 루프는 입력단에 게이트 단자가 연결되고, 드레인 단자로 접지되며 저항을 통해 전원 전압과 연결되는 N형 MOS와 P형 MOS의 소오스 단자에 드레인 단자가 연결되며, N형 MOS의 소오스 단자에 게이트 단자가 연결되며, 소오스 단자가 전원 전압과 연결되는 공핍형 N형 MOS로 이루어진 것을 특징으로 하는 TTL-입력 버퍼 장치.