KR0133264B1

KR0133264B1 - 반도체 장치의 제조방법

Info

Publication number: KR0133264B1
Application number: KR1019930028760A
Authority: KR
Inventors: 시게루 모리타
Original assignee: 사또오 후미오; 가부시기가이샤 도시바
Priority date: 1992-12-22
Filing date: 1993-12-21
Publication date: 1998-04-16
Also published as: EP0609551B1; EP0609551A1; KR940016580A; US5540811A; DE69330870D1; DE69330870T2

Abstract

본 발명은 반도체 기판상의 요부에만 매몰재료를 충전하여 정밀도가 높은 평탄화 구조를 간편히 실현하는 방법을 제공하기 위한 것으로, 트렌치구조나 다층 배선 구조와 같이표면에 요부 및 철부를 가지는 반도체 기판의 표면전체에 기판 표면의 요부를 매몰하기 위한 매몰막을 형성하는 공정과, 요부 영역상의 매몰막 표면에 스토퍼층을 선택적으로 형성한 후에 기계적 연마 또는 에치백에 의하여 철부의 표면까지 매몰막을 제거함으로써 정밀도가 높은 평탄화구조를 간편히 실현하고 있다. 또한 철부의 표면에는 스토퍼층을 형성하는 것이 좋고, 스토퍼층은 기계적 연마를 사용하는 경우에는 대마성이 있는 탄소막, 고융점 금속막 및 그 화합물이 바람직하며, 에치백을 사용할 경우에는 실리콘 질화막, 폴리실리콘막이 적합하다.

Description

반도체 장치의 제조방법

제1도 내지 제5도는 본 발명의 기본적인 반도체 장치 제조 공정을 도시한 단면도.

제6도 내지 제15도는 본 발명의 제1실시예의 보다 구체적인 반도체 장치 제조 공정을 도시한 단면도.

제16도 내지 제22도는 다층배선구조에 적용한 본 발명의 제 2의 실시 예에 관한 반도체 장치 제조 공정을 도시한 단면도.

제23도 및 제24도는 본 발명의 제 3의 실시예에 관한 반도체 장치 제조 공정을 도시한 단면도.

제25도 내지 제32도 또는 본 발명의 제 4의 실시예에 관한 반도체 장치제조 공정을 도시한 단면도.

제33도 및 제34도는 본 발명의 제 5의 실시예에 관한 반도체 장치 제조 공정을 도시한 단면도.

제35도는 볼록부와 오목부에 설치되는 스토퍼층과의 위치관계를 도시한 설명도.

제36도 및 제37도는 2개의 오목부가 근접했을 경우의 스토퍼층의 마스크 패턴을 얻는 방법을 도시한 설명도.

제38도는 2개의 금속배선과 스토퍼층과의 관계를 도시한 설명도.

제39도 내지 제46도는 종래의 반도체 장치 제조 공정를 도시한 단면도.

* 도면의 주요 부분에 대한 부호의 설명

101 : 반도체 기판 102 : 반도체 기판 표면의 볼록부

103 : 반도체 기판 표면의 오목부 105 : 매몰막

201 : 제 1 의 스토퍼 재료막 301 : 제 2 의 스토퍼 재료막

401,421 : 반도체 기판 402,411,422 : 실리콘 산화막

403,423 : 실리콘 질화막

404,409,414,416,424,429,442 : 레지스트 패턴

405,425 : 오목부 406,426 : 실리콘 산화막

407,427,441 : CVD 실리콘 산화막 (절연막)

408,428 : 제 2의 실리콘 질화막 410,430 : 소자영역 (기판 표면 볼록부)

412,417 : 알루미뉼막 413,415 : 실리콘 질화막

431,443 : 측벽부의 잔존 실리콘 질화막

501,502 : 소자 형성 영역

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 표면에 오목부 및 볼록부 ()를 가지는 반도체 기판면의 오목부에 매몰재료를 충전하여 평탄화하는 방법에 관한 것이다.

VLSI 등의 고집적도 반도체 장치를 제조할 때에는 반도체 기판 표면에 생기는 단차를 감소시킬 필요가 발생할 때가 있다. 예를 들어 다층배선기술에 있어서는 제 1층의 금속배선위에 층간 절연막을 퇴적시키고 그 위에 제 2층의 금속배선을 형성하면 제 2층의 금속배선에 단차가 발생하여 절단이나 저항의 증대로 인해서 신뢰성을 손상하는 문제가 있었다. 이로 인해, 금속배선간에 퇴적되는 층간 절연막을 평탄화하는 일이 실시되어 왔다.

또한, DRAM 등으로 반도체 기판 표면에 홈(트렌치)을 형성하고 이것을 소자분리나 캐패시터로서 사용하는 경우에도 동일하게 오목부인 홈을 메울 필요가 있다.

이하 반도체 기판 표면에 생성하는 오목부를 메워서 반도체 기판 표면을 평탄화하는 기술의 종래예에 대하여 설명한다.

제39도는 이와 같은 평탄화의 종래 기술을 성명하기 위한 것이다. 반도체 기판(101)의 표면에는 볼록부(103) 및 오목부(104)가 생성되어 있다. 그러므로 반도체 기판(101) 표면 전체에 매몰재료를 퇴적시켜서 매몰막(102)을 형성하여 오목부(104)를 매몰한다. 그후 동일 도면 중에서 점선으로 표시하는 것과 같이 상부로부터 볼록부(103)의 표면까지 평면적으로 연마함으로써 오목부(104)만을 매몰막(102)으로 충전하고 반도체 기판 표면을 평탄화할 수가 있다.

그러나, 이와 같은 방법에서는 넓은 오목부등에 있어서는 큰 함몰부를 형성하여 전체적으로 얻어지는 면의 평탄도는 그다지 양호한 것이 못된다.

이와 같은 점을 해결한 다른 종래 예에 대하여 제 40도∼제 46도를 참조하여 설명한다. 이들의 각 도면에서 제 39도에 대응하는 부분에는 동일부호를 부여한다.

우선, 반도체 기판(101) 표면의 블록부(103)에 대응해서 뒤에 실시되는 기계적 연마에 대하여 연마 속도가 작은 스토퍼층(201)을 형성한다(제 40도).

다음에 매몰재료를 반도체 기판(101)의 표면 전체에 퇴적시켜서 매몰막(102)을 형성한다(제41도). 이 상태에서는 비교적 면적이 큰 오목부(104)에서는 매몰막(102)도 역시 오목부(105)를 이루고 있다. 이와 같은 매몰막(102)의 오목부(105)에 평탄화 블록(레지스트층) (202)을 선택적으로 형성한다(제 42도).

다음에 유동성이 높은 평탄화재를 오목부 및 볼록부에 도포하고 건조시켜서 평탄화막(203)을 형성한다(제43도). 이어서 이방성 에칭인 반응성 이온 에칭(RIE)에 의하여 스토퍼층(201) 근방까지 평탄화막(203), 평탄화 블록(202), 매몰막(102)을 에치백한다(제44도). 마지막으로 각 재료간의 RIE의 에칭속도가 다른데서 생기는 기판 표면의 오목부 및 볼록부를 기계적으로 연마제거한다. 그 때 스토퍼층(201)에서 그 종점을 제어한다(제45도).

그 때에 사용되는 기계적 연마는 통상 폴리싱법(래핑법)으로 불리어지는 것으로 반도체 기판 표면에 평면반을 압착회전시키고, 그 때 기판 표면 재료를 절삭하기위해 적당한 연마제를 평면반과 기판표면간에 부가함으로써 기판표면의 재료를 평면적으로 깍아내는 것이다. 이 연마재는 일반적으로 10 분의 수 미크론에서 수 미크론 정도의 균일 입자 지름을 갖는 실리콘 산화막의 구형 입자와 이들 각각의 입자를 겔화하지 않고 분리하여 균일하게 함유하는 액으로 구성된다.

그리고 후에 스토퍼층(201)을 제거함으로써 반도체 기판(101)의 볼록부(103)의 표면층과 동일한 평면을 갖는 매몰막(102)으로 반도체 기판의 오목부(104)가 충전되는 구조가 완성된다 (제46도).

그러나, 상기 방법에서는 평탄화 블록(202), 2 개의 평탄화층(102,203)을 형성해야하고 제조 공정이 증가한다. 또한 평탄성을 높인다는 점에서 평탄화 블록 및 평탄화층은 매몰 재료에 대하여 RIE의 에칭속도가 동일해야 한다. 그러나, 이와 같이 3층에 대하여 RIE 에칭속도를 일정하게 유지하는 재료 및 조건을 선정하기란 실제로 극히 어렵고 마지막으로 잔존하는 오목 및 볼록부에 대해서는 기계적 연마를 부가하여 평탄화를 실현시키고 있다. 다시말하면 평탄화 공정히 RIE와 기계적 연마에 의한 2공정분을 필요로하여 역시 제조 공정이 증가한다.

또한, 평탄화 블록, 평탄화 층을 형성한 후 일괄해서 기계적 연마만으로 평탄화하는 방법을 생각할 수 있으나, 이 방법에서는 제조상의 효율의 면에서(기계적 연마의 연마 속도를) 크게 해야 한다. 또한 연마속도에 비례하여 연마의 면내 불균일이 커지는 동시에 스토퍼층에 의한 기계적 연마의 제어도 곤란해진다. 또 이 경우에 있어서도 RIE 와 동일하게 3층에 대하여 기계적 연마속도를 균일하게 하는 것이, 평탄성을 높이기 위해서는 필요하나 이것은 RIE를 사용할 때 이상으로 곤란하다. 또한 연마시간을 단축하기 위하여 평탄화 블록(202)이나 평탄화층(203)을 형성하지 않고, 기계적 연마를 실시했을 경우는 볼록부에 비교해서 오목부의 연마속도는 작으나, 면적이 넓은 오목부 영역의 중앙부에서는 그 오목부 및 볼록부의 연마속도가 비슷하여 오목부의 매몰재료가 연마 제거되어 결과적으로 평탄화를 실현할 수 없게 된다.

따라서, 본 발명은 정밀도가 높은 평탄화 구조를 간단히 실현하는 방법을 제공하는 것을 목적으로 한다.

본 발명에 관한 반도체 장치의 제조방법에 의하면, 표면에 오목부 및 볼록부를 가지는 반도체 기판의 상기 볼록부의 표면에 제 1 스토퍼 층을 형성하는 공정과, 상기 반도체 기판의 표면 전체에 기판 표면의 상기 오목부를 매몰하기 위한 매몰막을 형성하는 공정과, 상기 오목부 영역상의 상기 매몰막 표면에 제 2 의 스토퍼층을 선택적으로 형성하는 공정과, 기계적 연마에 의하여 상기 제 1 스토퍼층의 표면이 노출하기까지 평면적으로 상기 매몰막을 제거하는 공정을 구비하는 것을 특징으로 한다.

상기 제 2 의 스토퍼층의 막두께는 상기 반도체 기판 표면의 오목부 및 볼록부의 단차보다 작은 것이 좋다.

상기 제 1 및 제 2 의 스토퍼층은 실리콘 질화막 또는 폴리실리콘막이고 그렇지 않으면 대마성(對磨性)을 갖는 탄소막, 텅스텐막, 티탄막 또는 그들과 다른 물질의 화합물로 구성되는 군에서 선택된 것이면 좋다.

인접하는 2 개의 상기 볼록부가 매몰막 두께의 2 배에 최소 가공 치수를 더한 거리보다도 큰 거리에 있을 때에만 양 볼록부 사이에 오목부에 매몰된 매몰막상에 상기 제 2 의 스토퍼층이 형성되도록 하는 것이 좋다.

상기 매몰막의 두께는 상기 반도체 기판상의 오목부와 볼록부의 단차의 80∼120%의 범위 내에서 선택되는 것이 좋다.

상기 볼록부가 반도체 기판의 초기 표면이고, 상기기 오목부가 상기 반도체 기판에 형성된 홈부인 경우 상기 볼록부가 반도체 기판상에 실리콘 산화막을 개재하여 적층된 제 1 의 금속배선층이고, 상기 오목부가 상기 반도체 기판의 초기 표면인 경우의 어느 쪽에도 본 발명이 제공된다.

본 발명은, 또한 상기 제 1 의 스토퍼층 및 제 2 의 스토퍼층이 제거된 후, 층간 절연막이 되는 실리콘 산화막을 퇴적시키는 공정과, 이 실리콘 산화막상에 제 2 의 금속배선층을 형성하는 공정을 포함한다.

또한, 본 발명은, 표면에 오목부 및 볼록부를 가지는 반도체 기판의 표면에 상기 오목부를 매몰하기 위한 매몰막을 형성하는 공정과, 상기 오목부 영역상의 상기 매몰막 표면에 제 1 의 스토퍼층을 선택적으로 형성하는 공정과, 기계적 연마에 의하여 상기 볼록부의 표면이 노출할 때까지 평면적으로 상기 매몰막을 제거하는 공정을 포함하는 것을 특징으로 한다.

인접하는 2 개의 상기 볼록부가 매몰막 두께의 2 배에 최소 가공치수를 더한 거리 보다도 큰 거래에 있을 때에만 양 볼록부 사이의 오목부에 매몰한 매몰막상에 상기 제 2 의 스토퍼층이 형성되도록 하는 것이 좋다.

또한, 본 발명에 의하면 포면에 오목부 및 볼록부를 가지는 반도체 기판의 상기 볼록부의 펴면에 제 1 의 스토퍼층으로서 제 1 의 폴리실리콘층을 형성하는 공정과, 상기 반도체 기판의 표면 전체에 기판 표면의 상기 오목부를 매몰하기 위한 매몰막을 형성하는 공정과, 상기 오목부 영역상의 상기 매몰막 표면에 제 2 의 스토퍼층으로서 제 2 의 폴리실리콘층을 이방성 에칭에 의하여 선택적으로 형성하는 공정과, 기계적 연마에 의하여 상기 제 1 스토퍼층의 표면이 노출할 때까지 상기 매몰막을 제거하는 공정을 구비하는 것을 특징으로 한다.

상기 제 2 의 폴리실리콘층을 선택적으로 형성하는 공정은 퇴적된 제 2 의 폴리실리콘층 위에 다시 실리콘 산화막을 제 2 의 폴리실리콘층에 존재하는 단차 이상의 두께로 퇴적시킨 후에 이것을 제 2 의 폴리실리콘층과 함께 패턴화하는 것이면 좋다.

인접하는 2 개의 상기 볼록부가 매몰막의 두께의 2 배에 최소 가공 치수를 더한 거리보다 큰 거리에 있을 때만 양 볼록부 사이에 매몰한 매몰막상에 상기 제 2 의 스토퍼층이 형성되는 것이 바람직하다.

볼록부와 오목부를 가지는 반도체 기판상에 매몰막을 퇴적한 후 넓은 오목부에는 과대한 연마나 에칭을 방지하는 스토퍼막이 형성되므로 평탄화를 위하여 매몰막의 연마 또는 에치백을 실행하는 공정에 있어서, 평탄도를 손상할 만한 과대한 연마가 진행되지 않기 때문에 전체적으로 평탄도가 높은 매몰막을 간단히 얻을 수 있게 된다. 이 오목부와 볼록부의 관계는 RAM의 셀 구조나 다층배선구조에 적용되나, 인접하는 볼록부간의 거리가 소정의 치수 이하인 경우에는 그곳에 스토퍼막을 형성하지 아니함으로써 마스크를 간략화할 수가 있다.

반도체 기판상의 볼록부상에도 스토퍼층을 설치함으로써 연마 또는 에칭의 종점의 제어가 용이해진다. 또한, 제 1 및 제 2 의 스토퍼층의 재료의 조합(기계적 연마에 있어서의 매몰재료화의 연마속도의 선택성이나 막두께의 최적화)에 의하여 종래의 평탄화 공정에 있어서 필요했던 블록 레지스트, 평탄화 레지스트의 형성, 연마전의 RIE 에치백 등의 공정을 생략할 수 있고, 종래 기술보다 간편하고 또 우수한 정밀도로 평탄화된 구조가 실현된다.

우선 본 발명의 기본적인 제조공정에 대하여 제1도 ∼제5도를 참조하여 설명하기로 한다. 각 도면에 있어서 종래 예와 대응하는 부분에는 동일 부호를 부여한다. 제 1 도에 있어서 반도체 기판(101)의 볼록부(103)의 상부 표면에 제 1 의 스토퍼층(201)을 형성한다(제1도). 이 제 1 의 스토퍼층(201)은 후의 연마 공정에서 기판(101) 표면의 볼록부(103)의 표면에 적층된 매몰 재료를 연마할 때 연마에 대한 스토퍼로서 작용하도록 그 연마속도가 매몰재료보다 작은 재료로 형성된다. 오목부(104)를 매몰하는 매몰막(102)을 반도체 기판(101) 표면의 오목부 및 볼록부의 전면에 걸쳐서 일정하게 형성한다(제2도).

비교적 폭의 면적이 큰 오목부(104)에 있어서는 매몰막(102)의 오목부(105) 표면에 제 2 의 스토퍼층(301)을 형성한다(제3도). 이 제 2 의 스토퍼층(301)도 후의 연마공정에서 기판(101) 표면의 볼록부(103) 표면에 형성되는 매몰막(102)을 연마할 때의 스토퍼가 된다. 이 스토퍼층(301)의 재료는 연마 속도가 매몰막(102)의 재료보다 작아지도록 선정된다.

다음에 기계적 연마에 의하여 상기 제 1 의 스토퍼층(201)의 표면이 노출할 때까지 평면적으로 상기 매몰막(102)을 연마한다(제4도). 계속해서 제 1 의 스토퍼층(201) 및 상기 제 2 의 스토퍼층(301)을 제거하여 반도체 기판(101)의 볼록부(103) 표면을 노출한다. 이와 같이 하여 반도체 기판(101)의 표면 평탄화가 이루어진다(제5도).

상기 제조공정에 있어서 예를들어 매몰막(102)을 절연막으로 하고, 지금까지 설명한 방법에 의한 절연막으로 매몰된 오목부(104)를 소자 분리영역, 볼록부(103)의 기판표면을 소자 영역으로 하면 이후는 매몰 소자 분리 영역(102)에서 분리되는 이 소자영역(103)상에 주지의 방법으로 소자를 형성할 수 있다.

상기 방법에 있어서는, 기계적 연마에 의한 제 2 의 스토퍼층(301)의 재표와 매몰막(102)의 재료의 연마속도가 상이하고 적어도 제 2 의 스토퍼재료(301)쪽이 연마속도가 작고, 또 연마속도의 확보로 제 2 의 스토퍼층(301)의 막두께는 기판(101) 표면의 오목부와 볼록부의 단차보다 작은 것, 또 평탄성의 점에서 매몰막(102)의 막두께는 반도체 기판(101) 표면의 오목부와 볼록부의 단차에 가깝고 볼록부(103)의 표면과 매몰막(102)의 2배보다 넓은 폭의 오목부(104)에 매몰된 매몰재료(102)의 표면과의 사이에 큰 고저차가 없는 것이 요구된다. 덧붙이면, 제 1 의 스토퍼층(201)의 재료는 제 2 의 소토퍼재료(301)와 동일한 것이 이상적이고 기계적 연마 속도가 매몰막(102)의 재료보다 작은 것이 바람직하나 제 2 의 스토퍼층(301)의 재료에 의한 스토퍼 효과가 클 경우는 그것에 한정되지 않는다.

상기 제조 공정의 구체적인 예를 도면을 참조하여 설명한다. 제 6 도 ∼ 제 15 도는 본 발명의 제 1 의 실시예를 설명하는 공정별 단면도로서, 특히 소자분리에 응용한 경우를 도시하고 있다.

우선 P 형(100)으로 비저항이 1∼2Ω㎝인 실리콘 반도체 기판(401)을 1000℃의 산화성 분위기에서 산화함으로써 그 표면에 보호막으로서의 막두께가 15㎚인 실리콘 산화막(402)을 형성한다. 또 이 실리콘 산화막(402)상에 CVD법(화학적 기상 성장법)에 의하여 제 1 의 스토포 재료로서 막두께가 100㎚인 제 1 의 실리콘 질화막(403)을 퇴적시킨다(제6도).

다음에 실리콘 질화막(403)상에 포토레지스트를 도포하고 이것을 사진식각해서 얻은 레지스트 패턴(404)을 마스크로 하여 소자 분리부 형성 예정 영역상의 제 1 의 실리콘 질화막(403) 및 그 아래의 실리콘 산화막(402)을 선택적으로 제거하고, 반도체 기판(401)의 표면을 노출시킨다. 이 제거에는 이방성 에칭인 RIE법(반응성 이온에칭)을 사용한다(제7도).

다음에 레지스트 패턴(404) 및 그 아래의 실리콘 질화막(403)등을 마스크로하여 반도체 기판(401)을 별도 조건에 의한 RIE 법에 의햐여 다시 에칭하여, 반도체 기판(401) 표면에 깊이 0.5 미크론 정도의 홈(405)을 형성한다(제8도).

계속해서 불필요해진 레지스트 패턴(404)을 제거하고 노출되어 있는 반도체 기판(401)의 홈(405)내의 표면의 일반적인 오염제거처리를 실행한다. 그 후에 기관표면(401)을 900℃의 산화성 분위기에서 산화함으로써 그 표면에 절연막으로서 막두께가 10㎚인 실리콘 산화막(406)을 형성한다. 기판표면(401)상에는 볼록부(410) 및 오목부(405)가 형성된다(제9도).

다음에 매몰재료로서 실리콘 산화막을 감압 CVD법으로 퇴적하고, 막두께가 600㎚인 실리콘 산화막층(407)을 형성하여 홈(405)을 매몰한다. 이 시점에서 홈(405)내에는 절연막으로서의 실리콘 산화막(406)과 CVD 실리콘 산화막(407)으로 완전히 충전된다(제10도).

다음에 CVD 법에 의하여 제 2 의 스토퍼로서의 제 2 의 실리콘 질화막(408)을 150㎚ 두께로 형성한다(제11도).

다음에 레지스트를 전면에 도포하고 이것을 사진식각법에 의하여 패턴화한 레지스트 패턴(409)을 마스크에 소자영역(410)상(기판 표면 볼록부) 및 그 주변의 제 2 의 실리콘 질화막(408)을 선택적으로 제거한다(제12도).

다음에 불필요해진 레지스트 패턴(409)을 제거하고 돌출하는 CVD 실리콘 산화막(407)을 폴리싱법으로 상부로부터 동일한 제 1 의 실리콘 질화막(403)이 노출할 때까지 연마하여 제거한다. 이 때의 연마조건은 연마속도는 CVD 실리콘 산화막(407)이 150㎚/분에 대하여 실리콘 질화막(403,408)이 30㎚/분이 되도록 설정하고, 연마 시간은 CVD 실리콘 산화막(407)에 대하여 오버연마량 20%가 되도록 5분으로 한다.

따라서, 연마 당초부터 노출되는 제 2의 실리콘 질화막(408)의, 특히 단차부로부터 떨어진 장소에서는 설계한 실리콘 질화막(408) 본래의 연마속도로 연마되기 때문에 거의 전체 막두께가 깎여진다. 그러나 단차부 근방에서는 볼록부(410)에 의한 영향으로, 제 2 의 실리콘막(408)을 폴리싱할 때에 압력이 약화되고 폴리싱 속도가 저하되기 때문에, 막두께 전체가 깎여지지 않고 다소 남게된다(제13도).

다음에 제14도에 도시된 바와 같이 노출된 제 1 의 실리콘 질화막(403)과 잔존하는 제 2 의 실리콘 질화막(408)을 제거할 수 있다.

반도체 기판(401)의 소자영역(410)(볼록부)상의 실리콘 산화막(402)을 불산소용액(불소화 암모늄 용액)에 의하여 15 초 동안 25㎚막 두께를 에칭 제거하여 반도체 기판(401)의 표면을 노출시킨다. 그 후는 주지의 방법을 사용함으로써 노출한 소자영역(410)의 기판 표면에 MOS 게이트 구조, 소스, 드레인 확산층, 배선간 절연층, 리드 전극 배선 등을 형성하고 필요한 소자를 만들어 넣는다(제15도).

이와 같이 본 발명의 방법에 의하면, 매몰 소자 분리 영역이 평탄하여 간편한 매몰 재료의 매몰이 가능하다. 또 돌출하는 매몰재료(407)의 연마속도가 손상되지 않도록 하기 위하여 매몰재료(407)의 돌출되는 부분의 표면의 높이에 대한 제 2 의 스토퍼 재료의 표면의 높이는 연마 손실이 작아지도록 낮게 설정된다. 또 제 2 의 스토퍼 재료로 연마속도가 극히 작은 것을 선택하여 그 막두께를 얇게 하는 것이 요망되고 있다. 그러므로 실시예의 응용으로서 내마성(耐磨性)이 있고 연마 속도가 더욱 늦은 재료, 예를 들어 경도가 크고 기계적 연마 속도가 작은 카본막, 텅스텐(W)막이나 티탄(Ti)막등의 고융점 금속막 또는 그들의 화합물막을 제 2 의 스토퍼 재료로 선택함으로써 보다 양호한 연마 평탄면을 실현할 수 있다.

또한, 제 2 의 스토퍼층의 성형 위치는 매몰재와의 연마속도의 상대적인 관계에서 최적위치가 다르고, 선택비가 자을 경우 등은 매몰재 볼록부의 측벽에까지 걸리도록 해도 좋다.

제16도 ∼ 제22도는 본 발명의 제 2 의 실시예를 도시하는 공정별 소자 단면도이고 다층배선구조에 본 발명을 적용한 예를 도시한 것이다.

우선 P 형(100)으로 비저항이 1∼2Ω㎝인 실리콘 반도체 기판(401)을 준비하고, 기상성장법에 의하여 제 1 의 실리콘 산화막(411)을 800㎚의 두께로 성장시키고, 제 1 의 알루미늄막(412)을 스피터법에 의하여 600㎚의 두께로 형성하고 또 제 1 의 실리콘질화막(413)을 50㎚의 두께로 형성시킨다. 다음에 전면에 레지스트(414)를 도포하고 이것을 사진식각법으로 패턴화한다 (제16도).

다음에 이 패턴화된 레지스트(414)를 마스크로하여 제 1 의 실리콘 질화막(413) 및 제 1 의 알루미늄막(412)을 RIE법으로 에칭 제거하여 패턴화하고 실리콘 산화막(411)을 노출시킨다. 그 후에 레지스트(414)를 제거한다(제17도).

다음에 제 2 의 실리콘 산화막(414)을 600㎚의 두께로, 그리고 그 위에 제 2 의 실리콘 질화막(415)을 50㎚의 두께로 차례로 퇴적시킨다. 이 퇴적후에는 비교적 면적이 큰 오목부에서는 제 2 의 실리콘질화막도 역시 오목부가 된다.

다음에 레지스트를 도포하고 이것을 사진식각법에 의하여 이 오목부에 대응해서 레지스트 패턴층(416)을 선택적으로 잔존시킨다(제18도).

그리고 이 레지스트 패턴층(416)을 마스크로하여 제 2 의 실리콘 질화막(415)을 RIE 법에 의하여 에칭하고 넓은 오목부에만 제 2 의 실리콘질화막(415)을 잔존시킨다. 그리고 레지스트층(416)을 박리한다(제19도).

계속해서 제 1 의 실리콘질화막(413) 및 제 2 의 실리콘 질화막(415)을 스토퍼로서 제 2 의 실리콘 산화막(414)을 연마하여 전체를 평탄화시킨다(제20도). 이 연마조건은 제13도에서 설명한 것과 같다.

다음에 제 1 의 실리콘 질화막(413) 및 제 2 의 실리콘 질화막(415)을 화학적 건식 에칭으로 제거하고 그 위에 제 3 의 실리콘 산화막(416)을 600㎚의 두께로 기상성장법에 의하여 퇴적시킨다(제21도).

다음에 알루미늄을 스퍼터링에 의하여 전면에 퇴적시키고 이것을 사진식각법으로 패턴화하고 제 2 의 알루미늄 배선막(417)을 형성한다(제22도).

이와같은 배선구조에서는 다층배선간의 층간절연막의 상면을 제 1 층의 배선(알루미늄막(412))의 단차에 영향을 받지않고 그의 평탄하게 형성할 수 있으므로 제 2 층의 배선(알루미늄막(417))에는 단차로 인해 발생되기 쉬운 에칭 잔류물이나 단선이 발생되지 않아 신뢰성이 향상한다.

이 실시예의 변형예인 제3 의 실시예로서 제 16 도의 공정으로 형성한 제 1 의 실리콘 질화막(413)을 생략한 에를 제23도 및 제24도에 도시한다.

제23도는 제19도의 공정에 대응하는 것으로 넓은 오목부에는 제 2 의 실리콘 질화막(415)이 퇴적되어 있으나, 제 1 의 알루미늄막(412)위에는 실리콘질화막이 형성되지 않고 있다. 이 상태에서 제 2 의 실리콘 질화막(415)을 스토퍼로서 연마를 실시하고 제 1 의 알루미늄막(412)의 표면이 노출된 시점에서 연마를 정지한다(제24도). 이와같은 제 1 의 알루미늄막(412) 표면의 노출 판단은 모터의 토크를 감시하고 그 큰 변화를 검출함으로써 실시할 수 있다. 이 경우에 알루미늄막(412)은 반드시 오버에치되는데, 이 막은 배선으로 이용될 뿐이므로 특별히 큰 문제는 없다. 또 이 알루미늄막을 처음으로 오버에치를 예상하여 좀 두껍게 형성할 수도 있다.

이하는 제21도 및 제22도에 도시된 바와 동일한 공정으로 제 2 의 알루미늄 배선막을 형성하면 좋다.

이 방법에 있어서도 앞의 실시예와 동일한 신뢰성이 높은 배선구조를 얻을 수 있다.

제25도 ∼ 제32도는 본 발명의 제 4 의 실시예를 도시하는 공정별 단면도이다.

우선, P 형(100)으로 비저항이 1∼2Ω㎝인 실리콘 반도체 기판(421)을 1000℃의 산화성 분위기 중에서 산화함으로써 그 표면에 보호막으로서의 막두께가 15㎚인 실리콘 산화막(422)을 형성한다. 또 이 실리콘 산화막(422) 상에 CVD법 (화학적 기상 성장법)에 의하여 제 1 의 스토퍼재료로서 막두께가 100㎚인 폴리실리콘막(423)을 퇴적시킨다(제25도).

다음에 폴리실로콘 질화막(423)상에 포토레지스트를 도포하고 이것을 사진 식각하여 얻은 레지스트패턴(424)을 마스크로하여 RIE법에 의해 소자 분리후 형성 예정 영역상의 폴리실리콘막(423) 및 그 아래의 실리콘 산화막(422)을 선택적으로 제거하고 반도체 기판(421)의 표면을 노출시킨다(제26도).

다음에 레지스트패턴(424) 및 그 아래의 폴리실리콘막(423)등을 마스크로하여 반도체 기판(421)을 별도의 조건에 의한 RIE법에 의하여 다시 에칭하여 반도체 기판(421) 표면에 깊이 0.5 미크론 정도의 홈(425)을 형성한다(제27도).

다음에 불필요해진 레지스트패턴(424)을 제거하고 노출된 반도체 기판(421)의 홈 (425)내의 표면의 일반적인 오염제거처리를 실시한다. 그 후에 기판표면(421)을 900℃의 산화성 분위기 중에서 산화함으로써 그 표면에 절연막으로서의 막두께가 10㎚인 실리콘 산화막(426)을 형성한다. 이와 같이하여 기판표면(421)상에는 볼록부(410) 및 오목부(425)가 형성된다(제28도).

다음에 매몰재료로서는 실리콘 산화막을 감압 CVD법으로 퇴적하여 막두께 600㎚인 실리콘 산화막층(427)을 형성하여 홈(425)을 매몰한다. 이 시점에서 홈(425)내는 절연막으로서의 실리콘 산화막(426)과 CVD 실리콘 산화막(427)으로 완전히 충전된다(제29도).

다음에 CVD 법에 의하여 제 2 의 스토퍼로서의 제 2 폴리실리콘막(428)을 150㎚의 두께로 형성한다(제30도).

다음에 레지스트를 전면에 도포하고 이것을 사진식각법에 의하여 패턴화하여 넓은 오목부에 남아있는 레지스트패턴(429)을 마스크로하여 소자영역(430)상(기판 표면 볼록부) 및 그 주변의 제 2 폴리실리콘막(428)을 RIE법으로 선택적으로 제거한다(제 31 도). 이 때 CVD 실리콘 산화막(427)의 단차부에는 측벽(431)이 형성된다.

다음에 불필요해진 레지스트 패턴(429)을 제거하고 기계연마를 실시하여 제 1 의 폴리실리콘막(423)이 노출할 때까지 연마한다. 폴리실리콘막(428)이 일부잔존하는 것은 제13도에서 설명한 것과 같은 이유이다.

그 후 폴리실리콘막(423,428)을 제거함으로써 거의 평탄한 표면을 얻을 수 있고 주지의 방법을 사용함으로써 노출된 소자 영역(430)의 기판 표면에 MOS게이트 구조, 소스, 드레인 확산층, 배선간 절연층, 리드전극배선 등을 형성하여 필요한 소자를 만들어 넣는다. 이 경우에 실리콘 산화막(427)은 소자 분리 영역이 된다.

또한, 제30도에 도시하는 공정 대신에 폴리실리콘막(428)위에 다시 제 3 의 실리콘 산화막(441)을 CVD법으로 퇴적시키고(제33도), 패턴화된 레지스트(442)를 사용하여 RIE법으로 에치백을 하면 실리콘 산화막(427)의 단차부에는 폴리실리콘막(443) 및 제 3 의 실리콘 산화막(441)이 잔존한다(제34도). 그 후 레지스트를 제거하여 연마를 실시하면 제32도에 도시하는 상태가 된다.

본 실시예에서는 넓은 오목부에도 실리콘 산화막이 퇴적되므로 연마전에 전체의 평면도가 향상되고 연마후의 평탄도가 향상한다.

제35도는 소자 형성 영역이 근접해 있을 때는 그 사이의 오목부에는 제 2 의 스토퍼층을 형성하지 않도록 한 실시예를 도시하는 평면도이다. 본 예에서는 2개의 소자 형성 영역(501,502)이 거리 x 만큼 이격되어 근접해 있고, 이들 주위의 넓은 오목부에는 소자 형성 영역으로부터 거리 a 만큼 이격되어 있는 제 2 의 스토퍼층(510)이 형성되어 있다. 이 스토퍼층에 대해서는 소자 형성 영역상에 퇴적되는 실리콘 산화막의 두께를 w, 최소가공치수를 y로 하여

(1) a w

(2) x 2a + y

인 때는 제 2 의 스토퍼층을 퇴적시키지 않는다고 하는 2 개의 조건이 규정된다.

이러한 조건에 의하여 스토퍼층에 대한 마스크를 간략화할 수 있다.

이와 같은 마스크는 제36도 및 제37도와 같은 순서로 실시된다. 우선 소자 형성 영역(501,502)을 거리 ℓ1 만큼만 확장한다(제 36 도). 이 ℓ1은

ℓ1 (2a + y) / 2

의 조건을 만족하도록 선택된다. 이 결과 거리 x 만큼 근접해 있을 때에는 2개의 소자 영역을 확대한 범위가 합병되어, 패턴(503)이 된다.

다음에 제37도에 도시된 바와 같이 패턴(503)을 전체 둘레에 걸쳐서 ℓ2 만큼 축소시킨다. 이 ℓ2는,

ℓ2 ℓ1 - a

의 조건을 만족하도록 한다. 따라서 이 소자 형성 영역간에는 제 2 의 스토퍼층은 형성되지 않는다.

이와 같은 제 2 의 스토퍼층의 형성은 배선층의 형성시에도 동일하게 적용할 수 있다. 제38도는 이와 같은 예를 도시하는 것으로 2개의 배선층이 근접해있는 경우에는 스토퍼층은 그 사이에는 형성되지 않는다.

이상의 설명과 같이 본 발명의 반도체 장치의 제조 방법에 있어서는, 볼록부와 오목부를 가지는 반도체 기판상에 매몰막을 퇴적한 후, 넓은 오목부에는 과대한 연마를 방지하는 스토퍼막이 형성되므로 평탄도를 손상시키는 과대한 연마가 진전되지 않고 전체적으로 평탄도가 높은 매몰막을 간편하게 얻을 수 있다.

또한, 인접하는 볼록부간의 거리가 소정의 치수 이하인 경우에는 그곳에 스토퍼막을 형성하지 않도록 함으로써 마스크를 간략화할 수 있다.

반도체 기판상의 볼록부상에도 스토퍼층을 형성함으로써 연마 또는 에칭의 종점의 제어가 용이해진다.

또한, 제 1 및 제 2 의 스토퍼층의 재료의 조합(기계적 연마에 있어서의 매몰 재료와 연마속도의 선택성이나 막두께의 최적화)에 의하여 종래의 평탄화 공정에서 필요한 볼록 레지스트층, 평탄화 레지스트층의 형성, 연마전의 RIE 에치백 등의 공정을 생략할 수 있고, 종래 기술보다 간편하고 또 우수한 정밀도로 평탄화한 구조를 실현할 수 있다.

Claims

표면에 오목부 및 볼록부를 갖는 반도체 기판상의 상기 볼록부의 표면상에 제 1 스토퍼층을 형성하는 단계와 ; 매몰막을 상기 반도체 기판의 표면 전체에 형성하여 상기 오목부를 매몰시키는 단계와; 상기 오목부에서 상기 매몰막 표면상에 제 2 스토퍼층을 선택적으로 형성하는 단계와; 상기 제 1 스토퍼층의 표면이 노출될때까지 연마하여 평탄하게 상기 매몰막을 제거하는 단계를 포함하고, 상기 제 2 스토퍼층의 두께는 상기 반도체 기판의 표면상에 있는 상기 볼록부와 오목부 간의 단차 보다 더 작은 것을 특징으로 하는 반도체 장치 제조 방법.
제 1 항에 있어서, 상기 제 1 및 제 2 스토퍼층은 실리콘 질화막 및 폴리실리콘막 중 어느 하나인 것을 특징으로 하는 반도체 장치 제조 방법.
제 1 항에 있어서, 상기 제 1 및 제 2 스토퍼층은 탄소, 텅스텐, 티타늄 및 이러한 요소들 중 어느 하나와 다른 물질과의 조합물로 구성된 그룹으로부터 선택되는 내마성(耐磨性) 물질로 형성된 것을 특징으로 하는 반도체 장치 제조 방법.
제 1 항에 있어서, 두 개의 이웃하는 볼록부 간의 간격이 상기 매몰막의 두께의 두배에 최소 가공 치수를 더한 것 보다 더 클때만, 상기 제 2 스토퍼층은 두 개의 볼록부 사이에 있는 상기 오목부에 매몰된 매몰막상에 상기 제 2 스토퍼층을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 1 항에 있어서, 상기 매몰막의 두께는 반도체 기판상에서 오목부와 볼록부 간의 단차의 80 내지 120% 범위에서 선택되는 것을 특징으로 하는 반도체 장치 제조 방법.
제 1 항에 있어서, 상기 볼록부는 상기 반도체 기판의 초기 표면이고, 상기 오목부는 상기 반도체 기판상에 형성된 홈인 것을 특징으로 하는 반도체 장치 제조 방법.
표면에 오목부 및 볼록부를 갖는 반도체 기판의 상기 볼록부의 표면상에 제 1 스토퍼층을 형성하는 단계와 ; 상기 반도체 기판의 표면 전체에 매몰막을 형성하여 상기 오목부를 매몰시키는 단계와; 상기 오목부에서 상기 매몰막의 표면상에 제 2 스토퍼층을 선택적으로 형성하는 단계와; 상기 제 1 스토퍼층의 표면이 노출될 때 까지 연마하여 평탄하게 상기 매몰막을 제거하는 단계를 포함하고, 상기 볼록부는 실리콘 산화막을 통하여 상기 반도체 기판상에 적층된 제 1 금속배선 층인 것을 특징으로 하는 반도체 장치 제조 방법.
제 7 항에 있어서, 상기 제 1 및 제 2 스토퍼층을 제거한 후에, 층간 절연막으로서 실리콘 산화막을 퇴적하는 단계와; 상기 퇴적된 실리콘 산화막에 제 2 금속 배선층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
표면상에 오목부 및 볼록부를 갖는 반도체 기판의 표면상에 매몰막을 형성하여 상기 오목부를 매몰시키는 단계와 ; 상기 오목부에서 상기 매몰막의 표면상에 제 1 스토퍼층을 선택적으로 형성하는 단계와; 상기 오목부의 표면이 노출될 때까지 연마하여 평탄하게 상기 매몰막을 제거하는 단계와; 두 개의 이웃하는 볼록부 간의 거리가 매몰막 두께의 두배에 최소 가공 치수를 더한 것 보다 더 클 때 두 개의 볼록부 사이에 있는 상기 오목부에 매몰된 매몰막상에 제 2 스토퍼층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
표면상에 오목부 및 볼록부를 갖는 반도체 기판의 상기 볼록부의 표면상에 제 1 스토퍼층으로서 제 1 폴리실리콘층을 형성하는 단계와; 상기 반도체 기판의 표면 전체에 매몰막을 형성하여 상기 오목부를 매몰시키는 단계와; 상기 매몰막의 단차 부분에 측벽을 형성하는 이방성 에칭에 따라 상기 오목부에서 실리콘층 매몰막의 표면상에 선택적으로 제 2 스토퍼층으로서 제 2 폴리실리콘층을 형성하는 단계와; 상기 제 1 스토퍼층의 표면이 노출될 때까지 연마하여 평탄하게 상기 매몰막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 10 항에 있어서, 상기 제 2 폴리실리콘층을 선택적으로 형성하는 단계와; 상기 퇴적된 제 2 폴리실리콘층상에 상기 제 2 폴리실리콘층에 존재하는 단차 이상의 두께로 실리콘 산화막을 퇴적하는 단계와; 상기 제 2 폴리실리콘층과 함께 상기 퇴적된 산화막을 패터닝하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 10 항에 있어서, 두 개의 이웃하는 볼록부 간의 거리가 상기 매몰막 두께의 두배에 최소가공치수를 더한 것 보다 더 클 때에만, 상기 두 개의 볼록부 사이에 있는 상기 오목부에 매몰된 매몰막상에 제 2 스토퍼층을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
반도체 기판상에 제 1 실리콘 산화막과 제 1 스토퍼층을 형성하는 단계와; 포토레지스트막을 사용하여 상기 제 1 실리콘 산화막과 상기 제 1 스토퍼층을 패터닝하는 단계와; 상기 제 1 실리콘 산화물과 상기 제 1 스토퍼층의 나머지 부분을 사용하여 상기 반도체 기판을 에칭하여 오목부를 형성하는 단계와 ; 상기 오목부의 측면 및 저면에 제 2 실리콘 산화막을 형성하는 단계와; 상기 반도체 기판의 표면 전체에 매몰막을 형성하여 상기 오목부를 매몰시키는 단계와; 상기 오목부에서 상기 매몰막의 표면상에 선택적으로 제 2 스토퍼층을 형성하는 단계와; 상기 제 1 스토퍼층이 노출될 때까지 연마하여 평탄하게 상기 매몰막을 제거하는 단계와; 상기 제 1 및 제 2 스토퍼층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 13 항에 있어서, 상기 제 1 및 제 2 스토퍼는 실리콘 질화막인 것을 특징으로 하는 반도체 장치 제조 방법.
제 13 항에 있어서, 상기 제 1 및 제 2 스토퍼는 폴리실리콘막인 것을 특징으로 하는 반도체 장치 제조 방법.
제 13 항에 있어서, 상기 제 1 및 제 2 스토퍼층은 탄소, 텅스텐, 티타늄 및 이러한 요소들 중 어느 하나와 또다른 물질과의 조합물로 구성된 그룹으로부터 선택된 내마성 물질로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
제 13 항에 있어서, 상기 매몰막의 두께는 상기 반도체 기판상의 오목부 및 볼록부 간의 단차의 80 내지 120% 범위에서 선택되는 것을 특징으로 하는 반도체 장치 제조 방법.
제 13 항에 있어서, 상기 제 1 및 제 2 스토퍼층이 제거된 후에, 상기 제 1 실리콘 산화막을 제거하여 상기 기판의 표면을 노출시키는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
반도체 기판상에 제 1 실리콘 산화막, 제 1 금속 배선층 및 제 1 스토퍼층을 형성하는 단계와; 포토레지스트막을 사용하여 상기 제 1 스토퍼층 및 상기 제 1 금속 배선층을 패터닝하고 상기 제 1 스토퍼층 및 제 1 금속 배선층의 잔존 부분을 볼록부로 제거된 부분은 오목부로 하는 단계와; 상기 반도체 기판의 표면 전체에 매몰막을 형성하여 상기 오목부를 매몰시키는 단계와; 상기 오목부에서 상기 매몰막의 표면상에 선택적으로 제 2 스토퍼층을 형성하는 단계와; 상기 제 1 스토퍼층의 표면이 노출될 때까지 연마하여 평탄하게 상기 매몰층을 제거하는 단계와; 상기 제 1 및 제 2 스토퍼층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 19 항에 있어서, 상기 제 1 금속 배선층은 알루미늄층인 것을 특징으로 하는 반도체 장치 제조 방법.
제 19 항에 있어서, 상기 제 1 및 제 2 스토퍼층이 제거된 후, 층간 절연막으로서 실리콘 산화막을 퇴적하는 단계와; 상기 퇴적된 실리콘 산화막에 제 2 금속 배천층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 21 항에 있어서, 상기 제 2 금속 배선층이 알루미늄층인 것을 특징으로 하는 반도체 장치 제조 방법.
반도체 기판상에 제 1 실리콘 산화막 및 제 1 금속 배선층을 형성하는 단계와; 포토레지스트막을 사용하여 상기 제 1 금속 배선층을 패터닝하고 상기 제 1 금속 배선층의 잔존 부분은 볼록부로 제거된 부분은 오목부로 하는 단계와; 상기 반도체 기판의 표면 전체에 매몰막을 형성하여 상기 오목부를 매몰시키는 단계와; 상기 오목부에서 상기 매몰막의 표면상에 선택적으로 스토퍼층을 형성하는 단계와; 상기 제 1 금속 배선층이 노출될 때까지 연마하는 평탄하게 상기 매몰막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 23 항에 있어서, 상기 제 1 금속 배선층이 알루미늄층인 것을 특징으로 하는 반도체 장치 제조 방법.
반도체 기판의 표면상에 오목부 및 볼록부를 형성하는 단계와; 오목부 및 볼록부를 갖는 반도체 기판의 표면상에 매몰막을 형성하는 상기 오목부를 매몰시키는 단계와; 상기 매몰막의 표면상에 스토퍼 패턴으로 스토퍼층을 형성하는 단계와; 상기 볼록부의 표면이 노출될 때까지 연마하여 평탄하게 상기 매몰막을 제거 하는 단계와; 상기 스토퍼층을 제거하는 단계를 포함하고, 상기 스토퍼 패턴은; 상기 볼록부 패턴을 거리 ℓ1만큼 연장하여 연장된 패턴을 형성하는 단계와; 상기 연장된 패턴을 합병하여 합병된 패턴을 형성하는 단계와; 상기 합병된 패턴을 거리 ℓ1 보다 작은 거리 ℓ2 만큼 축소시켜 상기 스토퍼 패턴을 형성하는 단계를 이용하여 얻어지는 것을 특징으로 하는 반도체 장치 제조 방법.
제 25 항에 있어서, ℓ2 ℓ1-a (a는 상기 볼록부의 패턴 간의 최소 거리값)의 수식을 만족시키는 것을 특징으로 하는 반도체 장치 제조 방법.
제 25 항에 있어서, ℓ1 (2a+y)/2 (a는 상기 볼록부의 패턴 간의 최소 거리값이고, y는 최소 가공 치수)의 수식을 만족시키는 것을 특징으로 하는 반도체 장치 제조 방법.
반도체 기판의 표면상에 오목부 및 볼록부를 형성하는 단계와; 상기 반도체 기판상의 볼록부에 제 1 스토퍼층을 형성하는 단계와; 표면에 볼록부 및 오목부를 갖는 상기 반도체 기판의 표면상에 매몰막을 형성하여 상기 오목부를 매몰시키는 단계와 ; 상기 매몰막의 표면상에 스토퍼 패턴으로 제 2 스토퍼층을 형성하는 단계와; 상기 제 1 스토퍼층이 노출될 때까지 연마하여 평탄하게 상기 매몰막을 제거하는 단계와; 상기 제 1 스토퍼층을 제거하는 단계를 포함하고, 상기 스토퍼 패턴은; 상기 볼록부 패턴을 거리 ℓ1 만큼 연장하여 연장된 패턴을 형성하는 단계와; 상기 연장된 패턴을 합병하여 합병된 패턴을 형성하는 단계와; 상기 거리 ℓ1 보다 작은 거리 ℓ2 만큼 상기 합병된 패턴을 축소하여 상기 스토퍼 패턴을 형성하는 단계를 이용하여 얻어지는 것을 특징으로 하는 반도체 장치 제조 방법.
제 18 항에 있어서, ℓ2 ℓ1-a (a는 상기 볼록부 패턴 간의 최소 거리값)의 수식을 만족시키는 것을 특징으로 하는 반도체 장치 제조 방법.
제 18 항에 있어서, ℓ1 (2a+y)/2 (a는 상기 볼록부 패턴 간의 최소 거리값이고, y는 최소 가공 치수)의 수식을 만족시키는 것을 특징으로 하는 반도체 장치 제조 방법.