KR0132837B1 - 도판트의 농도가 다른 도전층으로 구성된 스토리지전극을 갖는 반도체장치의 커패시터 및 그 제조방법 - Google Patents
도판트의 농도가 다른 도전층으로 구성된 스토리지전극을 갖는 반도체장치의 커패시터 및 그 제조방법Info
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- 239000003990 capacitor Substances 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000003860 storage Methods 0.000 title abstract description 41
- 239000002019 doping agent Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 238000002955 isolation Methods 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 238000000926 separation method Methods 0.000 abstract description 16
- 239000004020 conductor Substances 0.000 abstract description 15
- 238000000151 deposition Methods 0.000 abstract description 13
- 238000001459 lithography Methods 0.000 abstract description 9
- 238000000059 patterning Methods 0.000 abstract description 3
- 210000004027 cell Anatomy 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 210000004692 intercellular junction Anatomy 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H01L28/75—
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체장치의 커패시터 및 그 제조방법이 개시되어 있다.
반도체기판 상에 활성영역을 한정하기 위해 소자분리 영역이 형성되고, 상기 소자분리 영역이 형성된 상기 기판 상에는 활성영역을 노출시키는 개구부를 갖는 절연층이 형성된다. 상기 절연층 상에는, 상기 개구부를 통해 상기 활성영역과 접속하는 제1도우핑 농도의 도판트를 갖는 제1도전층과, 상기 제1도전층 상에 형성된 상기 제1도우핑 농도보다 높은 제2도우핑 농도의 상기 도판트를 갖는 제2도전층으로 이루어진 커패시터의 제1전극이 형성된다. 상기 제1전극 상에는 커패시터의 유전체막 및 제2전극이 차례로 형성된다. 커패시터의 특성을 개선시키면서 분리 펀치쓰루우를 방지할 수 있다.
Description
제1도는 스토리지 전극의 도우핑 농도에 따른 분리특성을 나타내는 그래프.
제2도는 스토리지 전극의 도우핑 농도에 따른 Cmin/Cmax 비를 시뮬레이션으로 계산한 그래프.
제3도 내지 제7도는 본 발명에 의해 제조될 수 있는 반도체장치의 커패시터의 예들을 나타내는 단면도들.
제8도 내지 제10도는 본 발명에 의해 제조된 반도체장치의 커패시터 특성을 설명하기 위한 단면도들.
제11도 내지 제14도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.
제15도 내지 제18도는 본 발명의 제2실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.
제19도 내지 제21도는 본 발명의 제3실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.
＊ 도면의 주요부분에 대한 부호의 설명
10,20,30,40,50 : 반도체기판 11,21,31,41,51 : 활성영역
12,22,32,42,52 : 분리영역 13,23,33,43,53 : 절연층
14,24,34,44,54 : 정션 15,25,35,45,55 : 개구부
16,26,36,46,56 : 스토리지 전극 17,27,37,47,57 : 유전체막
18,28,38,48,58 : 플레이트전극 49 : 패드전극
59 : 매몰전극
본 발명은 반도체장치의 커패시터 및 그 제조방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory) 셀에서의 커패시터 및 그 제조방법에 관한 것이다.
일반적으로, DRAM셀에 사용되는 커패시터를 제조하는 방법은 다음과 같다.
먼저, 활성영역이 한정된 반도체기판 상에 상기 활성영역을 노출시키는 개구부를 갖는 절연층을 형성하고, 상기 개구부를 통해 활성영역에 접속되는 커패시터의 스토리지 전극을 상기 절연층 상에 형성한다. 이때, 상기 스토리지 전극을 도우핑시키는 방법으로는, 첫째, 다결정실리콘을 침적한 후 불순물 이온을 주입하여 상기 다결정실리콘층을 전도체로 만드는 방법, 둘째, 실리콘을 침적함과 동시에 인-시튜(In-Situ)방법으로 도우핑시키는 인-시튜 침적방법, 및 셋째, 다결정실리콘을 침적한 후 POC13등에 의해 도우핑시키는 방법들이 있다.
한편, 반도체장치가 고집적화됨에 따라 개별 소자들을 전기적으로 분리시키는 소자분리 영역의 크기도 점차 서브-마이크론까지 감소하고 있다. 따라서, 스토리지 전극을 형성할 때, 그 도우핑 농도가 너무 크게되면 후속의 열처리 공정에 의해서 도판트(Dopant)가 스토리지 전극의 밖으로 확산되게 된다. 이렇게 되면, 셀과 셀 정션(Junction)들 사이의 거리가 짧아져서 메모리 셀 내에서 분리 펀치쓰루우(Isolation Punchthrough)가 나타난다.
제1도는 스토리지 전극의 도우핑 농도에 따른 분리특성을 나타내는 그래프이다. 제1도에 도시된 바와 같이, 분리영역간의 간격이 1.0㎛이하가 되면 스토리지 전극의 도우핑 농도가 높을 때 분리 펀치쓰루우가 나타난다. 반면에, 이를 방지하기 위해서 스토리지 전극의 도우핑 농도를 낮추게 되면 스토리지 전극의 표면이 공핍(Depletion)되기 쉬어 커패시터의 최소 커패시턴스와 최대 커패시턴스의 비(이하, ″Cmin/Cmax비″이라 한다)가 매우 작아진다. DRAM셀에서 커패시터의 Cmin/Cmax비가 작아지면 센싱 마진(Sensing margin)이 작아지게 되어 리프레쉬(Refresh)특성이 나빠지고 소프트-에러율(Soft Error Rate)이 증가한다.
제2도는 스토리지 전극의 도우핑 농도에 따른 Cmin/Cmax 비를 시뮬레이션(Simulation)으로 계산한 그래프이다. 제2도에 도시된 바와같이, 스토리지 전극의 도우핑 농도가 1E20/㎤ 이하가 되면 Cmin/Cmax 비가 급격하게 감소함을 알 수 있다.
따라서, 스토리지 전극의 도우핑 농도를 낮추면 Cmin/Cmax 비가 작아지고, 도우핑 농도를 높이면 분리 펀치쓰루우가 발생하는 상반된 문제점을 갖게 된다.
미합중국 특허 제4,910,566호 및 제4,799,093호에는 스토리지 전극에 N형의 불순물 이온을 주입함으로써 전도율(Conductivity)을 유지시키는 방법이 개시되어 있으나, 상술한 스토리지 전극의 도우핑 농도에 따른 문제점에 대해서는 전혀 언급하고 있지 않다.
본 발명의 목적은 서브-마이크론 이하의 분리영역에서 펀치쓰루우가 발생하지 않으면서 Cmin/Cmax 비가 감소되지 않는 반도체장치의 커패시터를 제공하는데 있다.
본 발명의 다른 목적은 상기 커패시터를 제조하는데 특히 적합한 반도체장치의 커패시터 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 활성영역을 한정하기 위해 형성된 소자분리 영역; 상기 소자분리 영역이 형성된 상기 기판 상에 형성되고, 상기 활성영역을 노출시키는 개구부를 갖는 절연층; 상기 절연층 상에 형성되고, 상기 개구부를 통해 상기 활성영역과 접속하는 제1도우핑 농도의 도판트를 갖는 제1도전층과, 상기 제1도전층상에 형성된 상기 제1도우핑 농도보다 높은 제2도우핑 농도의 상기 도판트를 갖는 제2도전층으로 이루어진 제1전극; 및 상기 제1전극 상에 차례로 형성된 유전체막 및 제2전극을 구비하는 것을 특징으로 하는 반도체장치의 커패시터를 제공한다.
본 발명의 실시예에 의하면, 상기 제1도우핑 농도는 5E19/㎤이하이고, 상기 제2도우핑 농도는 5E19/㎤이상인 것이 바람직하다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 활성영역을 한정하기 위한 소자분리 영역을 형성하는 단계; 상기 소자분리 영역이 형성된 상기 기판 상에 제1절연층을 형성하는 단계; 상기 제1절연층을 식각하여 상기 활성영역을 노출시키는 제1개구부를 형성하는 단계; 상기 제1개구부가 형성된 결과물 상에, 상기 제1개구부를 통해 상기 활성영역과 접속되는 제1도우핑 농도의 도판트를 갖는 제1도전층과, 상기 제1도전층 상에 형성된 상기 제1도우핑 농도보다 높은 제2도우핑 농도의 상기 도판트를 갖는 제2도전층으로 이루어진 제1전극을 형성하는 단계; 및 상기 제1전극 상에 유전체막 및 제2전극을 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법을 제공한다.
본 발명의 바람직한 일실시예에 의하면, 상기 제1도전층은 상기 제1개구부를 매몰하도록 형성한다.
본 발명의 바람직한 다른 실시예에 의하면 상기 제1전극을 형성하는 단계는, 상기 제1절연층 상에, 상기 제1개구부를 통해 상기 활성영역에 접속되는 제1도우핑 농도의 도판트를 갖는 제1도전층을 형성하는 단계; 상기 제1도전층 상에 제2절연층을 형성하는 단계; 상기 제2절연층을 식각하여 상기 제1도전층을 노출시키는 제2개구부를 형성하는 단계: 및 상기 제2개구부가 형성된 결과물 상에, 상기 제2개구부를 통해 상기 제1도전층과 접속하는, 상기 제1도우핑 농도보다 높은 제2도우핑 농도의 상기 도판트를 갖는 제2도전층을 형성하는 단계로 이루어진다.
본 발명의 바람직한 또다른 실시예에 의하면, 상기 제1전극은 인-시튜 도우핑 방법에 의해 제1도전층 및 제2도전층을 동시에 형성한다.
상기 제1개구부는 리소그라피 공정 또는 측벽 스페이서를 이용하여 형성할 수 있고, 상기 제1전극을 구성하는 물질로는, 다결정실리콘 및 비정질실리콘(Amorphous Silicon)에서 선택된 어느 한 물질을 사용하거나, 상기 두물질들을 조합한 물질을 사용하는 것이 바람직하다.
본 발명은 스토리지 전극을 형성할 때, 도판트의 도우핑 농도가 낮은 제1도전층을 형성하여 분리 펀치쓰루우를 방지한 다음, 도판트의 도우핑 농도가 높은 제2도전층을 상기 제1도전층 상에 형성하여 커패시터의 Cmin/Cmax비를 개선시킨다.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.
제3도 내지 제7도는 본 발명에 의해 제조될 수 있는 반도체장치의 커패시터의 예들을 나타내는 단면도들이다.
제3도는 DRAM에서의 통상적인 스택(Stack) 커패시터 셀의 단면도이고; 제4도는 이층 스택 커패시터 셀; 제5도는 원통(Cylindrical)형 스택 커패시터 셀; 제6도는 스토리지 전극과 활성영역 사이에 패드전극을 형성하는 커패시터 셀; 그리고 제7도는 개구부에 매몰전극을 형성한 후 커패시터를 제조하는 셀의 단면도이다.
제3도 내지 제7도에서 참조부호 10,20,30,40 및 50은 반도체기판을 나타내고; 11,21,31,41 및 51은 활성영역; 12,22,32,42 및 52는 분리영역; 3,23,33,43 및 53은 절연층; 14,24,34,44 및 54는 정션; 15,25,35,45 및 55는 개구부; 16,26,36,46 및 56은 스토리지 전극; 17,27,37,47 및 57은 유전체막; 18,28,38,48 및 58은 플레이트전극; 49는 패드전극; 그리고 59는 매몰전극을 나타낸다.
상기 제3도 내지 제7도에 도시된 바와 같이, 셀과 셀 분리영역들 사이의 거리는 ″A″이며, 스토리지 전극에 도우핑되어 있는 도판트 및 활성영역에 도우핑되어 있는 도판트가 확산되어 형성된 정션들 사이의 거리는 ″B″이다. 상기 분리영역들 사이의 거리 ″A″가 서브-마이크론 이하가 되고, 또한, 스토리지 전극의 도판트의 도우핑 농도가 높아서 정션들 사이의 거리 ″B″가 작아지면 분리 펀치쓰루우가 발생한다.
따라서, 이를 방지하기 위하여 스토리지 전극을 형성할 때, 스토리지 전극의 하부에는 도판트의 도우핑이 낮은 도전층을 형성하여, 분리 펀치쓰루우를 방지하고, 그 상부에는 도판트의 도우핑이 높은 도전층을 형성하여 커패시터의 특성, 예컨대 Cmin/Cmax 비를 개선시킨다.
제8도 내지 제10도는 본 발명에 의해 제조된 반도체장치의 커패시터 특성을 설명하기 위한 단면도들이다.
제8도는 통상적인 스택 커패시터 셀의 단면도로서, 상기 스택 커패시터 셀은, 반도체기판(10)에 활성영역(11)을 한정하기 위하여 형성된 분리영역(12), 상기 분리영역(12)이 형성된 기판 상에 형성되고, 상기 활성영역(11)을 노출시키는 개구부(15)를 갖는 절연층(13), 상기 개구부(15)를 통해 활성영역(11)에 접속되는 스토리지 전극(16,16′), 상기 스토리지 전극(16) 상에 차례로 형성된 유전체막(17) 및 플레이트전극(18), 그리고, 상기 스토리지 전극(16)에 도우핑된 도판트와 활성영역(11)에 도우핑된 도판트가 밖으로 확산되어 형성된 정션(14)으로 이루어져 있다. 상기 스토리지 전극(16)의 도우핑 농도가 높아지면 후속 열처리 공정에 의해 스토리지 전극(16) 내의 도판트가 기판(10)으로 확산되어 활성영역의 정션(14) 깊이를 증가시킨다. 따라서, 본 발명은 개구부(15)를 형성한 다음, 도판트의 도우핑 농도가 낮은 제1도전층(16′)을 형성하고, 계속해서 상기 제1도전층(16′) 상에 도판트의 도우핑 농도가 높은 제2도전층(16)을 형성함으로써 스토리지 전극을 완성한다.
제9도는 스토리지 전극과 활성영역 사이에 패드전극을 형성하는 커패시터 셀의 단면도이다. 개구부(45)를 통해 활성영역(41)에 접속되는 패드전극(49)은 도판트의 도우핑 농도가 낮은 도전층을 침적하여 형성되고, 상기 패드전극(49)과 접속되는 스토리지 전극(46)은 도판트의 도우핑 농도가 높은 도전층을 침적하여 형성된다. 상기 패드전극(49)은 분리 펀치쓰루우를 방지하는 역할을 한다 (미설명부호는 상기 제6도에서와 동일한 부재를 나타낸다).
제10도는 개구부에 매몰전극을 형성하는 커패시터 셀의 단면도이다.
활성영역(51)을 노출시키는 개구부(55)를 매립하는 매몰전극(59)을 도판트의 도우핑 농도가 낮은 도전층을 침적하여 형성함으로써 분리 펀치쓰루우를 방지한다. 상기 매몰전극(59)과 접속되는 스토리지 전극(56)은 도판트의 도우핑 농도가 높은 도전층을 침적하여 형성됨으로써 커패시터의 특성을 개선시킨다 (미설명부호는 상기 제7도에서와 동일한 부재를 나타낸다).
제11도 내지 제14도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.
제11도는 절연층(13)을 형성하는 단계를 도시한다. 반도체기판(10)상에 선택적으로 분리영역(12)을 형성하여 소자가 형성될 활성영역(11)을 한정한다. 이어서, 상기 분리영역(12)이 형성된 기판(10) 상에 불순물 이온을 주입하여 상기 활성영역(11)에 정션(14)을 형성한다. 다음에, 결과물 전면에 절연물질, 예컨데 화학기상증착(Chemical Vapor Deposition; 이하 ″CVD″라 한다) 산화물, CVD 질화물 또는 BPSG(BoroPhophousSilicate Glass)를 500∼2,000Å의 두께로 침적하여 절연층(13)을 형성한다.
제12도는 상기 절연층(13)을 선택적으로 식각하여 활성영역(11)을 노출시키는 개구부(15)를 형성하는 단계를 도시한다. 여기서, 상기 개구부(15)를 형성하는 방법은, 리소그라피 공정에 의한 방법 또는 측벽 스페이서를 이용한 셀프얼라인(Self-align) 방법 중의 어느 것이 될 수 있다.
제13도는 제1도전층(16′) 및 제2도전층(16)을 형성하는 단계를 도시한다. 상기 개구부(15)가 형성된 결과물 전면에 도전물질, 예컨데 다결정실리콘 또는 비정질실리콘을 침적하여 제1도전층(16′)을 형성한다.
여기서, 상기 제1도전층(16′)을 형성하기 위하여, 도판트가 도우핑이 되지 않은 고유(Intrinsic) 다결정실리콘 또는 비정질실리콘을 침적할수도 있고, 도판트의 도우핑 농도가 낮은 도전물질을 침적할 수도 있다.
이때, 상기 제1도전층(16′)을 도우핑시키는 방법으로, 먼저 도판트가 도우핑이 되지 않은 도전물질을 침적한 다음 도판트를 이온주입하는 방법이나, 인-시튜로 도판트가 도우프된 도전물질을 침적하는 방법, 또는 도전물질을 침적한 후 POC13등에 의해 도판트를 도우핑시키는 방법들을 사용할 수 있다. 상기 제1도전층(16′)의 도판트의 도우핑 농도는 1E19/㎤ 이하로 조절하였다. 다음에, 상기 제1도전층(16′) 상에, 상기 제1도전층(16′)보다 도판트의 도우핑 농도가 높은, 예컨데 1E20/㎤이상으로 도우프된 도전물질을 침적하여 제2도전층(16)을 형성한다.
제14도는 커패시터를 형성하는 단계를 도시한다. 리소그라피 공정을 이용하여 상기 제2도전층(16) 및 제1도전층(16′)을 패터닝함으로써, 그 하부는 도판트의 도우핑 농도가 낮고 그 상부는 도판트의 도우핑 농도가 높은 스토리지 전극(16,16′)을 형성한다. 이어서, 상기 스토리지 전극(16,16′) 상에 유전물질을 도포하여 유전체막(17)을 형성하고, 계속해서 사기 유전체막(17) 상에 불순물이 도우프된 도전물질을 침적하여 플레이트 전극(18)을 형성함으로써, 스택 커패시터를 완성한다.
제15도 내지 제18도는 본 발명의 제2실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.
제15도는 제1절연층(43′)을 형성하는 단계를 도시한다.
반도체기판(40) 상에 분리영역(42)을 형성하여 활성영역(41)을 한정한다.
이어서, 상기 분리영역(42)이 형성된 기판(40) 상에 불순물 이온을 주입하여 상기 활성영역(41)에 정션(44)을 형성한다. 다음에, 결과물 전면에 절연물질, 예켄데 CVD 질화물 또는 BPSG를 침적하여 제1절연층(43′)을 형성한다.
제16도는 패드전극(49)을 형성하는 단계를 도시한다. 상기 제1절연층(43′)을 전면 이방성식각하여 제1개구부(45)를 형성한다. 이때, 상기 제1개구부(45)는 제17도에 도시된 바와 같이 리소그라피 공정에 의해 상기 제1절연층(43′)을 선택적으로 식가함으로써 형성될 수도 있다.
이어서, 상기 제1개구부(45)가 형성된 결과물 전면에 도전물질, 예컨데 다결정실리콘 또는 비정질실리콘을 침적하고, 이를 리소그라피 공정으로 패터닝함으로써 상기 제1개구부(45)를 통해 활성영역(41)에 접속되는 패드전극(49)을 형성한다. 이때, 상기 패드전극(49)의 도판트의 도우핑 농도를 1E19/㎤ 정도가 되도록 함으로써, 패드전극(49) 내의 도판트가 상기 패드전극(49)으로부터 기판(40)내로 확산되는 것을 최소한으로 억제한다.
제18도는 커패시터를 형성하는 단계를 도시한다. 상기 패드전극(49)이 형성된 결과물 전면에 절연물질을 침적하여 제2절연층(43)을 형성한다. 이어서, 리소그라피 공정으로 상기 제2절연층(43)을 선택적으로 식각하여 패드전극(49)을 노출시키는 제2개구부(도시되지 않음)를 형성한다. 다음에 상기 제2개구부가 형성된 결과물 전면에 상기 패드전극(49)보다 도판트의 도우핑 농도가 높은 도전물질을 침적한 다음, 이를 리소그라피 공정으로 패터닝함으로써 스토리지 전극(46)을 형성한다. 이어서, 상기 스토리지 전극(46) 상에 유전물질 및 도전물질을 차례로 침적하여 유전체막(47) 및 플레이트 전극(48)을 형성한다.
제19도 내지 제21도는 본 발명의 제3실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.
제19도는 절연층(53)을 형성하는 단계를 도시한다. 반도체기판(50)상에 분리영역(52)을 형성하여 활성영역(51)을 한정한다. 이어서, 상기 분리영역(52)이 형성된 기판(50) 상에 불순물 이온을 주입하여 상기 활성영역(51)에 정션(54)을 형성한다. 다음에, 결과물 전면에 절연물질, 예컨데 CVD 산화물, CVD 질화물 또는 BPSG를 3,000∼4,000Å의 두께로 침적하여 절연층(53)을 형성한다.
제20도는 개구부(55) 및 매몰전극(59)을 형성하는 단계를 도시한다.
리소그라피 공정으로 상기 절연층(53)을 선택적으로 식각하여 활성영역(51)을 노출시키는 개구부(55)를 형성한다. 이어서, 상기 개구부(55)가 형성된 결과물 전면에 도전물질, 예컨데 다결정실리콘 또는 비정질실리콘을 도판트의 도우핑 농도가, 예컨데 1E19/㎤ 이하로 낮아지도록 조절하여 침적한 다음, 상기 도전물질층을 에치백(Etch-back)하여 개구부(55)를 매립하는 매몰전극(59)을 형성한다.
제21도는 커패시터를 형성하는 단계를 도시한다. 상기 매몰전극(59)이 형성된 결과물 전면에 도전물질, 예컨데 다결정실리콘을 도판트의 도우핑 농도를 1E20/㎤ 이상으로 조절하여 침적한 다음, 이를 리소그라피 공정으로 패터닝함으로써 상기 매몰전극(59)과 접속하는 스토리지 전극(56)을 형성한다. 이어서, 상기 스토리지 전극(56) 상에 유전체막(57) 및 플레이트 전극(58)을 차례로 형성하여 커패시터를 완성한다.
이상 상술한 바와 같이 본 발명에 의하면, 스토리지 전극의 형성시, 도판트의 도우핑 농도가 낮은 제1도전층을 형성한 다음, 상기 제1도전층상에, 제1도전층보다 도판트의 도우핑 농도가 높은 제2도전층을 형성한다. 따라서, 상기 도판트의 도우핑 농도가 낮은 제1도전층에 의해 분리 펀치쓰루우를 방지할 수 있고, 도판트의 도우핑 농도가 높은 제2도전층에 의해 커패시터의 특성, 예컨대 Cmin/Cmax 비를 개선시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (8)
- 반도체기판 상에 활성영역을 한정하기 위해 형성된 소자분리 영역; 상기 소자분리 영역이 형성된 상기 기판 상에 형성되고, 상기 활성영역을 노출시키는 개구부를 갖는 절연층; 상기 절연층 상에 형성되고, 상기 개구부를 통해 상기 활성영역과 접속하는 제1도우핑 농도의 도판트를 갖는 제1도전층과, 상기 제1도전층상에 형성된 상기 제1도우핑 농도보다 높은 제2도우핑 농도의 상기 도판트를 갖는 제2도전층으로 이루어진 제1전극; 및 상기 제1전극 상에 차례로 형성된 유전체막 및 제2전극을 구비하는 것을 특징으로 하는 반도체장치의 커패시터.
- 제1항에 있어서, 상기 제1도우핑 농도는 5E19/㎤이하이고, 상기 제2도우핑 농도는 5E19/㎤ 이상인 것을 특징으로 하는 반도체장치의 커패시터.
- 반도체기판 상에 활성영역을 한정하기 위한 소자분리 영역을 형성하는 단계; 상기 소자분리 영역이 형성된 상기 기판 상에 제1절연층을 형성하는 단계; 상기 제1절연층을 식각하여 상기 활성영역을 노출시키는 제1개구부를 형성하는 단계; 상기 제1개구부가 형성된 결과물 상에, 상기 제1개구부를 통해 상기 활성영역과 접속하는 제1도우핑 농도의 도판트를 갖는 제1도전층과, 상기 제1도전층 상에 형성된 상기 제1도우핑 농도보다 높은 제2도우핑 농도의 상기 도판트를 갖는 제2도전층으로 이루어진 제1전극을 형성하는 단계; 및 상기 제1전극 상에 유전체막 및 제2전극을 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제3항에 있어서, 상기 제1도전층은 상기 제1개구부를 매몰하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제3항에 있어서, 상기 제1전극을 형성하는 단계는, 상기 제1절연층 상에, 상기 제1개구부를 통해 상기 활성영역에 접속하는 제1도우핑 농도의 도판트를 갖는 제1도전층으로서 패드도전층을 형성하는 단계; 상기 제1도전층 상에 제2절연층을 형성하는 단계; 상기 제2절연층을 식각하여 상기 제1도전층을 노출시키는 제2개구부를 형성하는 단계; 및 상기 제2개구부가 형성된 결과물 상에, 상기 제2개구부를 통해 상기 제1도전층과 접속하는, 상기 제1도우핑 농도보다 높은 제2도우핑 농도의 상기 도판트를 갖는 제2도전층을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제3항에 있어서, 상기 제1개구부는 측벽스페이서를 이용하여 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제3항에 있어서, 상기 제1전극을 구성하는 물질로서, 다결정실리콘 및 비정질실리콘에서 선택된 어느 한 물질을 사용하거나, 상기 두 물질들을 조합한 물질을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
- 제3항에 있어서, 상기 제1전극은 인-시튜 도우핑 방법에 의해 제1도전층 및 제2도전층이 동시에 형성되어 이루어지는 것을 특징으로하는 반도체장치의 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010488A KR0132837B1 (ko) | 1994-05-13 | 1994-05-13 | 도판트의 농도가 다른 도전층으로 구성된 스토리지전극을 갖는 반도체장치의 커패시터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010488A KR0132837B1 (ko) | 1994-05-13 | 1994-05-13 | 도판트의 농도가 다른 도전층으로 구성된 스토리지전극을 갖는 반도체장치의 커패시터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950034728A KR950034728A (ko) | 1995-12-28 |
| KR0132837B1 true KR0132837B1 (ko) | 1998-04-16 |
Family
ID=19383015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940010488A KR0132837B1 (ko) | 1994-05-13 | 1994-05-13 | 도판트의 농도가 다른 도전층으로 구성된 스토리지전극을 갖는 반도체장치의 커패시터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0132837B1 (ko) |
-
1994
- 1994-05-13 KR KR1019940010488A patent/KR0132837B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950034728A (ko) | 1995-12-28 |
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