KR0124958B1 - 액정용 박막트랜지스터 및 그 제조방법 - Google Patents
액정용 박막트랜지스터 및 그 제조방법Info
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- 239000010409 thin film Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000013078 crystal Substances 0.000 title 1
- 239000007788 liquid Substances 0.000 title 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 50
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 50
- 239000010703 silicon Substances 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 23
- 239000002184 metal Substances 0.000 claims abstract description 20
- 239000010408 film Substances 0.000 claims description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims 2
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000012827 research and development Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
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Abstract
본 발명은 액정표시패널에 관한 것으로, 투명기판 상에 소정 두께의 실리콘/제1절연막/게이트용 폴리실리콘을 연속 적층하는 공정과, 상기 게이트용 폴리실리콘에 염화인을 도핑한 후 게이트전극을 형성하고 이온을 주입하는 공정과, 상기 게이트전극이 형성된 기판 상에 포토레지스트를 도포하여 실리콘층을 패터닝함과 동시에 상기 게이트전극을 에칭하여 상기 게이트전극과 일정 간격 이격되게 게이트 배선부를 형성하는 공정과, 상기 패턴 형성된 기판 상에 전극배선 분리용 제2절연막을 형성하는 공정과, 상기 게이트전극과 게이트 배선부 및 실리콘 패턴 상에 콘택홀을 형성하는 공정, 및 상기 콘택홀을 통하여 상기 게이트전극 및 게이트 배선부가 연결되도록 금속배선을 형성하는 공정을 걸쳐 액정용 박막트랜지스터를 형성시키므로써 누설전류(leak) 발생부위를 보완하면서도 공정 단순화를 이룰 수 있게 되어 LCD의 신뢰성을 향상시킬 수 있게 된다.
Description
제1(a)도 내지 제1(f)도는 종래 기술에 의한 액정용 박막트랜지스터의 제조공정을 도시한 공정순서도.
제2도는 제1도에 도시된 액정용 박막트랜지스터의 구조를 도시한 평면도.
제3(a)도 내지 제3(c)도는 상기 박막트랜지스터의 실리콘과 게이트에 야기되는 누설전류 방지를 위한 종래 제조공정을 도시한 공정순서도.
제4(a)도 내지 제4(d)도는 상기 박막트랜지스터의 실리콘과 게이트 사이에서 야기되는 누설전류 방지를 위한 종래의 다른 제조공정을 도시한 공정순서도.
제5(a)도 내지 제5(c)도는 본 발명에 의한 액정용 박막트랜지스터의 제조공정을 도시한 공정순서도로, 제5(a)도는 기판위에 실리콘이 증착된 단면도, 제5(B)도는 절연막 상에 게이트용 폴리실리콘이 형성된 단면도.
제5(C-1)도 및 제5(C-2)도는 절연막 상에 게이트패턴이 형성된 단면도 및 평면도.
제6도는 상기 액정용 박막트랜지스터의 완성된 패턴 구조를 도시한 평면도.
제7도는 제6도의 B-B' 절단면을 도시한 단면도.
제8도는 제6도의 A-A' 절단면을 도시한 단면도이다.
본 발명은 액정표시패널에 관한 것으로, 보다 상세하게는 폴리실리콘으로 된 박막트랜지스터의 금속배선을 이용하여 게이트전극 및 게이트배선을 형성한 액정용 박막트랜지스터 및 그 제조방법에 관한 것이다.
근래에 고품위 TV(high definition TV)등의 새로운 첨단 영상기기가 개발됨에 따라 평판표시기에 대한 수요가 증가되는 추세에 있다. 액정디스플레이는 평판표시기의 표면적인 기술로써 EL(electro lumines-cence)소자, VFD(vacuum fluorescence display), PDP(plasma display panel)등이 해결하지 못한 컬러화, 저전력 및 고속화 등의 문제를 가지고 있지 않다.
상기 액정디스플레이(liquid crystal display : 이하 LCD라 한다)는 크게 수동형과 능동형의 두가지 형태로 나누어지는데 능동형 소자는 각 화소 하나하나를 박막트랜지스터와 같은 능동소자가 제어하게 되어 있어 속도, 시야각 그리고 대조비(contrast)에 있어서 수동형 LCD보다 훨씬 뛰어나 100만 화소 이상의 해상도를 필요로 하는 HDTV에 가장 적합한 표시기로 주목받고 있다. 이에 따라 박막트랜지스터의 중요성이 부가되면서 이에 대한 연구개발이 심화되고 있다.
현재 LCD등에서 화소전극의 선택적 구동을 위해 전기적 스위칭소자로 사용되는 박막트랜지스터에 대한 연구 개발은 수율향상에 초점을 맞추어 트랜지스터의 구조개선, 비정질 또는 다결정 실리콘의 특성향상, 전극의 오믹 콘택(ohmic contact) 및 저항 그리고 단선 단락방지 등에 집중되고 있다.
다결정 실리콘 박막트랜지스터 기술은 액정표시패널의 스위칭소자 및 주변 구동회로의 구성소자로서 LCD의 대형화, 저가격, 양산성을 이유로 더 많은 연구개발이 이루어지고 있다.
상기 액정표시패널로 사용되는 기판은 투명기판으로 저온 공정시에는 유리를, 고온 공정시에는 석영(quartz)이 주로 이용되어진다.
현재 제조라인에서 사용되는 종래 액정표시채널의 박막트랜지스터 및 그에 따른 공정순서는 제1(a)도 내지 제1(f)도에 도시되어 있다.
상기 도면에서 알 수 있듯이 종래 박막트랜지스터는 먼저 투명기판(10) 상에 실리콘층(12)을 제1(a)도와 같이 증착한다. 그후 상기 실리콘층(12)을 패터닝하여 실리콘 패턴(12)을 형성하고 상기 실리콘 패턴(12)의 양측 사이드가 둘러싸이도록 절연막(14)을 도포하여 제1(b)도와 같은 구조로 형성시킨다. 이때 상기 절연막(14)은 고온의 산소 분위기에서 산화막을 성장시킬 수도 있고, 혹은 산화막 성장후 산화막을 증착하거나 또다른 방법으로 CVD등의 방법으로 산화막 만을 증착할 수도 있다. 계속해서 상기 패턴이 형성된 기판(10) 상에 제1(c)도에 도시된 바와 같이 다결정 실리콘(16)을 증착하고 POCl3등을 이용하여 도핑하여 저항을 낮추어준다. 그후, 제1(d)도에서와 같이 게이트 패턴(16)을 형성하고 이온을 주입한다. 그 결과 게이트전극(16) 이외의 부분에 이온이 주입되어 소오스/드레인 전극이 형성된다. 계속해서 제1(e)도에서와 같이 상기 패턴이 형성된 기판 전면 상에 산화물(oxide)인 절연 산화막(isolation oxide)을 증착한다. 이때 평탄화 목적으로 BPSG도 사용할 수 있다. 이어서 800℃ 이상의 고온에서 주입이온의 활성화를 진행한다. 그후 제1(f)도에서와 같이 콘택홀을 형성하고, 상기 콘택홀 주변에 소정두께로 금속을 증착하여 소오스/드레인 전극을 형성함으로써 다결정 실리콘 TFT 공정을 완료한다. 이상의 표준구조외에 오프(off)전류를 줄이기 위한 qkd법으로 LDD(light doped drain)구조를 이용하거나 혹은 채널의 오프-셋(off-set)을 준다거나 하는 방법등도 사용된다.
한편, 상기 공정을 거쳐 완료된 액정용 박막트랜지스터의 평면 구조는 제2도에 도시된 바와 같은 탑 뷰(top view)구조를 갖는다. 상기 도면에서 부재번호 12는 실리콘 패턴을, 22는 콘택을, 23은 게이트를 나타내며 상기 A-A' 절단면은 제1(c)도의 구조를 갖는다.
그러나 게이트 절단면이 상기와 같은 구조를 가질 경우, 상기 실리콘층(12)과 게이트층(16) 사이에서 제1(c)도에 도시된 점선원 Ⅱ부분이 취약부분으로 지적되며 이 부분이 누설전류 증가의 원인이 되거나 신뢰성 면에서 취약하게 된다.
J. Electrochem. Soc. 138, 802(1991)에는 상기 취약부분이 보완된 구조가 제시되어 있는데 본 명세서에서는 제3(a)도 내지 제3(c)도에 이를 도시해 놓았다. 즉, 투명기판(10) 상에 실리콘층(12)을 증착하고 상기 실리콘층(12) 상에 SiO2로 이루어진 산화막(14) 및 실리콘나이트라이드(17)를 연속증착한 뒤 포토레지스트 패턴을 이용하여 상기 산화막 및 실리콘나이트라이드를 패터닝한다. 그후 상기 포토레지스트패턴을 제거하고 열산화하여 제3(b)도와 같은 형상의 산화막(14)을 형성한다. 상기 산화막 형성 공정후 상기 실리콘나이트라이드막을 제거하면 된다. 그다음 제3(b)도와 같은 구조를 갖는 패턴 상에 게이트막(16)을 증착시키므로써 종래 취약 부분으로 제시되었던 부분을 제거할 수 있게 된다.
이외에도 미국특허 5,120,667에는 제4(a)도 내지 제4(d)도에 제시된 바와 같은 공정을 이용하여 누설전류발생 부위를 보완하면서도 공정 단순화를 기할 수 있는 기술이 공지되어 있다. 상기 공정을 간략하게 설명하면, 먼저 투명기판(10) 상에 실리콘층(12), 열산화막(14)(혹은 옥사이드) 및 게이트용 폴리실리콘(16)을 연속증착하고 게이트 폴리실리콘을 도핑(doping)한 후 패터닝하여 제4(a)도와 같은 구조를 갖도록 형성한다. 그후 상기 패턴이 형성된 기판 전면에 절연막(19)을 도포하여 제4(b)도와 같이 패터닝하고 이것을 RIE(radiative ion etching)로 에칭하여 제4(c)도에 도시된 바와 같이 좌우에 산화막(19)을 남긴다. 그 다음 상기 패턴이 형성된 기판 전면에 폴리실리콘(21)을 증착하고 패터닝하므로써 제4(d)도와 같은 구조를 갖도록 구성시킨다. 즉, 상기 공정은 실리콘을 증착한 뒤 패턴을 형성하는 공정없이 실리콘 패턴 형성후 실리콘 패턴의 측벽이 노출되는 현상을 방지하기 위하여 산화막을 증착한 뒤 에칭해내어 측벽에 절연막을 형성한 것이다.
이에 본 발명은 상기와 같은 점을 감안하여 이루어진 것으로 누설전류(leak) 발생부위를 보완하면서도 공정 단순화를 이룰수 있는 액정용 박막트랜지스터 및 그 제조방법을 제공함에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 의한 액정용 박막트랜지스터의 제조방법은 투명기판상에 소정 두께의 실리콘/제1절연막/게이트용 폴리실리콘을 연속 적층하는 공정과, 상기 게이트용 폴리실리콘에 인을 도핑한 후 게이트전극을 형성하고 이온을 주입하는 공정과, 상기 게이트 배선이 형성ehls 기판상에 포토레지스트를 도포하여 실리콘층을 패터닝함과 동시에 상기 게이트 배선을 에칭하여 소정 간격 이격되게 게이트전극 및 게이트 배선부를 형성하는 공정과, 상기 패턴이 형성된 기판상에 전극배선 분리용 제2절연막을 형성하는 공정과, 상기 게이트전극과 게이트 배선부 및 실리콘 패턴 상에 콘택홀을 형성하는 공정 및 상기 콘택홀을 통하여 상기 게이트전극 및 게이트 배선부가 연결되도록 금속배선을 형성하는 공정으로 이루어진다.
한편 본 발명에 의한 액정용 박막트랜지스터는 투명기판 상에 형성된 게이트전극과, 상기 게이트전극과 소정간격 이격되게 형성된 게이트 배선부와, 상기 게이트전극을 중심으로 상기 게이트전극과 교차되도록 형성된 실리콘 패턴과, 상기 게이트전극과 게이트 배선부 및 실리콘 패턴 상에 형성된 콘택홀과, 상기 게이트 전극 및 게이트 배선부가 연결되도록 게이트전극 및 배선부 상에 상기 배선부보다 좁은 폭으로 형성된 금속 배선 및 상기 소오스/드레인 콘택홀에 연결된 소오스/드레인 금속전극으로 이루어진다.
본 발명은 상술한 구성에 의해 누설전류 발생 부위를 보완할 수 있을 뿐 아니라 공정 단순화를 기할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하면 아래와 같다.
제5(a)도 내지 제5(c)도는 본 발명에 의한 액정용 박막트랜지스터의 제조공정을 도시한 공정순서도를 도시한 것으로, 제5(a)도는 기판위에 실리콘이 증착된 단면도를, 제5(b)도는 절연막 상에 게이트용 폴리 실리콘이 형성된 단면도를, 제5(c-1)도 및 제5(c-2)도는 절연막 상에 게이트 패턴이 형성된 단면도 및 평면도를 나타낸 것이며, 제6도는 상기 액정용 박막트랜지스터의 완성된 패턴 구조를 도시한 평면도를 나타낸 것이다.
상기 도면을 참조로 하여 본 발명에 의한 액정용 박막트랜지스터의 제조공정을 살펴보면, 먼저 제5(a)도에 도시된 바와 같이 투명기판(100)전면 상에 실리콘층(120)을 형성한다. 이때, 상기 실리콘층은 약 800∼1000Å의 두께로 형성되나 목적에 따라 조절이 가능하다.
그후 제5(b)도에 도시된 바와 같이 상기 실리콘층(120) 상에 제1절연막(140) 및 게이트용 폴리실리콘(160)을 연속 적층하고, 상기 게이트용 폴리실리콘을 패터닝하여 제5(c-1)과 같은 게이트전극(160)을 형성한다. 이후 상기 게이트전극이 형성된 패턴 상에 부재번호 170에 도시된 형태로 이온주입을 실시하게 되며, 이때 상기 패턴의 평면도 모양을 도시한 것이 제5도(c-2)도이다. 여기서 상기 제1절연막(140)은 500-1000Å의 두께를 가지도록 형성하되 고온 공정일 경우는 산소분위기에서 고온 가열 열산화막을 형성하고, 저온 공정일 경우는 PECVD 혹은 기타 저온증착장비로 산화막을 형성시킨다. 즉, 실비콘층(120)은 증착후 바로 산화막(140)을 형성하므로써 오염을 줄일수 있다는 잇점을 가지게 된다. 또한 상기 게이트용 폴리실리콘을 증착한 후에는 이온주입이나 POCl3등으로 인을 도핑하여 저항을 낮추어 준다.
그 다음 제6도에 도시된 바와 같은 본 발명에 의한 박막트랜지스터를 패터닝하기 위해서 먼저 상기 공정을 거쳐 완성된 기판 상에 포토레지스트를 도포하여 실리콘층(120)을 패터닝하게 되는데 이때 상기 게이트 전극(160)도 상기 평면도에 제시된 형태로 에칭하여 상기 게이트전극과 일정간격 이격되게 게이트 배선부(게이트-폴리실리콘 전극선(160) [D1]), (160[D2])를 형성한다. 상기 실리콘층 (120)은 RIE(radiative ion etching)등을 이용하여 형성되는데 상기 게이트 배선부가 될 부분 역시 포토레지스트로 덮여져 패턴이 형성된다.
이어서 상기 패턴이 형성된 기판 상에 절연막을 전극배선 분리용 제2절연막을 4000∼6000Å 혹은 기타 적절한 두께로 증착하여 주입이온의 활성화 과정을 거친다.
그후 상기 평면도에 제시된 바와 같은 위치에 콘택홀(220)을 형성하고, 상기 콘택홀(220)을 통하여 상기 게이트전극 및 게이트 배선부가 연결되도록 금속배선(200)을 형성하므로써 본 공정을 완료시킨다. 상기 금속배선(200)은 상기 콘택홀(220)을 통하여 게이트 배선부인 160[D1]과 160[D2] 및 게이트전극을 연결하여 필요한 전기신호를 가하도록 되어 있다. 동시에 소오스-드레인 전극쪽 콘택홀에도 소오스-드레인 금속전극이 평면도에 제시된 바와 같이 형성된다.
한편, 상기 공정을 거쳐 완성된 본 발명에 의한 박막트랜지스터는 상기 평면도에서 알 수 있듯이 투명기판 상에 형성된 게이트전극(160)과, 상기 게이트전극의 상하로 소정간격 이격되게 형성된 게이트 배선부(160[D1]), (160[D2])와, 상기 게이트전극(160)을 중심으로 상기 게이트전극과 수직 교차되도록 형성된 실리콘 패턴(120)과, 상기 게이트전극(160)과 게이트 배선부(160[D1]), (160[D2]) 및 실리콘 패턴 상에 형성된 콘택홀(220)과, 상기 게이트전극 및 게이트 배선부가 연결되도록 게이트전극 및 배선부 상에 상기 배선부보다 좁은 폭으로 형성된 금속배선(200) 및 소오스-드레인 전극으로 이루어진다.
상기 게이트전극 및 실리콘 패턴이 형성된 부위의 절단면인 B-B'은 제7도에 도시된 바와 같이 상기 실리콘층(120)은 투명기판(100) 전면에 형성되고, 상기 제1절연막(140)은 상기 실리콘층(120) 상에 형성되며, 상기 게이트전극(160)은 제1절연막(140) 상에 형성되고, 상기 제2절연막(240)은 게이트전극(160)이 형성된 제1절연막(140) 상에 형성하고 상기 게이트전극(160)의 표면 일부와 소오스-드레인 전극쪽 표면일부가 개구되도록 형성되고, 상기 금속배선(200)은 표면이 개구된 상기 게이트전극(160) 위의 제2절연막(240) 상에 상기 게이트전극(160)보다 좁은 폭으로 형성되는 구조로 이루어지며 소오스-드레인 콘택홀 위에는 소오스(260)/드레인(280) 금속전극을 형성한다.
계속해서 상기 게이트전극 및 게이트 배선부가 형성된 부위의 절단면인 A-A'은 제8도에 도시된 바와 같이 상기 실리콘층(120)은 상기 투명기판(100) 상에 소정간격으로 서로 이격되게 형성되고, 상기 제1절연막(140)은 상기 실리콘층(120) 상에 형성되고, 상기 게이트전극(160) 및 게이트 배선(160D1, 160D2)은 상기 제1절연막(140) 상에 형성되고, 상기 제2절연막(240)은 상기 패턴이 형성된 기판 전면에 형성하되 콘택홀(220)이 형성될 부위인 상기 게이트전극(160) 및 게이트 배선(160D1, 160D2) 표면이 개구되도록 형성되고, 상기 금속배선(200)은 소정 두께를 가지고 상기 제2절연막(240) 상에 형성되는 구조를 갖는다.
상기 제8도에서 제시된 단면도와 실리콘 패턴을 형성하고 열산화막을 성장시킨 후 폴리실리콘으로 게이트전극을 형성한 종래 공정 결과 만들어진 박막트랜지스터의 단면도인 제1(c)도를 비교해보면, 제8도의 Ⅰ부분이 제1(c)도의 부분에 비해 거리가 훨씬 더 큼을 알 수 있다. 즉, 제1(c)도의 절연막 두께(Ⅰ)는 대개 1000Å정도인 반면, 제8도의 절연막 두께(Ⅰ)는 6000Å 정도로 두껍게 가져갈 수 있어 누설전류에 의해 야기되는 예컨대, 트랜지스터의 특성저하 혹은 수율저하 등과 같은 문제점을 해결할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 실리콘 증착후 바로 산화막을 형성하므로써 이로 인한 오염을 줄일 수 있을 뿐 아니라 누설전류(leak) 발생부위를 보완하면서도 공정 단순화를 기할 수 있게 되어 LCD의 신뢰성을 향상시킬 수 있게 된다.
Claims (8)
- 투명기판 상에 소정 두께의 실리콘/제1절연막/게이트용 폴리실리콘을 연속 적층하는 공정과, 상기 게이트용 폴리실리콘에 인을 도핑한 후 게이트 배선부를 형성하고 이온을 주입하는 공정과, 상기 게이트 배선이 형성된 기판 상에 포토레지스트를 도포하여 실리콘층을 패터닝함과 동시에 상기 게이트 배선을 에칭하여 소정 간격 이격되게 게이트전극 및 게이트 배선부를 형성하는 공정과, 상기 패턴이 형성된 기판 상에 전극배선 분리용 제2절연막을 형성하는 공정과, 상기 게이트전극과 게이트 배선부 및 실리콘 패턴 상에 콘택홀을 형성하는 공정 및 상기 콘택홀 위에서 소오스-드레인 전극 형성과 동시에 상기 콘택홀을 통하여 상기 게이트전극 및 게이트 배선부가 연결되도록 금속배선을 형성하는 공정으로 이루어짐을 특징으로 하는 액정용 박막트랜지스터의 제조밥법.
- 제1항에 있어서, 상기 실리콘은 약 800∼1000Å의 두께로 형성됨을 특징으로 하는 액정용 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1절연막은 500∼1000Å의 두께를 가지도록 형성하되 고온 공정일 경우는 산소분위기에서 고온 가열 열산화막을 형성하고, 저온 공정일 경우는 PECVD 혹은 기타 저온증착장비로 산화막을 형성하는 것을 특징으로 하는 액정용 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제2절연막은 4000∼6000Å의 두께로 형성됨을 특징으로 하는 액정용 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 실리콘 패턴 형성 공정시에 상기 게이트전극이 형설될 부위는 상기 실리콘 패턴과 동일 폭으로 형성되는 것을 특징으로 하는 액정용 박막트랜지스터의 제조방법.
- 투명기판 상에 형성된 게이트전극과, 상기 게이트전극과 소정간격 이격되게 형성된 게이트 배선부와, 상기 게이트전극을 중심으로 상기 게이트전극 및 배선부와 교차되도록 형성된 실리콘 패턴과, 상기 게이트전극과 게이트 배선부 및 실리콘 패턴 상에 형성된 콘택홀과, 상기 게이트 전극 및 게이트 배선부가 연결되도록 게이트전극 및 배선부 상에 상기 배선부보다 좁은 폭으로 형성된 금속배선 및 상기 소오스/드레인 콘택홀에 연결된 소오스/드레인 금속전극으로 이루어짐을 특징으로 하는 액정용 박막트랜지스터의 제조방법.
- 제6항에 있어서, 상기 게이트전극 및 실리콘 패턴이 형성된 부위의 절단면은 제1절연막, 제2절연막 및 소오스/드레인 금속전극을 더 포함하는 것으로 투명기판 전면에 형성된 실리콘층과, 콘택홀이 형성될 부위가 개구되도록 상기 실리콘층 상에 형성된 제1절연막과, 상기 콘택홀 사이에 형성된 제1절연막 상에 상기 절연막보다 좁은 폭으로 형성된 게이트전극과, 상기 게이트전극의 표면 일부가 개구되도록 상기 제1절연막 상에 형성된 제2절연막과, 상기 게이트전극이 형성된 부위의 제2절연막 상에 상기 게이트전극 보다 좁은 폭으로 형성된 금속배선 및 상기 콘택홀에 연결된 소오스/드레인 금속전극으로 이루어짐을 특징으로 하는 액정용 박막트랜지스터.
- 제6항에 있어서, 상기 게이트전극 및 게이트 배선부가 형성된 부위의 절단면은 제1절연막 및 제2절연막을 더 포함하는 것으로 상기 투명기판 상에 서로 이격되게 형성된 실리콘층과, 상기 실리콘층 상에 형성된 제1절연막과, 상기 제1절연막 상에 형성된 게이트전극 및 게이트 배선부와, 게이트전극 및 게이트 배선부 상에는 콘택홀이 형성되어 상기 게이트전극 및 게이트 배선부의 표면 일부가 개구되도록 형성된 제2절연막 및 상기 콘택홀을 통하여 상기 게이트전극 및 상기 게이트 배선부와 연결되어 있는 금속배선으로 이루어짐을 특징으로 하는 액정용 박막트랜지스터.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930025705A KR0124958B1 (ko) | 1993-11-29 | 1993-11-29 | 액정용 박막트랜지스터 및 그 제조방법 |
| JP29464794A JP3708150B2 (ja) | 1993-11-29 | 1994-11-29 | 薄膜トランジスタ基板 |
| US08/670,031 US5668381A (en) | 1993-11-29 | 1996-06-25 | Thin film transistor array panel for a liquid crystal display |
| US08/708,760 US5652158A (en) | 1993-11-29 | 1996-09-05 | Method for making thin film transistors for a liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930025705A KR0124958B1 (ko) | 1993-11-29 | 1993-11-29 | 액정용 박막트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950015817A KR950015817A (ko) | 1995-06-17 |
| KR0124958B1 true KR0124958B1 (ko) | 1997-12-11 |
Family
ID=19369262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930025705A KR0124958B1 (ko) | 1993-11-29 | 1993-11-29 | 액정용 박막트랜지스터 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5668381A (ko) |
| JP (1) | JP3708150B2 (ko) |
| KR (1) | KR0124958B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9947574B2 (en) | 2015-03-11 | 2018-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937272A (en) * | 1997-06-06 | 1999-08-10 | Eastman Kodak Company | Patterned organic layers in a full-color organic electroluminescent display array on a thin film transistor array substrate |
| US6379509B2 (en) | 1998-01-20 | 2002-04-30 | 3M Innovative Properties Company | Process for forming electrodes |
| CN1139837C (zh) * | 1998-10-01 | 2004-02-25 | 三星电子株式会社 | 液晶显示器用薄膜晶体管阵列基板及其制造方法 |
| US6593592B1 (en) * | 1999-01-29 | 2003-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having thin film transistors |
| US7122835B1 (en) * | 1999-04-07 | 2006-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and a method of manufacturing the same |
| CN100354727C (zh) | 1999-05-14 | 2007-12-12 | 3M创新有限公司 | 腐蚀增强层 |
| KR20070041856A (ko) * | 2005-10-17 | 2007-04-20 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| JP5070353B1 (ja) * | 2011-04-08 | 2012-11-14 | 株式会社Ｍａｒｕｗａ | フェライト複合シートとその製造方法及びそのようなフェライト複合シートに用いられる焼結フェライト小片 |
| JP6225511B2 (ja) | 2013-07-02 | 2017-11-08 | セイコーエプソン株式会社 | 表示装置及び電子機器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3749614A (en) * | 1970-09-14 | 1973-07-31 | Rca Corp | Fabrication of semiconductor devices |
| FR2593632B1 (fr) * | 1986-01-27 | 1988-03-18 | Maurice Francois | Ecran d'affichage a matrice active et procedes de realisation de cet ecran |
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| JP2508851B2 (ja) * | 1989-08-23 | 1996-06-19 | 日本電気株式会社 | 液晶表示素子用アクティブマトリクス基板とその製造方法 |
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-
1993
- 1993-11-29 KR KR1019930025705A patent/KR0124958B1/ko not_active IP Right Cessation
-
1994
- 1994-11-29 JP JP29464794A patent/JP3708150B2/ja not_active Expired - Lifetime
-
1996
- 1996-06-25 US US08/670,031 patent/US5668381A/en not_active Expired - Lifetime
- 1996-09-05 US US08/708,760 patent/US5652158A/en not_active Expired - Lifetime
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| US9947574B2 (en) | 2015-03-11 | 2018-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3708150B2 (ja) | 2005-10-19 |
| JPH07199226A (ja) | 1995-08-04 |
| US5652158A (en) | 1997-07-29 |
| US5668381A (en) | 1997-09-16 |
| KR950015817A (ko) | 1995-06-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
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|
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
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