KR0124046B1 - 반도체메모리장치의 승압레벨 감지회로 - Google Patents

Abstract

본 발명은 반도체메모리장치에서 특히 전원전압 Vcc를 소망만큼 전압상승시킨 승압전압 Vpp의 전압레벨을 정확하게 감지하도록 하는 승압레벨 감지회로에 관한 것으로, 본 발명에 의한 승압레벨 감지회로는 풀엎경로상에 승압전압에 의해 스위칭 동작이 제어되는 풀엎트랜지스터와, 풀다운 경로상에 상기 승압전압에 의해 스위칭 동작이 제어되는 풀다운트랜지스터를 구비하는 구성을 개시하고 있다. 이로부터 본 발명에 의한 승압레벨 감지회로는 승압전압 Vpp의 전압레벨을 정확하게 검출하고 예컨대 승압전압 Vpp가 가변적으로 입력되어도 이에 대한 대응능력이 우수한 효과가 있다.

Description

반도체메모리장치의 승압레벨 감지회로

제1도는 본 발명에 의한 승압레벨 감지회로의 실시예를 보여주는 회로도.

제2도는 종래 기술과 대비된 본 발명에 의한 승압회로의 특성을 보여 주는 파형도.

본 발명은 반도체메모리장치(semiconductor memory device)에 관한 것으로, 특히 전원전압 Vcc를 소망의 레벨만큼 전압상승시킨 승압전압 Vpp의 전압레벨을 정확하게 감지하도록 하는 승압레벨 감지회로(Vpp detector)에 관한 것이다.

다이나믹램(dynamic RAM)등과 같이 반도체메모리장치에서는 정보의 전달은 곧 유효한 전위의 이동이라고 말할 수 있다. 씨모오스(CMOS) 트랜지스터로 구성되어 다이나믹램에서 전위는 모오스트랜지스터의 채널영역을 통하여 전송되는 과정에서 모오스트랜지스터의 드레쉬홀드(threshold)전압만큼의 전압강하가 일어난다. 이러한 불가피한 전압강하는 정보의 유실은 물론 정확한 데이타를 리이드(read)하거나 라이트(write)하는데 있어서 무시할 수 없는 장애요인이 된다. 그리하여, 그 해결책으로서 전압의 레벨을 끌어올리기 위한 부우스트랩핑회로(boostraping circuit; 또는 승압회로)가 사용되기 시작하였다. 이러한 부우스트랩핑회로의 예로는, 논문 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 26, NO. 4, APRIL 1991의 페이지 465-472 사이에 개시되어 있다. (제목; An Experimental 1.5-V 64-Mb DRAM) 이러한 부우스트랩핑회로에서 출력되는 승압전압은 대개 워드라인의 승압신호로 공급되며, 이로부터 소망의 데이타를 고속으로 리드 및 라이트할 수 있게 된다. 한편 임의의 워드라인의 선택동작과 같이 승압전압의 사용에 의해 그 레벨이 떨어지게 되면 이를 검출하여 다시금 승압전압을 소망의 레벨로 펌핑시켜야 하는 목적으로, 그리고 과도한 승압전압으로의 펌핑을 방지하기 위한 목적으로 승압레벨 감지회로를 필요로 하게 된다.

이와 관련하여 본 출원인에 의해 1992년 6월 26일자로 대한민국에 특허출원한 출원번호 '92-11242호(발명의 명칭 : 반도체 메모리의 승압장치)'는 승압레벨 감지회로를 개시하고 있다. 이 '92-11242호'의 구성상 특징을 살펴보면 다음과 같다.

전원전압 Vcc와 접지전압 Vss 사이에 풀엎(pull-up)단과 풀다운(pull-down)단이 형성되고 이 풀엎단과 풀다운단의 공통접속노드를 통하여 소망의 승압레벨 감지신호가 출력된다. 풀엎단에는 승압신호 Vpp의 제어를 받는 제1엔모오스트랜지스터가 형성된다. 풀다운단에는 정전압신호 Vref의 제어를 받는 제2엔모오스트랜지스터가 형성된다. 그리고 상기 공통접속노드에는 출력신호의 증폭을 위해 인버터 체인이 연결된다. 이와 같은 구성에서 공통접속노드는 정전압신호 Vref의 제어를 받는 제1엔모오스트랜지스터에 의한 전류제어동작에 의해, 가변전압으로 되는 Vpp에 따라 채널전류의 양이 결정되는 제2엔모오스트랜지스터로 부터 승압전압 Vpp의 전압레벨을 검출하여 소망의 승압레벨 감지신호를 출력하게 된다. 그래서 승압전압 Vpp의 전압레벨이 소망의 레벨만큼 충분히 높을 시에는 공통접속노드에는 하이(H)의 전압이 충전되고, 승압전압 Vpp의 전압레벨이 소망의 레벨보다 더 낮을 시에는 공통접속노드에는 로우(L)의 전압이 충전된다. 이렇게 승압전압의 레벨이 대응하여 공통접속노드에는 신호의 레벨이 결정되며 그 결과가 인버터체인을 통하여 출력하게 된다. 그러나 이와 같은 승압레벨 감지회로는 회로설계시에 전술한 공통접속노드에 충전되는 전압레벨의 변화폭에 따라 인버터체인의 트립포인트(trip-point)를 조정하도록 설계된다. 그래서 승압전압 Vpp가 하이에서 로우로 변화할 때와, 로우에서 하이로 변화할 때 그 감지되는 승압전압이 Vpp의 레벨이 달라지게 되는 갭(gap)이 발생한다. 이러한 현상은 풀다운단에는 정전압신호가 공급되고 풀엎단에는 가변전압신호가 인가되는 특성에 근거하며, 여기에서 발생하는 감지레벨의 갭은 회로의 신뢰성을 저하시키는 요소로 작용한다. 특히 전원전압의 레벨이 더욱 낮아질 것으로 예측되는 초고집적 반도체메모리장치에서는 그 갭에 의하여 다른 회로들의 오동작을 유발하는 것과 같은 악현상이 발생하게 되어 감지회로로서 그 신뢰성을 상실할 우려가 있는 것으로 평가되어 왔다.

따라서 본 발명의 목적은 반도체메모리장치에 있어서, 승압전압이 소망의 레벨로 될 시에 이를 신뢰성 있게 검출하는 승압레벨 감지회로를 제공함에 있다.

본 발명의 다른 목적은 반도체메모리장치에 있어서, 승압전압이 가변적으로 입력되어도 이에 대한 대응 능력이 우수한 승압레벨 검출회로를 제공함에 있다.

본 발명의 또다른 목적은 승압전압의 상태변화시에 그 검출되는 갭을 최소화할 수 있는 승압레벨 감지회로를 제공함에 있다.

본 발명의 또다른 목적은 승압전압의 레벨을 검출하기 위해서 승압전압 외에 별도의 검출신호가 필요없이 신뢰성 있게 검출하는 승압레벨 감지회로를 제공함에 있다.

이러한 본 발명의 목적들을 달성하기 위하여 본 발명은, 승압전압에 의해 풀엎경로와 풀다운경로의 각 전류흐름이 제어되는 승압레벨 감지회로를 향한 것이다.

상기 본 발명에 의한 승압레벨 감지회로는 풀엎경로상에 승압전압에 의해 스위칭동작이 제어되는 풀엎트랜지스터와, 풀다운경로상에 승압전압에 의해 스위칭 동작이 제어되는 풀다운트랜지스터를 구비한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.

여기에서 사용되는 승압레벨 감지회로라는 용어는 승압전압 Vpp의 전압레벨을 검출하고 이 검출된 값이 소망의 레벨로 될 시에 미리 예정된 신호를 출력하는 회로를 나타낸다.

제1도는 본 발명에 의한 승압레벨 감지회로를 보여 주고 있다. 그 구성은 다음과 같다. 전원전압 Vcc에 접속되어 전류소오스 역할을 하는 피모오스트랜지스터 2와, 이 피모오스트랜지스터 2와 출력노드 6사이에 접속되고 승압전압 Vpp에 게이트 접속되는 엔모오스트랜지스터 4와, 출력노드 6(이는 곧 감지(detect)노드를 의미한다)에 접속된 저항으로서의 엔모오스트랜지스터 8과, 엔모오스트랜지스터 8과 접지전압 GND 사이에 접속되고 승압전압 Vpp에 게이트 접속되는 엔모오스트랜지스터 10과, 출력노드 6에 입력단자가 접속되고 다른 회로와의 논리를 그리고 검출신호의 증폭을 위한 인버터 12로 이루어진다. 이러한 구성상의 중요한 그리고 신규한 특징은 승압레벨 감지회로의 풀엎경로(2,4)상에 그리고 풀다운경로(8,10)상에 각각 승압전압 Vpp에 의해 전류제어되는 트랜지스터 4와 10을 구비하는 것이다. 여기서 엔모오스트랜지스터 4와 10은 승압전압 Vpp에 의해 공통으로 제어되며, 이러한 회로 구성을 가지는 제1도의 승압레벨 감지회로는 승압전압 Vpp만에 의해 승압전압의 레벨을 검출할 수 있게 된다.

제1도의 구성에 따른 동작은 다음과 같다. 제1도의 구성에서는 승압전압 Vpp가 풀엎 및 풀다운 경로상에 각각 공급됨에 의해 출력노드 6의 전압레벨 조정이 결과적으로 Vpp에 의해 결정된다. 그래서 인버터 12의 트립(trip) 레벨을 조정하므로서 일정한 Vpp에서 인버터 12의 출력을 변화할 수 있게 된다. 여기서 Vpp에 의해 전류 제어되는 엔모오스트랜지스터 4와 10은 Vpp 레벨이 변함에 따라 변하는 드레인-소오스간 전류를 서로가 보상해 주는 동작을 한다. 여기서 Vpp의 레벨이 변하게 되면 출력노드 6의 레벨이 함께 변하게 된다. 이때 일정한 Vpp에서 인버터 12의 출력단의 레벨이 변하도록 그 트립포인트를 조정하면 정해진 Vpp의 레벨과 다른 전압이 가해지면 인버터 12의 출력단의 신호가 변함에 의해 이 신호를 이용하여 펌핑을 하거나 또는 중지시킬 수 있게 된다. 승압전압 Vpp의 레벨에 따른 동작을 살펴본다.

승압전압 Vpp는 엔모오스트랜지스터 4 및 10의 게이트에 각각 인가됨에 의하여 현재의 그 레벨이 감지된다. 따라서, 전류소오스로서의 피모오스트랜지스터 2와 출력노드 6 사이에 연결된 엔모오스트랜지스터 4의 드레쉬홀드 전압은 예컨대 소망의 Vpp 레벨이 2Vcc인 경우에 게이트 전압이 2Vcc 이하로 떨어질 때 트랜지스터가 비도통(turn-off)되기 시작하고 그 이상일 때 도통(turn-on)되기 쉬운 크기로 설정되어야 한다. 모오스트랜지스터에서는 드레쉬홀드 전압을 설정하는 방법은 본 발명의 기술분야에서 잘 알려진 사실이므로 설명하지 않을 것이다. 상기 출력 노드 6에 접속된 저항소자로서의 엔모오스트랜지스터 8의 소오스단자와 접지전압 GND 사이에는 승압전압 Vpp에 게이트가 접속된 엔모오스트랜지스터 10이 설치되어 있다. 따라서, 상기 출력노드 6과 접지전압 GND 사이의 저항값(이는 Vpp의 레벨에 따라 달라짐)을 R10이라 하고 전원전압 Vcc와 출력노드 6 사이의 저항값(이는 상기 Vpp의 레벨에 따라 달라짐)을 R4라 가정하면, 상기 출력노드 6의 전압은 R10/(R4+R10)의 비에 따르게 된다. 즉, 결과적으로 인버터 12의 입력신호(즉, 출력노드 6에 걸리는 전압)에 대한 트립포인트의 레벨은 단지 승압전압 Vpp만에 의해 결정되어 소망의 레벨 때 검출하는 것을 설계자의 의도에 따라 용이하게 설정할 수 있게 된다. 한편 이러한 승압레벨 감지신호 OUT으로부터 오실레이터(도시되지 않음)가 구동되어 승압전압 Vpp가 펌핑 또는 펌핑동작의 차단과 같은 일련의 과정들은 공지의 기술이다.

한편 제2도는 본 발명자들의 시뮬레이션(simulation)에 의해 확인된 것으로, 본 발명에 의한 승압레벨 감지회로의 효과를 보여 주고 있다. 도시된 바와 같이 종래 기술에서는 오실레이터의 인에이블시 그 갭이 발생하나, 본 발명에서는 그 갭이 거의 없어지는 것을 알 수 있다. 즉, 종래 기술에서의 검출 갭은 약 0.3V 정도로 크게 나타나지만, 본 발명에서는 0.02V~0.01V 정도로 나타나므로, 수십배의 감지 효과가 얻어진다.

제1도는 전술한 본 발명의 기술적 사상에 입각하여 실현한 최적의 실시예이지만, 이는 예컨대 로딩캐패시터 또는 또다른 저항 등을 부가할 수도 있음을 이 기술분야의 통상의 지식을 가진자에게는 자명한 사실이다.

상술한 바와 같이 본 발명에 의한 승압레벨 감지회로는 승압전압 Vpp의 전압레벨을 정확하게 검출하고 예컨대 승압전압 Vpp가 가변적으로 입력되어도 이에 대한 대응능력이 우수한 효과가 있다.

Claims (2)

1. 전원전압보다 전압레벨이 높은 승압전압을 출력하는 승압회로를 가지는 반도체메모리장치에 있어서, 풀엎경로상에 접속되어 상기 승압전압에 의해 스위칭 동작이 제어되는 풀엎트랜지스터와, 풀다운경로상에 접속되어 상기 승압전압에 의해 스위칭 동작이 제어되는 풀다운트랜지스터를 구비함을 특징으로 하는 승압레벨 감지회로.
2. 제1항에 있어서, 상기 승압레벨 감지회로가, 전원전압단자에 소오스단자가 접속되어 전류소오스역할을 하는 피모오스트랜지스터와, 상기 피모오스트랜지스터의 드레인단자와 출력노드 사이에 채널이 접속되고 상기 승압전압에 게이트 접속되는 상기 풀엎트랜지스터와, 상기 전원전압단자에 게이트 접속되고 상기 출력노드에 드레인단자가 접속된 저항으로서의 엔모오스트랜지스터와, 상기 엔모오스트랜지스터의 소오스단자와 접지전압단자와의 사이에 채널이 접속되고 상기 승압전압에 게이트 접속되는 상기 풀다운트랜지스터와, 상기 출력노드에 입력단자가 접속된 인버터로 이루어짐을 특징으로 하는 승압레벨 감지회로.