KR0122099B1 - 라이트레이턴시제어기능을 가진 동기식 반도체메모리장치 - Google Patents

Abstract

컬럼어드레스카운터와 버어스트길이카운터 및 데이타전송스위치회로를 가지며 외부로부터 인가되는 시스템클럭에 동기되어 데이타를 처리하는 반도체메모리장치에 있어서, 리아트레이턴시를 제어하는 신호를 발생하는 수단과, 외부로부터 공급되는 열관련제어신호에 응답하여 발생된 복수개의 활성정보신호들로부터 하나의 활성정보확장신호를 발생하는 수단과, 상기 활성정보확장신호가 활성상태에 있는 소정시간 동안 상기 컬럼어드레스카운터와 상기 버어스트길이카운터 및 상기 데이타 전송스위치회로의 내부동작을 홀딩시키는 수단을 구비함을 특징으로 하는 반도체메모리장치.

Description

라이트레이턴시제어기능을 가진 동기식 반도체메모리장치

제1도는 본 발명에 따른 라이트레이턴시제어를 위한 기본적인 구성을 보여주는 블럭도이다.

제2도는 라이트레이턴시값 0 및 1을 설정할 수 있는 라이트레이턴시신호를 만드는 실시예들에 관한 도면으로서, 제2a도는 본딩와이어를 이용한 실시예이며, 제2b도는 휴즈를 이용한 실시예이며, 제2c도는 컬럼어드레스와 WCBR모드신호에 따른 프로그램방식을 이용한 실시예를 보여준다.

제3도는 라이트레이턴시값 n을 설정하는 경우에 제1도에서 ψC대신 공급되는 /CAS 활성정보확장신호 ψCN을 발생하는 회로를 보여준다.

제4도는 제1도의 컬럼어드레스카운터에 관한 도면으로서, 제5a도는 라이트레이턴시제어를 적용하지 않은 경우를 보여주고, 제5b도는 라이트레이턴시를 적용한 경우를 보여준다.

제5도는 제1도의 버어스트길이카운터에 관한 도면으로서, 제4a도는 라이트레이턴시제어를 적용하지 않은 경우를 보여주고, 제4b도는 라이트레이턴시를 적용한 경우를 보여준다.

제6도는 제1도의 버어스트길이검출회로에 관한 회로도로서, 버어스트길이정보신호와 제5도로부터 발생되는 버어스트길이카운팅신호를 입력한다.

제7도는 제1도의 데이터전송스위치회로에 관한 도면으로서, 제7a도는 라이트레이턴시제어를 적용하지 않은 경우를 보여주고, 제7b도는 라이트레이턴시를 적용한 경우를 보여준다.

제8도는 제1도의 라이트레이턴시값에 의한 데이타전송제어를 하지 않은 상태에서의 동작에 관한 타이밍도로서, 제8a도는 라이트레이턴시값이 0인 경우를 보여주며, 제8b도는 라이트레이턴시값이 1인 경우를 보여주며, 제8c도는 라이트레이턴시값이 2인 경우를 보여준다.

제9도는 라이트레이턴시값(1)에 의한 데이타전송제어를 하지 않고 입출력마스크제어를 행하였을 때 잘못된 데이타가 서입되는 경우를 보여주는 동작 타이밍도이다.

제10도는 라이트레이턴시값(1)에 의한 데이터전송제어를 하였을 때 제10도에 보인 문제가 해결됨을 보여주는 동작타이밍도이다.

제11도는 본 발명에 따른 동작타이밍도로서, 제11a도는 라이트레이턴시값이 0인 경우를 보여주며, 제11b도는 라이트레이턴시값이 1인 경우를 보여준다.

본 발명은 동기식 반도체메모리장치에 관한 것으로서, 특히 동기식 반도체메모리장치에서 라이트레이턴시(write latency)를 조절하는 장치에 관한 것이다.

동기식 다이나믹램에서는 표준 다이나믹램과는 달리 내부에서 컬럼어드레스를 발생시킬 수 있다(비디오램 참조). 따라서, 표준 다이나믹램에서는 한개의 데이타를 리이드 또는 라이트하기 위하여 반드시 한개의 컬럼어드레스를 외부에서 가해주어야 하므로 n개의 데이타를 리이드 또는 라이트하기 위해서는 n개의 컬럼어드레스가 필요하며, 이때의 컬럼어드레스가 연속적인 경우에는 마찬가지이다(패스트페이지모드 및 스테이틱컬럼모드 참조). 그러나, 동기식 다이나믹램에서 연속된 n개의 데이타를 리이드 또는 라이트하기 위해서는 최초 어드레스만 가하면 다음 연속된 컬럼어드레스를 내부적으로 발생되어 이를 사용하므로 모든 컬럼어드레스를 외부에서 인가해 줄 필요가 없다. 본 발명신고서에서는 이 카운터를 컬럼어드레스카운터라 칭한다.

상기에서 설명했듯이, 최초 외부 컬럼어드레스를 가한 후 리이드 또는 라이트할 수 있는 데이타갯수 n을 버어스트길이(burst length) 또는 랩크기(wrap size)라고 칭한다. 이상의 버어스트길이는 설계시 하나로 고정된 값이 아니고 MRS 레지스터셀이라는 타이밍에서 받아들인 어드레스의 값에 따라 가변적으로 결정이 되며 이 값들은 다음 MRS가 이루어질때까지 내부기억 레지스터에 저장된다. 따라서, 동기식 다이나믹램은 표준 다이나믹램과는 달리 메모리셀에 저장된 데이타뿐만 아니라 내부회로제어를 위한 데이타도 기억하고 있는 셈이다.

동기식 다이나믹램은 표준 다이나믹램과는 달리 /CAS 액티브되는 시점과 컬럼어드레스가 들어오는 시점은 항상 일치한다(동일 클럭이다).

최초 컬럼어드레스를 받아들인 후 시스템클럭의 몇번째 클럭뒤에 데이타가 출력되느냐 또는 입력되느냐 하는 것을 레이턴시라고 하고 있는 클럭단위로 계수된다. 이때 출력인 경우 /CAS레이턴시 또는 리이드레이턴시라고 하며, 입력인 경우 라이트레이턴시라고 한다. /CAS레이턴시는 버어스트길이와 동일하게 MRS를 통해 정해지며 리이드레이턴시는 어떤 하나의 값으로 고정되어 있는 것이 보통이다.

동기식 다이나믹램에서는 버어스트길이가 MRS로 프로그램된 후 그 갯수만큼 데이타를 출력 또는 입력해야 하므로 내부적으로 데이타입출력을 정지해야 할 시점을 검출할 필요가 있고 이는 클럭을 계수하여 MRS로 프로그램되어 레지스터에 저장된 값과 비교함으로써 가능하다. 이러한 역할을 하는 카운터를 버어스트엔드 카운터라고 한다.

외부에서 인가된 시스템클럭의 주파수에 동기되어 동작하는 메모리장치 즉 동기식(synchronous)메모리장치에 있어서, 라이트동작임을 알리는 신호가, 가해진 시스템 클럭으로부터 몇번째 클럭이 지난 후 데이타가 입력되느냐에 따라 라이트레이턴시 값이 정해진다. 종래 기술에서는 라이트레이턴시를 기본적으로 한 값으로 고정해 놓고 전체 메모리장치를 설계하여 왔다. 그러나, 라이트레이턴시에 관한 메모리장치 사용자의 요구가 다양할 경우 이에 대응하여야 할 필요가 있고, 이 대응방법이 복잡한 부가적인 회로들을 통해서라면 메모리장치의 판매자입장에서 바람직하지 못하다. 즉, 사용자측과 판매자입장을 모두 만족시킬 수 있는 가변적인 라이트레이턴시조절방법이 필요하다.

따라서 본 발명의 목적은 라이트레이턴시를 제어할 수 있는 동기식 반도체메모리장치를 제공함에 있다.

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 컬럼어드레스카운터와 버어스트길이카운터 및 데이타전송스위치회로를 가지며 외부로부터 인가되는 시스템클럭에 동기되어 데이타를 처리하는 반도체메모리장치에 있어서, 소정의 라이트레이턴시값을 설정하여 상기 컬럼어드레스카운터와 상기 버어스트길이카운터 및 상기 데이타전송스위치회로의 내부동작을 상기 라이트레이턴시값에 상당하는 소정시간 동안 홀딩시키는 수단을 구비함을 특징으로 한다. 또한, 본 발명은, 컬럼어드레스카운터와 버어스트길이카운터 및 데이타전송스위치회로를 가지며 외부로부터 인가되는 시스템 클럭에 동기되어 데이타를 처리하는 반도체메모리장치에 있어서, 라이트레이턴시를 제어하는 신호를 발생하는 수단과, 외부로부터 공급되는 열관련제어신호에 응답하여 발생된 복수개의 활성정보신호들로부터 하나의 활성정보확장신호를 발생하는 수단과, 상기 활성정보확장신호가 활성상태에 있는 소정시간 동안 상기 컬럼어드레스카운터와 상기 버어스트길이카운터 및 상기 데이타전송스위치회로의 내부동작을 홀딩시키는 수단을 구비함을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세하게 설명한다. 본 발명의 실시예에는 메기비트급의 동기식 다이나믹램에 적용된다. 제1도는 본 발명에 따른 반도체메모리장치내에서 라이트레이턴시기능을 수행하기 이하여 구비된 구성요소들을 보여준다. 라이트레이턴시신호발생회로 10은 라이트레이턴시값을 결정하는 라이트레이턴시신호 ψWL1을 발생한다. 이 라이트레이턴시신호 ψWL1은 라이트레이턴시값 0 및 1을 설정할 수 신호로써, 하술되는 제2도에서 그것의 발생방식이 보여질 것이다. 컬럼어드레스카운터 30은 시스템 클럭 CLK, /CAS활성정보신호 ψC(라이트레이턴시값이 n인 경우에는 /CAS활성정보확장신호 ψCN이 대신 공급됨), /WE활성정보신호 ψWR, 컬럼어드레스신호 CA0, 컬럼어드레스리세트신호 ψCARC, 비트세트신호 BITSET 및 라이트레이턴시신호 ψWL1를 입력하여 컬럼어드레스 CA0로부터 계수된 복수개의 컬럼어드레스신호들을 컬럼어드레스버퍼로 보낸다. 버어스트길이카운터 50은 시스템클럭 CLK, /CAS활성정보신호 ψC(라이트레이턴시값이 n인 경우에는 /CAS 활성정보확장신호 ψCN이 공급됨), /WE활성정보신호 ψWR, 비트세트신호 BITSET 및 라이트레이턴시신호 ψWL1를 입력하여 버어스트길이계수신호 CNTi(i는 0-8)를 버어스트 길이검출회로 70으로 인가한다. 버어스트길이검출회로 70은 버어스트길이카운터 50으로부터 출력된 버어스트길이계수신호 CNTi와 이미 설정된 버어스트길이신호를 비교하여 버어스트길이감지신호 COSI를 발생하고, 이를 컬럼어드레스카운터 30으로 보내어 컬럼어드레스신호들의 계수동작을 제어한다. 데이타전송스위치회로 90은 시스템 클럭 CLK, /CAS활성정보신호 ψC(라이트레이턴시값이 n인 경우에는 /CAS 활성정보확장신호 ψCN이 공급됨), /WE 활성정보신호 ψWR 및 라이트레이턴시신호 ψWL1를 입력하여 데이타전송게이트를 TG0-TGm을 제어하는 데이타전송스위치신호들 WDTP0-WDTPm을 발생한다.

시스템클럭 CLK는 칩의 외부의 마이크로프로세서 등으로부터 인가되며 일정한 주파수 예를 들면 100MHz, 66MHz 또는 33MHz의 주파수를 가지는 신호로서, 동기식 반도체 메모리장치에서 여러가지의 동작타이밍을 설정하는 기준으로 사용된다. /CAS활성정보신호 ψC는 칩의 외부에서 인가되는 컬럼어드레스스트로우브신호 /CAS를 받아들이는 /CAS버퍼(도시되지 않음)로부터 발생되는 신호로서, /CAS가 로우상태로 활성화되는 것에 응답하여 활성화되고 1싸이클 동안은 하이상태로 유지된다. 또한, /CAS 활성정보확장신호 ψCN은 설정된 라이트레이턴시값에 상응하는 시스템 클릭 CLK의 클럭수만큼 ψC를 지연시켜 발생된 신호로서, 이것의 발생과정에 관하여는 하술되는 제3도에서 보여질 것이다. /WE활성정보신호 ψWR은 칩의 외부에서 인가되는 라이트인에이블신호 /WE를 받아들이는 /WE버퍼(도시되지 않음)로부터 발생되는 신호로서, /WE가 로우상태로 활성화되는 것에 응답하여 활성화되어 최초의 컬럼어드레스신호가 입력되는 시점에서만 논리 로우상태를 유지하고 나머지의 라이트싸이클중에는 논리 하이상태로 유지된다. 컬럼어드레스리세트신호 ψCARC는, 비트세트신호 BITSET와 함께, /CAS버퍼로부터 발생되는 /CAS 활성정보신호 ψC에 응답하여 활성화되는 신호로서, 라이트싸이클 중에는 논리 하이상태를 유지한다. 비트세트신호 BITSET는, 컬럼어드레스카운터 30 및 버어스트길이카운터 50을 제어하기 위하여, /CAS활성정보신호 ψC에 응답하여 최초의 컬럼어드레스신호가 입력되는 시점에서만 논리 하이상태로 활성화되는 펄스신호이다. 이러한 신호들의 구체적인 성질과 용도에 관하여는 하술되는 설명을 통하여 이해될 것이다.

제2도는 제1도의 라이트레이턴시신호발생회로의 실시예들을 보여주는 회로로서, 라이트레이턴시값, 0 또는 1을 설정할 수 있다. 제2a,b,c도에서 라이트레이턴시 신호 ψWL1을 출력하는 낸드게이트 16은 /CAS활성정보신호 ψC와 /WE활성정보신호 ψWR에 의해 게이팅동작이 제어된다. 즉 /CAS활성정보신호 ψC와 /WE활성정보신호 ψWR이 논리 하이상태인 경우에만 라이트레이턴시신호 ψWL1이 출력될 수 있다. 제2a도에서는, 접지전압핀 2와 패드 6사이에 연결된 본딩와이어 4를 이용한 경우로서 칩의 본딩공정에서 조작가능하다. 본딩와이어 4를 접지전압핀 2에 연결하면 논리 로우상태의 신호가 인버터체인 14에 인가됨에 따라 논리 하이상태의 라이트레이턴시신호 ψWL1이 발생된다. 이 경우에는 라이트레이턴시값이 1로서, 라이트인에이블신호 /WE가 입력된 후 시스템클럭 CLK의 한 클럭후에 입력데이타가 내부데이타버스로 전송됨을 의미한다. 반대로, 패드 6을 접지전압핀 2에 연결하지 않으면, 피모오스트랜지스터 8을 통하여 노드 12의 전위가 하이상태로 되므로 라이트레이턴시신호 ψWL1는 논리 로우 상태로 발생된다. 이 경우에는 라이트레이턴시값이 0으로서, 동기식 다이나믹램이 라이트레이턴시동작을 수행하지 않음을 의미한다. 제2b도는 휴즈 3의 연결/절단을 이용한 경우로서, 리던던시테스트단계에서 행해질 수 있다. 휴즈 3을 전원전압 Vcc에 연결하면 인버터체인 14를 통하여 라이트레이턴시신호 ψWL1은 논리 로우상태로 발생된다(라이트 레이턴시값=0). 반대로 휴즈 3을 끊게 되면 라이트레이턴시신호 ψWL1은 논리 하이상태로 발생된다(라이트 레이턴시값=1). 제2c도는 WCRB클럭 ψWCBR에 의해 제어되며 임의의 컬럼어드레스신호 CAi의 논리상태에 응답하여 라이트레이턴시 신호 ψWL1을 발생하는 프로그램 방식을 이용한 회로이다. WCBR클럭 ψWCBR이 논리 하이상태로 될때 피모오스트랜지스터 11 및 엔모오스트랜지스터 13으로 구성된 인버터가 동작 가능하다. 인버터의 입력은 컬럼어드레스신호 CAi이며, 인버터의 출력은 래치회로 19로 공급된다. 래치 19의 출력은 인버터 21을 통하여 낸드 게이트 16으로 공급된다. 따라서, 컬럼어드레스신호 CAi가 논리 로우상태이면 라이트레이턴시신호 ψWL1은 논리 로우상태로 되고(라이트레이턴시값=0),CAi가 논리 하이상태이면 ψWL1은 논리 하이상태로 발생된다(라이트레이턴시값=1).

2이상의 라이트레이턴시값 즉 라이트레이턴시값을 n으로 설정하기 위해서는 제3도와 같이 /CAS 활성정보확장신호 ψCN을 발생하는 회로가 필요하다. 제3도에 보인 바와 같이, 원시의 /CAS활성정보신호 ψC가 n개의 /CAS 활성정보신호들 ψC0-ψWLn-1을 발생하기 위하여 래치들 L10, L11, …, L12, L13 및 트랜스퍼게이트들 G10, G11, …, G12, G13, G14로 이루어진 쉬프트레지스터로 공급된다. 트랜스퍼게이트들은 씨모오스형이며, 트랜스퍼게이트들의 엔형전극과 피형전극은 이웃한 것끼리 서로 반대로 놓여 시스템클럭 CLK에 의해 제어된다. 쉬프트레지스터를 통하여 발생된 n개의 /CAS활성정보신호들 ψC0-ψCn-1은 노아게이트 NR10으로 입력된다. 노아게이트 NR10의 출력은 인버터 I12를 통하여 n개의 /CAS활성정보신호들에 관한 정보를 가진 /CAS 활성정보확장신호 ψCN으로 발생된다. 따라서, 이 /CAS 활성정보확장신호 ψCN을 사용하게 되면, 라이트인에이블신호가 활성화된 후부터 n번째의 시스템 클럭 CLK에 응답하여 입력데이타가 내부데이타버스로 전송된다.

제4도는 제1도의 커럼어드레스카운터 30에서 하나의 계수단에 해당하는 회로로서, 전단에서 발생된 컬럼어드레스 CAi-1 및 캐리신호 CRi-1를 입력하여 계수된 컬럼어드레스신호 CAi를 발생하는 회로를 보여준다. 도시되지는 않았지만, 일반적으로 잘 알려진 바와 같이, 동기식 반도체메모리장치에서 사용되는 컬럼어드레스카운터의 각계수단의 회로구성은, 입력되는 컬럼어드레스신호와 캐리신호만을 앞단으로부터 받는 것외에는 제4도에 보인 구성과 동일하게 되어 있다. 또한, 제4a,b,c도에 보인 공통적인 회로구성들은 본 발명의 기술분야에서 이미 잘 알려져 있다. 특별히 주목하여야 할 구성으로는, 제3b도는 제3a도(여기서는 라이트레이턴시값이 0인 경우임)와는 달리 컬럼어드레스신호발생에 라이트레이턴시정보를 반영하기 위하여, /CAS활성정보신호 ψC(라이트레이턴시값이 n으로 설정된 경우에는 제3도의 /CAS활성정보확장신호 ψCN이 공급됨)와 /WE활성정보신호 ψWR 및 라이트레이턴시신호 ψWL1을 입력하는 낸드게이트 46의 출력을, 컬럼어드레스리세트신호 ψCARC와 함께, 낸드게이트 47로 입력한다는 점이다. 낸드게이트 47의 출력은 인버터 48을 통하여 시스템클럭 CLK와 비트세트신호 BITSET에 의해 제어되는 낸드게이트 31로 입력된다. 따라서, 인버터 48을 통하여 발생되는 컬럼어드레스세트신호 ψCARC'는 라이트레이턴시정보를 갖게 된다. 제1도의 컬럼어드레스카운터에 관하여 보인 제4도에 있어서는, 컬럼어드레스계수동작에 본 발명에 따른 라이트레이턴시정보를 반영시킨다는 점을 본 발명이 지향한다는 점에 유의하여야 한다.

제5도는 제1도의 버어스트길이카운터 50의 회로로서, 하나의 버어스트길이계수신호 CNTi(i는 0-8중의 하나임)를 발생하는 일례를 보여준다. 제5a도는 라이트레이턴시정보를 반영하지 않는 경우(또는 라이트레이턴시값이 0인 경우)이고 제5b도는 라이트레이턴시정보를 반영한 경우이다. 제5a도에서, 비트세트신호 BITSET 및 리세트신호 ψS를 입력으로 하는 노아게이트 51의 출력은 인버터 52를 통하여 버어스트길이계수동작을 제어하는 신호 COSSET가 발생된다. 버어스트길이계수제어신호 COS SET 노아게이트 54로 입력된다. 노아게이트 54는 시스템클럭 CLK에 의해 제어되며 앞단으로 발생된 캐리어신호 CRi-1을 입력한다. 노아게이트 54의 출력신호는 씨모오스형의 트랜스퍼게이트 56 및 58을 제어한다. 트랜스퍼게이트 56의 출력단과 트랜스퍼게이트 58의 입력단 사이에는 래치 57이 연결되어 있으며, 래치 57이 입력단과 기판전압 Vss 사이에 연결된 엔모오스트랜지스터 53의 게이트에는 인버터 52의 출력이 연결된다. 트랜스퍼게이트 58의 출력단과 트랜스퍼게이트 56의 입력단 사이에는 래치 59와 인버터 60이 직렬로 연결된다. 버어스트길이계수신호 CNTi는 래치 59로부터 발생된다. 제5b도의 회로에서는, /CAS활성정보신호 ψC(라이트레이턴시값이 n으로 설정된 경우에는 제3도의 /CAS활성정보확장신호 ψCN이 공급됨)와 ψWR에 의해 제어되는 낸드게이트 61에 라이트레이턴시신호 ψWL1가 입력된다. 낸드게이트 61의 출력은 리세트신호 ψS에 의해 제어되는 낸드게이트 62에 입력되고, 낸드게이트 62의 출력은 비트세트신호 BITSET에 의해 제어되는 노아게이트 51에 입력된다. 따라서, 인버터 52를 통하여 발생되는 버어스트길이계수제어신호 COSSET'는 라이트레이턴시에 관한 정보를 갖게 된다. 버어스트길이계수신호 CNTi를 발생하기까지의 나머지 구성은 제5a도와 동일하다.

제6도에 도시된 버어스트길이검출회로는, 제5a도 또는 제5b도와 같이 구성된 각각의 계수단들을 가지는 버어스트길이카운터로부터 발생된 버어스트길이계수신호들 CNT0-CNT8을 입력하여 이들을 미리 설정된(도시되지 않은 동작모드설정회로에서 만들어짐)버어스트길이신호들 /SZ2, /SZ4, /SZ8, /SZ16, /SZ32, /SZ64, /SZ128, /SZ256, /SZ512과 비교하여 버어스트길이가 종료되었는가를 검출하는 버어스트길이검출신호 COSI를 발생한다. 제6도의 회로는 본원출원인에 의해 출원된 대한민국 특허출원번호 93-7127호에 개시되어 있다. 버어스트길이에 관한 제5도 및 제6도에 있어서는, 버어스트길이를 검출함에 있어 본 발명에 따른 라이트레이턴시정보를 반영시킨다는 점이 본 발명이 지향하는 것임에 유의하여야 한다.

제7도에 보인 데이터전송스위치회로 90는, 제1도에서 하나의 데이타전송게이트(TGO-TGm중의 어느 하나임)를 제어하는 하나의 데이타전송스위치신호 WDTPi (i는 0-m중에서 어느 하나임)를 발생하는 일례를 보여준다. 제7a도는 라이트레이턴시정보가 반영되지 않은 경우이고, 제7b도는 라이트레이턴시정보가 반영된 경우이다. 제7a도에서, 네개의 인버터들로 구성된 인버터체인 91을 통하여 시스템클럭 CLK가 낸드게이트 94로 입력된다. 또한, 낸드게이트 94에는, 컬럼어드레스신호 CAi와, /WE 활성정보신호 ψWR 및 리세트신호 ψS를 입력하는 낸드게이트 92의 출력을 반전하는 인버터 93의 출력이 입력된다. 낸드게이트 94의 출력은 세개의 인버터들로 구성된 인버터체인 95를 통하여 데이타전송스위치신호 WDTPi로서 발생된다. 제7a도에서는 하나의 컬럼어드레스신호와 하나의 데이타전송스위치에 대한 회로를 보이고 있지만, 낸드게이트 94와 인버터체인 95의 수는 컬럼어드레스신호의 갯수와 동일한 것으로 이해하여야 한다. 제7b도의 회로는, /WE활성정보신호 ψWR 및 리세트신호 ψS에 의해 제어되는 낸드게이트 92에, /CAS활성정보신호 ψC(라이트레이턴시값이 n인 경우에는 제3도의 /CAS활성정보확장신호 ψCN이 공급됨)와 라이트레이턴시신호 ψWL1를 입력하는 낸드게이트 96의 출력이 인가되는 것을 제외하고는, 제7a도의 구성과 동일하다.

그러면, 상술한 구성에 근거하여 본 발명에 따라 동작되는 라이트레이턴시제어작용을 설명한다. 본 발명에 따른 라이트레이턴시제어기능을 수행함에 있어서는, 제1도에 보인 바와 같이, 라이트레이턴시발생회로 10으로부터 발생된 라이트레이턴시신호 ψWL1가 컬럼어드레스카운터 30 및 버어스트길이카운터 50과 데이타전송스위치회로 90으로 동시에 공급되어야만, 컬럼어드레스스트로우브신호 /CAS 및 라이트인에이블신호 /WE에 의한 라이트싸이클의 시작부터 데이타입력버퍼로부터의 라이트데이타가 데이타전송게이트를 통과하여 내부데이타버스에 실릴때까지의 시간적 제어가 완벽하게 이루어질 수 있다. 그러한 시간적 제어의 실체는, 라이트레이턴시정보를 가진 신호가 컬럼어드레스카운터 30, 버어스트길이카운터 50 및 데이타전송스위치회로 90에서의 논리게이팅동작을 홀딩(holding)시키는 것이다. 이는, 제4b도, 제5b도 및 제7b도에 따른 동작으로부터 이해할 수 있다.

예를 들어, 라이트레이턴시값이 n인 경우를 가정하면, 제4a도의 컬럼어드레스 카운터에서, 낸드게이트 46에는 논리 하이상태의 라이트레이턴시신호 ψWL1 및 /CAS활성정보확장신호 ψCN이 입력된다. 라이트 싸이클중에는 /WE활성정보신호 ψWR이 논리하이상태이므로 낸드게이트 46의 출력은 논리 로우상태로 된다. 이것에 의해, 시스템클럭 CLK에 의해 제어되는 노아게이트 32의 출력은, 라이트레이턴시신호 ψWL1이 논리 하이상태에서 /CAS활성정보확장신호 ψCN이 논리 하이상태를 유지하는 동안(이러한 시간을 이하 홀딩시간이라고 칭하고 도면상에서 TH로 표시함)은, 항상 논리 로우상태로 유지된다. 따라서, 그러한 홀딩시간동안에는 트랜스퍼게이트 40은 턴오프되고 트랜스퍼게이트 43은 턴온되어 있기 때문에, 출력되는 컬럼어드레스신호 CAi는 홀딩시간 동안 현재의 논리상태를 그대로 유지하게 된다. 마찬가지로, 라이트레이턴시값이 n인 경우, 제5b도의 버어스트길이카운터에서도, 라이트레이턴시신호 ψWL1 및 /CAS활성정보확장신호 ψCN을 입력하는 낸드게이트 61의 출력이 홀딩시간 동안 논리 로우상태이므로, 시스템 클럭 CLK에 의해 제어되는 노아게이트 54의 출력은 홀딩시간 동안 논리 호우상태를 유지한다. 따라서, 트랜스퍼게이트 56은 턴오프되고 트랜스퍼게이트 58이 턴온됨에 의해 버어스트길이계수신호 CNTi는 홀딩시간 동안 현재의 논리 상태를 유지한다. 또한, 마찬가지로, 라이트레이턴시값이 n인 경우, 제7b도의 데이타전송스위치회로에서도, 라이트레이턴시신호 ψWL1 및 /CAS활성정보확장신호 ψCN을 입력하는 낸드게이트 96의 출력이 홀딩시간 동안 논리 로우상태로 유지되므로, 컬럼어드레스신호 CAi를 입력하는 낸트게이트 94의 출력은 홀딩시간 동안 논리 하이상태를 유지한다. 따라서, 이 홀딩시간 동안 데이타전송스위치신호 WDTPi는 논리 로우상태를 유지하기 때문에, 제1도에서 해당하는 데이타전송게이트를 턴온시키지 못하게 된다.

이와 같이, 컬럼어드레스카운터, 버어스트길이카운터 및 데이타전송스위치회로는 전술한 홀딩시간 동안 만큼은 현재의 논리상태로 부터 변화하지 않는 출력을 발생하고, 그러한 홀딩시간은 라이트레이턴시정보를 가진 /CAS활성정보신호 및 라이트레이턴시신호에 따라 결정됨을 알 수 있다.

제8도의 타이밍도는 데이타전송스위치회로 90만을 라이트레이턴시정보로써 제어하지 않은 상태를 보여준다. 제8a도에서는, 라이트레이턴시값이 0인 경우 즉 라이트레이턴시제어가 없는 경우로서, 각각의 데이타전송스위치신호 WDTP1 및 WDTP2에 따라 상응하는 입력데이타 D1 및 D2가 정상적으로 억세스됨을 알 수 있다. 반면에, 라이트레이턴시값이 1 및 2인 경우를 각각 보여주는 제8b도 및 제8c도를 참조하면, 홀딩시간 TH 및 2TH(TH의 2배)동안 컬럼어드레스신호 CAi가 카운팅되지 않고 현상태를 유지하고 있으므로, 시스템클럭 CLK의 클럭마다 비타당한(invalid; Ⅳ로 표시됨)데이타전송스위치신호 WDTP1가 발생되고(제8b도에서는 시간 t1, 제8b도에서는 시각 t1 및 t2), 이로 인해 비타당한 입력데이타 D1이 제1도의 데이타전송게이트 TG1을 통하여 내부데이타버스로 전송되는 오동작현상이 초래된다. 또한, 제9도에서는, 데이타전송스위치회로 90만을 라이트레이턴시정보로써 제어하지 않은 상태에서 입출력마스크신호 DQM에 의한 입출력마스크동작이 이루어진 상태를 보여준다(라이트레이턴시값 1인 경우임). 제9도에 보인 바와 같이, 시각 t1에서 비타당하게 발생된 데이타전송스위치신호 WDTP1에 의해 비타당한 입력데이타 D1이 내부데이타버스에 실리게 된다. 이후에, 제8b도에서처럼 시각 t2에서(점선친 부분 a에서)타당한 데이타전송스위치신호 WDTP1가 발생되어야 하나, 시각 tM에서 활성화된 입출력마스킹신호 DQM에 의해 발생되지 않게 된다. 따라서, 점선친 부분 b에서 내부데이타버스로 전송되어야 할 라이트용의 입력 데이타 D1의 전송이 차단된다. 그러나, 제10도에서 라이트레이턴시값 1에 의한 데이타전송스위치동작을 제어하는 경우에는, 시각 t1에서 비타당한 데이타전송스위치신호 WDTP1이 발생되지 않고(점선친 부분 c), 시작 t2에서 타당한 데이타전송스위치신호 WDTP1이 발생됨에 의해 정상적으로 입력데이터 D1이 내부데이타버스로 전송됨을 볼 수 있다.

지금까지의 제8도 내지 제10도에 관련된 동작설명은 본 발명에 효과가 구체적으로 어떠한 과정으로 이루어져야만 나타날 수 있는지를 입증하는 것과 아울러, 본 발명에서 예측할 수 있는 해결방식들을 보여주었다.

이러한 해석들을 충분히 참작하여 본 발명에 따라 완성된 동작타이밍을 보여주는 제11도에 관하여 설명한다. 제11a도는 라이트레이턴시값이 0(라이트레이턴시신호 ψWL1이 논리 로우상태임)인 경우를 보여준다. 따라서, 이때에는 제4a도, 제5a도, 제6도 및 제7a도에 도시된 회로들에 따라 동작이 이루어지며, 제8a도와 동일하다.

라이트레이턴시값이 1인 경우(라이트레이턴시신호 ψWL1이 논리 하이상태임)를 보여주는 제11b도는 제2도, 제4b도, 제5b도, 제6도 및 제7b도에 도시된 회로들에 따른다. 논리 하이상태로 활성화된 /CAS활성정보신호 ψC에 따라 비트세트신호 BISET가 활성화되면, 제4b도에서 전단에서 계수된 칼럼어드레스 CAi-1이 트랜스퍼게이트 38을 통하여 래치 42에 저장된다. 그후, 시스템클럭 CLK가 논리 하이상태로 트리거엎(trigger-up)됨에 따라 트렌스퍼게이트 43이 턴온되어 컬럼어드레스신호 CAi(CA0)가 발생된다. 라이트레이턴시값이 1 즉 라이트레이턴시신호 ψWL1이 논리 하이상태이므로(ψC 및 ψWR은 모두논리 하이상태임), 트랜스퍼게이트 40 및 43을 제어하는 노아게이트 32의 출력은 논리 로우상태를 유지하게 된다. 따라서, 컬럼어드레스신호 CAi(CA0)는, 노아게이트 32의 출력이 홀딩시간 TH동안 논리 로우상태를 유지하고 있는 동안 현재의 상태를 홀딩시간 TH만큼 더 유지하게 된다. 또한, 제5b도의 버어스트길이카운터에서도, 제어신호 COSSET'가 홀딩시간 TH 동안 논리 하이상태를 유지함에 의해, 현재의 버어스트길이계수신호 CNTi를 유지하고 있다. 또한, 마찬가지로, 제7b도의 데이타전송스위치회로에서도, 논리 하이상태의 ψWL1 및 ψC에 의해 낸드게이트 94의 출력이 홀딩시간 TH동안 논리 로우상태로 잡혀있으므로, 데이타전송스위치신호 WDTP0는 홀딩시간 TH만큼 지연된 후에 발생된다.

홀딩시간 TH가 경과한 후, 시간 tB에서 ψC가 논리 로우상태로 천이됨에 의해, ψCARC' 및 COSSET'가 각각 하이 및 로우상태로 천이된다. 그러므로, 제4b도에서 시스템클럭 CLK의 연속되는 트리거다운(trigger-down) 및 트리거엎에 의해 컬럼어드레스신호 CAi(CA0)의 발생이 종료된다. 제5b도에 있어서도 제4b도와 동일한 과정으로 버어스트길이계수신호 CNTi(CNT0)의 발생이 종료된다. 또한, 제7b도에서는, 인버터 93의 출력이 논리 하이상태이므로, 낸드게이트 94는, 현재 논리 하이상태로 인가되어 있는 컬럼어드레스신호 CAi(CA0)와 시스템 클럭 CLK의 트리거엎에 응답하여, 논리 로우상태의 출력을 발생한다. 그러면, 데이타전송스위치신호 WDTP0가 논리 하이상태로 발생됨에 따라, 해당하는 전송게이트 TG0를 턴온시켜 라이트용의 입력데이타 D1을 내부데이타버스로 전송한다. 두번째의 입력데이타 D1이 전송되기까지의 과정에 있어서도, 동일한 방식으로 진행된다.

라이트레이턴시값이 n으로 설정된 경우라면, 제3도로부터 만들어진 /CAS활성정보확장신호 ψCN에 따라 동작되며, 홀딩시간은 nxTH로 됨을 쉽게 이해할 수 있다. 본 발명에 있어서, 라이트레이턴시정보를 컬럼어드레스카운터, 버어스트길이카운터 및 데이타전송스위치회로에 반영시키기 위한 논리조합회로들의 구성과 라이트레이턴시신호를 만드는 방식등은 전술한 실시예에서 보인 것들외의 다른 회로설계방식들에 의해서도 가능하다는 것을 이해하여야 한다. 또한,전술한 실시예에서는 라이트레이턴시값 n을 실현하기 위하여 /CAS활성정보신호 ψC를 이용하였으나, 다른 종류의 열관련 신호 또는 라이트관련신호를 이용하여 제3도와 같은 회로구성으로써 실현할 수 있을 것이다.

상술한 바와 같이, 본 발명은 라이트레이턴시값을 사용자등의 소망에 따라 간단한 회로구성으로 구현함으로써, 동기식 반도체메모리장치의 동작안정성과 신뢰성을 향상시키는 효과가 있다.

Claims (11)

1. 컬럼어드레스카운터와 버어스트길이카운터 및 데이타전송스위치회로를 가지며 외부로부터 인가되는 시스템클럭에 동기되어 데이타를 처리하는 반도체메모리장치에 있어서, 소정의 라이트레이턴시값을 설정하여 상기 컬럼어드레스카운터와 상기 버어스트길이카운터 및 상기 데이타전송스위치회로의 내부동작을 상기 라이트레이턴시값에 상당하는 소정시간 동안 홀딩시키는 수단을 구비함을 특징으로 하는 반도체메모리장치.
2. 제1항에 있어서, 상기 라이트레이턴시값이 외부로부터 공급되는 라이트관련제어신호의 활성화로부터 입력데이타가 내부데이타버스로 전송되기까지 계수되는 상기 시스템 클럭의 클럭수를 결정함을 특징으로 하는 반도체메모리장치.
3. 제1항에 있어서, 상기 소정시간 동안 상기 컬럼어드레스카운터와 상기 버어스트 길이카운터 및 상기 데이타전송스위치회로의 출력은 현재의 상태를 유지함을 특징으로 하는 반도체메모리장치.
4. 제1항에 있어서, 상기 라이트레이턴시값이 본디오아이어를 이용하여 설정됨을 특징으로 하는 반도체메모리장치.
5. 제1항에 있어서, 상기 라이트레이턴시값이 휴즈를 이용하여 설정됨을 특징으로 하는 반도체메모리장치.
6. 제1항에 있어서, 상기 라이트레이턴시값이 상기 반도체메모리장치의 동작모드에 관련된 신호에 따라 프로그램됨을 특징으로 하는 반도체메모리장치.
7. 컬럼어드레스카운터와 버어스트길이카운터 및 데이타전송스위치회로를 가지며 외부로부터 인가되는 시스템클럭에 동기되어 데이타를 처리하는 반도체메모리장치에 있어서, 라이트레이턴시를 제어하는 신호를 발생하는 수단과, 외부로부터 공급되는 열관련제어신호에 응답하여 발생된 복수개의 활성정보신호들로부터 하나의 활성정보확장신호를 발생하는 수단과, 상기 활성정보확장신호가 활성상태에 있는 소정시간 동안 상기 컬럼어드레스카운터와 상기 버어스트길이카운터 및 상기 데이타전송스위치회로의 내부동작을 홀딩시키는 수단을 구비함을 특징으로 하는 반도체메모리장치.
8. 제7항에 있어서, 상기 라이트레이턴시를 제어하는 신호가 외부로부터 공급되는 라이트용의 입력데이타의 내부데이타버스로의 전송을 지연시킬는지를 결정하는 신호임을 특징으로 하는 반도체메모리장치.
9. 제8항에 있어서, 상기 활성정보확장신호가 외부로부터 공급되는 라이트관련제어신호의 활성화로부터 상기 입력데이타가 상기 내부데이타버스로 전송되기까지 계수되는 상기 시스템클럭의 클럭수를 결정함을 특징으로 하는 반도체메모리장치.
10. 제7항에 있어서, 상기 소정시간 동안 상기 컬럼어드레스카운터와 상기 버어스트길이카운터 및 상기 데이타전송스위치회로의 출력은 현재의 상태를 유지함을 특징으로 하는 반도체메모리장치.
11. 제7항에 있어서, 상기 복수개의 활성정보신호들의 서로는 상기 시스템클럭의 한 주기에 해당하는 시간만큼의 간격을 가지며, 상기 활성정보확장신호는 상기 복수개의 활성정보신호들의 논리조합에 의해 발생됨을 특징으로 하는 반도체메모리장치.