[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR0176806B1 - 텔레비젼의 2화면 구성장치 - Google Patents

텔레비젼의 2화면 구성장치 Download PDF

Info

Publication number
KR0176806B1
KR0176806B1 KR1019950067387A KR19950067387A KR0176806B1 KR 0176806 B1 KR0176806 B1 KR 0176806B1 KR 1019950067387 A KR1019950067387 A KR 1019950067387A KR 19950067387 A KR19950067387 A KR 19950067387A KR 0176806 B1 KR0176806 B1 KR 0176806B1
Authority
KR
South Korea
Prior art keywords
signal
screen
output
clock
frame memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019950067387A
Other languages
English (en)
Other versions
KR970057340A (ko
Inventor
최상업
Original Assignee
구자홍
엘지전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구자홍, 엘지전자주식회사 filed Critical 구자홍
Priority to KR1019950067387A priority Critical patent/KR0176806B1/ko
Priority to US08/773,579 priority patent/US5999226A/en
Publication of KR970057340A publication Critical patent/KR970057340A/ko
Application granted granted Critical
Publication of KR0176806B1 publication Critical patent/KR0176806B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
    • H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
    • H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computer Graphics (AREA)
  • Studio Circuits (AREA)
  • Transforming Electric Information Into Light Information (AREA)
  • Details Of Television Scanning (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Television Systems (AREA)

Abstract

본 발명은 2화면 구성시 비표준신호에 의한 지터(Jitter)및 화면의 상하잘림을 해결한 텔레비전의 2화면 구성장치에 관한 것으로, 종래에는 수평동기신호에 록킹된 클럭을 만들기 위하여 피엘엘을 사용함으로써 그 피엘엘의 분주비가 크기 때문에 외부잡음 또는 비표준신호등에 의해 지터가 발생하게 되고, 표준신호와 비표준신호가 입력되었을 때 지터 및 수직 주파수의 차이로 인해 부화면이 상하로 떨리는 현상이 발생하며, 또한 광폭 텔레비젼에서 2화면을 디스플레이할 시 화면비를 4:3으로 맞추면 상하 여백이 생기며, 6:9의 화면 전체에 디스플레이자고자 한다면 화면비가 8:9가 되어 화면이 길게 나오는 문제점이 있었으나, 본 발명에서는 2화면 디스플레이 시에 라인 메모리 및 프레임 메모리의 데이타를 라이트시의 N배의 주파수로 리드함으로써 2화면의 잘림이나 _여백이 없이 구성할 수 있으며, 또한 피엘엘의 분주비를 가변함으로써 지터의 발생을 억제하는 효과도 있게 된다.

Description

텔레비전의 2화면 구성장치
제1도는 종래 텔레비전의 2화면 구성장치를 나타낸 블록도.
제2도는 제1도 각 단의 출력 파형도.
제3도는 본 발명 텔레비젼의 2화면 구성장치를 나타낸 블럭도.
제4도는 제3도 각 단의 출력 파형도.
제5도는 종래와 본 발명에 의한 2화면 구성상태를 나타낸 도.
* 도면의 주요부분에 대한 부호의 설명
200 : 제1 A/D 변환부 210 : 제 2 A/D 변환부
230 : 라인 메모리 230 : 프레임 메모리
240 : 클럭 발생부 250 : 제어신호 발생부
본 발명은 텔레비젼의 2화면 구성장치에 관한 것으로, 특히 2화면 구성시 비표준신호에 의한 지터(Jitter)및 화면의 상하잘림을 해결한 텔레비전의 2화면 구청장치에 관한 것이다.
종래 텔레비젼의 2화면 구성장치는 제1도에 도시된 바와 같이, 주화면 영상신호(VBS1)를 입력받아 디지탈 신호로 변환하는 제1 A/D 변환부(100)와, 부화면 영상신호(VBS2)를 입력받아 디지탈 신호로 변환하는 제2 A/D 변환부(110)와, 상기 제1 A/D 변환부(100)의 출력을 라인단위로 저장하는 라인 메모리(120)와, 상기 제2 AfD 변환부의 출력을 프레임단위로 저장하는 프레임 메모리(130)와, 상기 라인 메모리(120) 및 프레임 메모리(130)의 출력을 인가받아 2화면이 구성될 수 있도록 혼합하는 혼합부(170)와, 상기 혼합부(170)의 출력을 아날로그 신호로 변환하는 D/A 변환부(180)와, 상기 D/A 변환부(180)의 출력을 인가받아 이를 화면에 디스플레이할 수 있는 신호로 언코딩하여 2화면신호(DSS)를 출력하는 언코더(150)와, 주화면 수평동기신호(Sync1)를 입력받아 이에 록킹된 클럭을 발생하는 제1 클럭 발진부(140)와. 부화면 수평동기신호(Sync2)를 입력받아 이에 록킹된 클럭을 발생하는 제2 클럭 발진부(150)와, 상기 주화면 및 부화면 수평동기신호(Syncl, Sync2)그리고 상기 제 1 제2 클럭발진부(140,150)의 출력을 인가받아. 상기 각 부에서 필요한 클럭과 타이밍 펄스를 발생하는 클럭/타이밍 발생부(150)로 구성되며, 이를 상세히 설명한다.
제1 A/D 변환부(100)는 주화면 영상신호(VBS1)를 입력받아 이를 처리하기에 적절한 형태의 디지탈 신호로 변환하게 되고, 라인 메모리(120)에서는 상기 제1 A/D 변환부(100)의 출력을 인가받아 제2도(e)2에 도시된 바와 같은 클럭/타이밍 발생부(100)의 라이트 인에이블신호에 의해 이를 라인단위로 저장하게 되며, 이 때 상기 라이트 인에이블신호는 제2도(e)3에 도시된 리드 인에이블신호의 1/2주파수를 사용하게 된다.
이 때, 라인 메모리(120)에 인가되는 리세트신호는 제2도(마)1에 도시된 바와같이(가)에 도시된 주화면 수평동기신호(Syncl)에 동기되어 일정시간(a)만큼 경과된 후 발생되며, 제2도(마)2의 라이트 인에이블신호는 상기 주화면 수평동기신호(Syncl)에 동기되어 일정시간(b)부터 정해진 샘플수(c)를 라인 메모리(190)에 저장할 수 있게한다.
그리고, 프레임 메모리(130)는 제 2 A/D 변환부(110)에 의해 디지탈신호로 변환된 부화면 영상신호(VBS2)를 인가받아 제2도(바)2에 도시된 바와 같은 클럭/타이밍 발생부(160)의 라이트 인에이블신호에 의해 프레임 단위로 이를 저장하게 되는데, 이도 마찬가지로 상기 라이트 인에이블신호는 제2도(바)1에 도시된 리드 인에이블신호의 1/2주파수를 사용하게 된다.
또한, 상기 프레임 메모리(130)에 인가되는 리세트신호도 제2도(나)에 도시된 부화면 수평동기신호(Sync2)에 동기되어 발생하고, 제2도(바)2에 도시한 라이트 인에이블신호는 부화면 일겅시간(a)만큼 경과된 후 발생되며, 제2도(마)2의 라이트 인에이블신호는 상기 부화면 수평동기신호(Sync2)에 동기되어 일정시간(h)부터 정해진 일정 샘플수(i)를 프레임 메모리(130)에 저장할 수 있게 한다.
상기 라인 메모리(120)와 프레임 메모리(130)로부터 데이타 리드시에는 제2도(마)3 및 (바)1에 도시된 바와 같이 라이트 클럭보다 2배의 주파수로 읽기 때문에 데이타는 2배 압축되에 출력되는데, 이 때 라인 메모리(120)에서 데이타를 읽어내는 포인트는 제2도(라)3의 일정위치(d)에서 제2도(마)2의 (c)의 샘플수와 갈은 수를 (e)와 같이 읽어내며, 프레임 메모리(130)어서 데이타를 읽어내는 포인트는 제2도(바)1에 도시된 바와 같이 (바)부터 (바)2에 도시된 (i)의 샘플수와 같은 (g)의 샘플수를 읽어낸다.
그러므로, 상기 라인 메모리(130)의 출력 및 프레임 메모리(130)의 출력은 혼합부(170)에서 합쳐져서 D/A 변환부(180)를 통해 2화면 아날로그신호로 변환되며, 이 아날로그 영상신호는 엔코터(190)에 입력되에 복합영상신호로 엔코딩됨으로써 최종적으로 2화면 영상신호(DSS)를 출력하게 된다.
한편, 상기 클럭/타이밍 발생부(100)는 제 1 클럭 발진부(140) 및 제 2 클럭 발진부(150)에서 발생된 클럭신호와, 주화면 및 부화면 수평동기신호(Syncl, Sync2)를 인가받아 상기 각 부에서 필요한 클럭 및 타이밍 펄스를 발생하게 되는데. 상기 제 1 클럭 발진부(140)는 주화면 수평동기신호(Sync1)를 인가받아 내부의 피엘엘(PLL)에 의하여 제2도(다)에 도시된 바와 같이 록킹된 클럭을 만들며, 제 2 출력 발진부(150)는 또한 부화면 수평동기신호(Sync2)를 인가받아 제2도(라)에 도시된 바와 같이 록킹된 클럭을 만들어 내게 된다.
이 경우도 또한 피엘엘을 이용하게 된다.
그런데. 이와 같은 경우에 수평동기신호에 록킹된 클럭을 만들기 위하여 피엘엘을 사용함으로서 그 피엘엘의 분주비가 크기 때문에 외부잡음 또는 비표준신호등에 의해 지터(Jitter)가 발생하게 되고, 표준신호와 비표준신호가 입력되었을때 지터 및 수직 주파수의 차이로 인해 부화면이 상하로 떨리는 현상이 발생하며, 또한 광폭 텔레비전에서 2화면을 디스플레이할 시 화면비를 4:3으로 맞추면 제5도(가)에 도시한 바와 같이 상하 여백이 생기며, 16:9와 화면 전체에 디스플레이하고자 한다면 화면비가 8:9가 되에 화면이 길게 나오는 문제점이 있었다.
따라서, 본 발명은 종래의 이러한 문제점을 감안하여 2화면 디스플레이 시에 라인 메모리 및 프레임 메모리의 데이타를 라이트시의 N비의 주파수로 리드함으로서 2화면을 잘림이나 여백이 없이 구성하여, 또한 피엘엘의 분주비를 가변함으로써 지터의 발생을 억제하는데 목적이 있는 것으로, 이와 같은 목적을 갖는 본 발명을 상세히 설명한다.
본 발명 텔레비젼의 2화면 구성장치는 제3도에 도시한 바와 같이, 디지탈 신호로 변환된 주화면 영상신호(VBS1)를 입력받아 라인단위로 저장하는 라인 메모리(220)와, 디지탈 신호로 변환된 부화면 영상신호(VBS2)를 프레임단위로 저장하는 프레임 메모리(230)와, 상기 라인 메모리(220) 및 프레임 메모리(230)의 출력을 인가받아 원하는 화면이 구성될 수 있도록 혼합하는 혼합부(250)와, 상기 혼합부(200)의 출력을 아날로그 신호로 변환하는 D/A 변환부(270)와, 상기 D/A 변환부(270)의 출력을 인가받아 이를 화면에 디스플레이할 수 있는 신호로 엔코딩하여 출력(DSS)하는 엔코터(280)와, 상기 주화면 및 부화면 수평동기신호(Snyc1, Snyc2)를 입력받아 이에 록킹된 클럭을 발생하며, 수평 플라이백 신호(DHFB)를 입력받아 분주비 제어신호(DCS)에 의해 이를 소정배수 분주하여 출력하는 클럭 발생부(240)와, 상기 클럭 발생부(240)의 출력을 인가받아 상기 각 부에서 필요한 클럭과 타이밍 펄스를 발생함과 아울러 상기 라인 메모리(220)및 프레임 메모리(230)의 리드시에 소정배수 분주된 클럭에 의한 리드 인에이블신호를 발생하는 제어신호 발생부(250)로 구성한다.
이와 같이 구성한 본 발명을 제3도 내지 제5도를 참조하여 상세히 설명한다.
제 1 A/D 변환부(200)는 주화면 영상신호(VBSl)를 입력받아 이를 처리하기에 적절한 형태의 디지탈 신호로 변환하게 되고, 라인 메모리(220)에서는 상기 제 1 A/D 변환부(200)의 출력을 인가받아 제어신호 발생부(250)의 제 1 라이트신호 발생부(251)의 라이트 인에이블신호에 의해 이를 라인단위로 저장하게 된다.
그리고, 프레임 메모리(930)는 제 2 A/D 변환부(210)에 의해 디지탈 신호로 변환된 부화면 영상신호(VBS2)를 인가받아 제어신호 발생부(250)의 제 2 라이트신호 발생부(253)의 라이트 인에이블신호에 의해 프레임 단위로 이를 저장하게 된다.
이 때, 상기 라인 메모리(220) 및 프레임 메모리(230)에 저장된 디지탈 영상신호를 라이트시에 종래와 같이 1/2비의 주파수를 사용하지 않고, N배되는 주파수로 리드함으로써 N배 압축된 영상신호가 혼합부(260)로 입력되어 지는데, 만일 2배 압축의 2화면 모드에서는 상기의 N은 2가되며, 4/3배 압축의 2화면 모드에서는 4/3이 된다.
그러므로, 상기 라인 메모리(220)의 출력 및 프레임 메모리(230)의 출력은 혼합부(260)이서 합쳐져서 D/A 변환부(270)를 통해 2화면 아날로그신호로 변환되며, 이 아날로그 영상신호는 엔코더(280)에 입력되어 2화면 복합영상신호로 엔코딩되므로써 최종적으로 2화면 영상신호(DSS)를 출력하게 된다.
본 발명에서 추가된 클럭 발생부(240) 및 제어신호 발생부(250)의 동작을 좀 더 상세히 설명한다.
제4도(가)와(사)에 도시한 주화면 동기신호(Syncl)중에서 (사)에 도시한 수평동기신호를 클럭 발생부(240)의 제 1 클럭 쉬프터(241)에서 입력받아 고정된 발진 주파수를 갖는 클럭 발진부(245)의 클럭에 의해 제어신호 발생부(250)의 제 1 라이트신호 발생부(251)로 기준클럭(제4도(아)1에 도시)및 리세트 신호((아)2에 도시)를 출력하게 된다.
이로인해, 인해 상기 제 1 라이트신호 발생부(251)는 화면의 위치를 제어하는 위치제어신호(PCS)를 인가받아 그 화면위치를 결정한 다음 라인 메모리(230)로 제4도(자)1 및 (자)2에 도시한 바와 같은 상기 주화면 동기신호(Syncl)에 동기된 리세트신호 및 라이트 인에이블신호를 인가하게 되에 주화면 영상신호(VBS1)을 라인단위로 저장시키게 된다.
그리고, 제4도(나)와 (카)에 도시한 부화면 동기신호(Sync2)중에서 (카)에 도시한 수평동기신호를 제 2 클럭 쉬프터(249)어서 입력받아 클럭 발진부(245)의 클럭에 의해 제어신호 발생부(250)의 제 2 라이트신호 발생부(253)로 기준클럭(제4도(타)1에 도시)및 리세트 신호((타)2에 도시)를 출력하게 되므로 인해 상기 제 1 라이트신호 발생부(252)는 화면의 위치를 제어하는 위치제어신호(PCS)를 인가받아 그 화면위치를 결정한 다음, 프레임 메모리(230)로 제4도(마)1 및 (마)2에 도시한 바와 같은 리세트신호 및 라이트 인에이블신호를 인가함과 아울러 (파)에 도시한 바와 같이 라이트 인에이볼신호를 인가하게 되에 부화면 영상신호(VBS2)을 프레임단위로 저장시키게 된다.
또한, 상기 라인 메모리(230)와 프레임 메모리(230)의 리드시에는, 두화면 수평 플라이백신호(DHFB)를 제 3 클럭 쉬프터(243)에서 인가받아 전압제어발진/피엘엘부(244)의 N배만큼의 분주비가 가변된 클럭에 의해 제어신호 발생부(250)의 리드신호 발생부(252)로 기준 클럭 및 리세트신호를 인가하게 된다.
이로 인해 상기 리드신호 발생부(252)는 상기 라인 메모리(220) 및 프레임 메모리(230)에 제4도(바)에 도시한 바와 같은 N배만큼 수직으로 압축된 화면을 구성하기 위한 리드 인에이블신호를 인가하고 혼합부(260)및 D/A 변환부(270)에 각 제어신호를 인가하게 된다.
한편, 전압발진/피엘엘부(244)는 입력되는 분주신호(DCS)에 의해 클럭 발진부(145)로부터의 고정된 발진 주파수를 공급받아 분주비를 가변하여 압축비가 N배되는 클럭을 발생시키게 되며, 필드 판별부(254)는 주화면 및 부화면 동기신호(Syncl, Sync2)를 입력받아 제 2 라이트신호 발생부 및 리드신호 발생부(252)로 제4도(다)에 도시한 바와 같은 판별신호를 출력하여 리드신호 발생부(252)로 하여금 리드 인에이블신호를 선택적으로 출력하도록 함으로써 라인 메모리(230)및 프레임 메모리(230)의 출력시간을 적절히 제어하도록 한다.
제5도는 종래와 본 발명에 의한 화면의 구성상태를 나타낸 것으로, 종래에는(가)에 도시할 바와 같이 16:9의 화면에 3:4의 화면을 2개 디스플레이할 때의 상하 여백이 나타남을 보여주고 있고, (나)는 본 발명에 의한 화면구성상태를 나타낸 것으로, 수평 플라이백신호에 의하여 상하의 여백이 없이 풀(full)화면으로 4:3의 화면 2개를 16:9의 화면에 디스플레이된 것을 보여준다.
이와 같이 본 발명은 2화면 디스플레이 시에 라인 메모리 및 프레임 메모리의 데이타를 라이트시의 N배의 주파수로 리드함으로써 2화면의 잘림이나 여백이 없이 구성할 수 있으며, 또한 피엘엘의 분주비를 가변함으로써 지터의 발생을 억제하는 효과도 있게 된다.

Claims (1)

  1. 디지탈 신호로 변환된 주화면 영상신호를 입력받아 라인단위로 저장하는 라인 메모리와, 디지탈 신호로 변환된 부화면 영상신호를 프레임단위로 저장하는 프레임 메모리와, 상기 라인 메모리 및 프레임 메모리의 출력을 인가받아 원하는 화면이 구성될 수 있도록 혼합하는 혼합부와, 상기 혼합부의 출력을 아날로그 신호로 변환하는 D/A 변환부와, 상기 D/A 변환부의 출력을 인가받아 이를 화면에 디스플레이할 수 있는 신호로 엔코딩하여 출력하는 언코더와, 상기 주화면 및 부화면 수평동기신호를 입력받아 이에 록킹된 출력을 발생하며, 수평 플라이백신호를 입력받아 분주비 제어신호에 의해 이를 소정비수 분주하에 출력하는 클럭 발생부와, 상기 출력 발생부의 출력을 인가받아 상기 각 부에서 필요한 클럭과 타이밍 펄스를 발생함과 아울러 상기 라인 메모리 및 프레임 메모리의 리드시에 소정배수 분주된 클럭에 의한 리드 인에이블신호를 발생하는 제어신호 발생부로 구성하여 된 것을 특징으로 하는 텔레비전의 2화면 구성장치.
KR1019950067387A 1995-12-29 1995-12-29 텔레비젼의 2화면 구성장치 Expired - Fee Related KR0176806B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019950067387A KR0176806B1 (ko) 1995-12-29 1995-12-29 텔레비젼의 2화면 구성장치
US08/773,579 US5999226A (en) 1995-12-29 1996-12-27 Dual-screen apparatus capable of preventing jitter and screen cutoff

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950067387A KR0176806B1 (ko) 1995-12-29 1995-12-29 텔레비젼의 2화면 구성장치

Publications (2)

Publication Number Publication Date
KR970057340A KR970057340A (ko) 1997-07-31
KR0176806B1 true KR0176806B1 (ko) 1999-05-01

Family

ID=19447698

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950067387A Expired - Fee Related KR0176806B1 (ko) 1995-12-29 1995-12-29 텔레비젼의 2화면 구성장치

Country Status (2)

Country Link
US (1) US5999226A (ko)
KR (1) KR0176806B1 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3512142B2 (ja) * 1997-06-10 2004-03-29 松下電器産業株式会社 映像信号処理装置
US6556249B1 (en) * 1999-09-07 2003-04-29 Fairchild Semiconductors, Inc. Jitter cancellation technique for video clock recovery circuitry
JP3740957B2 (ja) * 2000-06-26 2006-02-01 株式会社日立製作所 ビデオ信号処理装置
US6741289B1 (en) * 2000-10-31 2004-05-25 Fairchild Semiconductors, Inc. Technique to stabilize the chrominance subcarrier generation in a line-locked digital video system
US6967688B1 (en) * 2001-07-13 2005-11-22 National Semiconductor Corporation Method and apparatus that reduces jitter in a display by providing temporal hysteresis
JP2003134414A (ja) * 2001-10-22 2003-05-09 Pioneer Electronic Corp 映像処理装置及び映像処理方法並びに映像処理用プログラム
EP1593046A2 (en) * 2003-02-13 2005-11-09 Nokia Corporation Rate adaptation method and device in multimedia streaming
US7844727B2 (en) * 2003-04-24 2010-11-30 Nokia Corporation Method and device for proactive rate adaptation signaling
TWI272550B (en) * 2005-01-03 2007-02-01 Quanta Comp Inc Apparatus and method for digital image stabilization
US7869201B2 (en) * 2007-01-04 2011-01-11 Whirlpool Corporation Host and adapter for selectively positioning a consumer electronic display in visible and concealed orientations
US7898812B2 (en) * 2007-01-04 2011-03-01 Whirlpool Corporation Alternative hosts for multiple adapters and multiple consumer electronic devices
US7810343B2 (en) * 2007-01-04 2010-10-12 Whirlpool Corporation Dispenser with a service interface for a consumer electronic device
US7980088B2 (en) * 2007-01-04 2011-07-19 Whirlpool Corporation Removable adapter providing a wireless service to removable consumer electronic device
US7765332B2 (en) 2007-01-04 2010-07-27 Whirlpool Corporation Functional adapter for a consumer electronic device
US7651368B2 (en) 2007-01-04 2010-01-26 Whirpool Corporation Appliance with an adapter to simultaneously couple multiple consumer electronic devices
US7686127B2 (en) * 2007-01-04 2010-03-30 Whirlpool Corporation Acoustic chamber as part of adapter or appliance
US20080164224A1 (en) * 2007-01-04 2008-07-10 Whirlpool Corporation System for connecting mechnically dissimilar consumer electronic devices to an adaptor or a host
US7871300B2 (en) * 2007-01-04 2011-01-18 Whirlpool Corporation Host with multiple sequential adapters for multiple consumer electronic devices
US8018716B2 (en) * 2007-01-04 2011-09-13 Whirlpool Corporation Adapter for docking a consumer electronic device in discrete orientations
US7865639B2 (en) * 2007-01-04 2011-01-04 Whirlpool Corporation Appliance with an electrically adaptive adapter to alternatively couple multiple consumer electronic devices
US20080165506A1 (en) * 2007-01-04 2008-07-10 Whirlpool Corporation Host and Adapter for Selectively Positioning a Consumer Electronic Device in Accessible and Inaccessible Orientations
US7826203B2 (en) * 2007-01-04 2010-11-02 Whirlpool Corporation Transformative adapter for coupling a host and a consumer electronic device having dissimilar standardized interfaces
US7870753B2 (en) * 2007-01-04 2011-01-18 Whirlpool Corporation Appliance door with a service interface
US7798865B2 (en) * 2007-01-04 2010-09-21 Whirlpool Corporation Service supply module and adapter for a consumer electronic device
US8040666B2 (en) 2007-01-04 2011-10-18 Whirlpool Corporation Door with a service interface on an edge
US7618295B2 (en) * 2007-01-04 2009-11-17 Whirlpool Corporation Adapter and consumer electronic device functional unit
US7625246B2 (en) 2007-01-04 2009-12-01 Whirlpool Corporation System for supplying service from an appliance to multiple consumer electronic devices
US8154857B2 (en) * 2007-01-04 2012-04-10 Whirlpool Corporation Appliance host with multiple service interfaces for coupling multiple consumer electronic devices
JP4932517B2 (ja) * 2007-02-08 2012-05-16 Ｎｅｃディスプレイソリューションズ株式会社 画像表示装置及びその周波数調整方法
JP2012129906A (ja) * 2010-12-17 2012-07-05 Samsung Electronics Co Ltd 画像処理装置、画像処理方法、及びプログラム
CN104077089A (zh) * 2013-03-25 2014-10-01 鸿富锦精密工业(武汉)有限公司 显示系统及其显示方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2575108B2 (ja) * 1985-10-29 1997-01-22 ソニー株式会社 ２画面テレビ受像機
US4987491A (en) * 1989-01-20 1991-01-22 Sanyo Electric Co., Ltd. Jitter compensation circuit for processing jitter components of reproduced video signal
US5434625A (en) * 1990-06-01 1995-07-18 Thomson Consumer Electronics, Inc. Formatting television pictures for side by side display
TW335241U (en) * 1992-11-30 1998-06-21 Thomson Consumer Electronics A video display system
US5557342A (en) * 1993-07-06 1996-09-17 Hitachi, Ltd. Video display apparatus for displaying a plurality of video signals having different scanning frequencies and a multi-screen display system using the video display apparatus
US5363143A (en) * 1993-09-03 1994-11-08 Thomson Consumer Electronics, Inc. Side by side picture display with reduced cropping
JPH07184138A (ja) * 1993-12-24 1995-07-21 Toshiba Corp ２画面映像処理回路
ATE190792T1 (de) * 1994-12-12 2000-04-15 Sony Wega Produktions Gmbh Verfahren und vorrichtung zur gleichzeitigen darstellung von zwei bildern
US5729300A (en) * 1995-06-07 1998-03-17 Samsung Electronics Co., Ltd. Double-screen simultaneous viewing circuit of a wide-television

Also Published As

Publication number Publication date
US5999226A (en) 1999-12-07
KR970057340A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
KR0176806B1 (ko) 텔레비젼의 2화면 구성장치
JPH1079905A (ja) ディジタルディスプレイ装置の画像サイズ調整方法及びその画像サイズ調整回路
JPH10319932A (ja) ディスプレイ装置
JPH08256291A (ja) 映像重畳装置
KR100580177B1 (ko) 디지털 방송 수신 시스템에서 디스플레이 동기 신호 생성 장치 및 디코더와 그 방법
JP3154190B2 (ja) 汎用走査周期変換装置
JP3070333B2 (ja) 画像表示装置
KR100536436B1 (ko) 화상재생장치,프로젝터,화상재생시스템및정보기억매체
KR950002666B1 (ko) 문자 표시 장치
KR100196845B1 (ko) 컴퓨터와텔레비젼의영상신호인터페이스장치
JP3217820B2 (ja) 映像合成方法および外部同期表示装置
KR100234738B1 (ko) 액정 프로젝터의 동기 처리 장치
KR0147152B1 (ko) 메모리 어드레스를 이용한 다수화면분할 및 정지화면 구현 방법
KR100308050B1 (ko) Ｌｃｄ 모니터의 신호처리장치
KR950024528A (ko) 와이드 텔레비젼에서의 두 화면 동시 시청회로
JPH08140019A (ja) 画像表示装置
JPH04360194A (ja) 表示メモリ制御装置
KR950002685B1 (ko) 비디오 폰의 메모리 콘트롤회로
KR970057714A (ko) 텔레비젼의 화면분할 장치
KR970078570A (ko) 2화면 표시기능을 갖는 화면 종횡비 변환장치
JP2006337732A (ja) 会議用画像表示システム
JPS6064382A (ja) 文字画像表示制御装置
JPH0693762B2 (ja) 走査周波数変換装置
JPH039682A (ja) ハイビジョン受信機の時間圧縮装置
JPH08186803A (ja) 走査変換装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19951229

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19951229

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19981019

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19981114

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19981113

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20010927

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20021001

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20030930

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20041101

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20051031

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20061101

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20071017

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20081028

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20091029

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20100929

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20110920

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20110920

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20121026

Start annual number: 15

End annual number: 15

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20141009