KR0161811B1 - 클럭 제어회로 및 이를 이용한 시스템 - Google Patents

Abstract

본 발명은 클럭 제어회로 및 이를 이용한 시스템을 공개한다. 그 회로는 테스트 모드 신호 및 쉬프트 모드신호에 응답하여 정상 모드시에는 정상 인에이블신호를 출력하고, 클럭 제어모드시에는 제1상태의 신호를 출력하고, 부분 클럭킹 모드시에는 테스트 인에이블 신호를 출력하기 위한 멀티플렉서, 상기 쉬프트 모드 신호 및 클럭신호를 논리곱한 신호에 응답하여 테스트 인에이블 제어신호를 저장하고 테스트 인에이블 신호로 출력하기 위한 플립플롭, 및 상기 제2상태의 클럭신호에 응답하여 상기 선택수단의 출력신호를 전송하고, 상기 제1상태의 클럭신호에 응답하여 상기 전송된 신호를 래치하고, 상기 클럭신호에 응답하여 상기 래치된 신호를 시스템 클럭신호로 출력하기 위한 클럭신호 발생부로 구성되어 있다. 따라서, 정상 모드시에는 정상 인에이블 신호를 제어하여 동작이 불필요한 블록들의 동작을 디스에이블시킴으로써 전력 소모를 줄일 수 있다. 그리고, 테스트 모드시에 클럭 제어모드에서 부분 클럭킹 모드로 또는 부분 클럭킹 모드에서 클럭 제어모드로 번갈아가면서 테스트를 수행하게 되는데 이때, 클럭신호를 디스에이블시킬 필요가 없으므로 테스트 속도를 향상시킬 수 있다.

Description

클럭 제어회로 및 이를 이용한 시스템

본 발명은 클럭 제어회로에 관한 것으로, 특히 플립플롭들 또는 모듈들로 인가되는 클럭신호를 제어함으로써 전력 소모를 줄이고 전체 칩의 테스트성(testability)을 향상시킬 수 있는 클럭 제어회로 및 이를 이용한 시스템에 관한 것이다.

종래의 클럭을 제어하는 방법으로는 두가지 방법이 있는데, 하나의 방법은 래치를 이용하여 플립플롭으로 입력되는 클럭신호를 안정되게 생성하는 방법이며, 다른 하나의 방법은 전송 게이트를 이용하여 모듈 레벨에서 클럭신호를 인에이블(enable) 또는 디스에이블(disable)시켜 시공간에서 테스트성을 향상시키는 방법이다.

제1도는 종래의 래치를 이용한 클럭 제어회로를 나타내는 것으로, 인버터들(10, 16, 18, 22, 26), 전송 게이트들(12, 14, 20, 24), 및 AND게이트(28)로 구성되어 있다.

클럭신호(CK)가 인가될 때는 래치에 저장된 값에 의해서 출력신호(CK')의 갑이 결정된다. 즉, 래치된 값이 0이라면 출력 클럭신호(CK')의 값은 0으로 유지되고, 래치된 값이 1이라면 클럭신호(CK)가 출력 클럭신호(CK')로 발생된다.

클럭신호(CK)가 0으로 고정될 때에는 인버터들(22, 26) 및 전송 게이트(24)로 구성된 래치에 저장된 데이터의 상태에 상관없이 출력 클럭신호(CK')의 값은 0을 고정된다. 그리고, 래치에 두 개의 입력신호들(NE, TE)중의 하나의 값이 래치될 준비상태에 있게 된다. 따라서, 이때에는 클럭신호(CK)에 의해서 제어되는 모든 플립플롭들 또는 모듈들이 이전 상태를 유지하게 된다.

제1도에 나타낸 회로의 동작을 정상 모드와 테스트 모드로 구분하여 설명하면 다음과 같다.

정상 모드시에는 로우레벨의 테스트 모드 신호가 인가된다. 전송 게이트(12)는 로우레벨의 테스트 모드 신호에 응답하여 온되고 정상 인에이블 신호(NE)를 전송한다. 만일 정상 인에이블 신호(NE)가 로우레벨이면 이 신호(NE)가 전송 게이트(12)를 통하여 전송된다. 전송 게이트(12)의 출력신호는 로우레벨의 클럭신호(CK)에 응답하여 전송 게이트(20)를 통하여 레치로 래치된다. 인버터들(22, 26) 및 전송 게이트(24)로 구성된 래치는 로우레벨의 신호를 반전하여 하이레벨의 신호를 출력하게 된다. AND게이트(28)는 하이레벨의 클럭신호에 응답하여 하이레벨의 클럭신호(CK')를 발생하게 된다. 즉, 정상 인에이블 신호(NE)가 로우레벨인 경우에 클럭신호(CK)에 응답하여 하이레벨의 래치된 신호를 클럭신호(CK')로 발생할 수 있다. 반대로, 정상 인에이블 신호(NE)가 하이레벨인 경우에는 클럭신호(CK')는 로우레벨로 고정된다.

따라서, 정상 모드시에 정상 인에이블 신호(NE)를 제어함으로써 플립플롭들 또는 모듈들로 인가되는 클럭신호(CK')의 인에이블 또는 디스에이블을 제어하여 전력 소모를 줄일 수 있다.

그리고, 테스트 모드시에는 하이레벨의 테스트 모드 신호가 인가된다. 그래서, 만일, 로우레벨의 테스트 인에이블 신호(TE)를 인가하면 클럭신호(CK)에 응답하여 하이레벨의 래치된 신호를 클럭신호(CK')로 출력하게 된다. 반대로, 하이레벨의 테스트 인에이블 신호(TE)를 인가하면 클럭신호(CK')는 로우레벨로 고정된다.

테스트 모드시에는 플립플롭들 또는 모듈들의 인에이블 또는 디스에이블을 변경하여 가면서 테스트를 수행하게 된다. 예를 들어 설명하면, 만일 3개의 블록들에 대한 테스트를 수행하는데 먼저, 첫 번째 블록을 디스에이블시키고, 두 번째, 세 번째 블록들을 인에이블시켜 테스트 동작을 수행한 후, 첫 번째, 두 번째 블록들인 인에이블시키고, 세 번째 블록은 디스에이블시켜 동작을 수행하는 경우에, 첫 번째 동작을 수행한 후 두 번째 동작으로 전환할 때, 각 블록들이 첫 번째 동작을 수행한 후의 결과값을 그대로 유지하고 있어야 한다. 그레서, 클럭신호(CK)를 0으로 만들어 클럭신호(CK')를 모두 0으로 만드는 동작이 필요하다. 즉, 이들 블록들의 동작이 순차적으로 수행되기 때문에 이 전 동작에서의 결과값을 그대로 유지하고 있어야 한다. 그리고, 두 번째 동작을 수행하기 위하여 테스트 인에이블 신호(TE)를 인가하여 테스트 동작을 수행한다.

따라서, 제1도에 나타낸 클럭 제어회로는 정상 및 테스트 모드에서 정상 인에이블 신호(NE) 및 테스트 인에이블 신호(TE)를 제어함에 의해서 클럭신호(CK)의 인에이블 또는 디스에이블을 임의로 제어가능하게 되므로 정상 모드 및 테스트 모드시에 플립플롭들 또는 모듈들로 인가되는 클럭신호의 인에이블 또는 디스에이블을 제어하여 불필요한 전력 소모를 줄일 수 있다.

제1도에 나타낸 회로는 국내 특허 출원번호 제95-1573호(1995, 1, 27)로 출원되었다.

그러나, 제1도에 나타낸 회로는 테스트 모드에서 각 플립플롭들 또는 각 모듈들의 인에이블 또는 디스에이블 상태를 변경하면서 테스트를 수행하게 되는데 각 플립플롭들 또는 각 모듈들이 변경 동작을 수행하기 이전의 상태를 그대로 유지하도록 하기 위하여 클럭신호(CK)를 디스에이블하여야 한다는 문제점이 있었다.

제2도는 종래의 전송 게이트를 이용한 클럭 제어회로를 나타내는 것으로, 플립플롭(30) 및 전송 게이트(32)로 구성되어 있다.

이 방법은 두 개의 클럭신호가 있는데 하나는 시스템 클럭신호이며, 다른 하나는 테스트 클럭신호이다. 만일 플립플롭의 출력신호(Q)가 0일 경우에는 전송 게이트(32)가 온되어 시스템 클럭신호를 출력하며, 반대로, 플립플롭의 출력신호(Q)가 1일 경우에는 전송 게이트(32)가 오프되어 시스템 클럭신호를 출력하지 않는다. 따라서, 이 회로에 연결되어 있는 모든 플립플롭 또는 모듈들은 이 시스템 클럭신호에 응답하여 인에이블 또는 디스에이블이 제어된다. 플립플롭에 저장되는 신호는 입력 데이터에 의해서 결정된다.

즉, 입력 데이터가 0이라면, 플립플롭(30)은 테스트 클럭신호에 응답하여 0의 데이터를 출력하여 전송 게이트(32)를 온하여 시스템 클럭신호가 전송되게 하고, 입력 데이터가 1이라면, 플립플롭(30)은 테스트 클럭신호에 응답하여 1의 데이터를 출력하여 전송 게이트(32)를 오프하여 시스템 클럭신호가 전송되지 않도록 한다.

그러나, 종래의 전송 게이트를 이용한 클럭 제어 방법, 또한 제1도에 나타낸 회로와 마찬가지로 각 플립플롭들 또는 모듈들의 인에이블 또는 디스에이블을 변경하여 가면서 테스트를 수행하는 경우에 이 전 상태의 값을 그대로 유지하여야 한다. 따라서, 다음 상태로 진행하여 테스트를 수행하기 위하여는 테스트 클럭신호 및 시스템 클럭신호를 디스에이블하여 각 플립플롭들 또는 모듈들이 이전 상태의 값을 유지하도록 하여야 한다. 즉, 제2도에 나타낸 회로 또한 플립플롭들 또는 모듈들의 상태를 제어하기 위하여 테스트 클럭신호 또는 시스템 클럭신호를 번갈아가면서 온, 오프시켜야 한다는 문제점이 있었다.

결과적으로, 제1도 및 제2도에 나타낸 회로는 테스트 모드 수행시에 클럭 신호의 발생을 디스에이블시켜야 한다는 문제점이 있고, 따라서, 테스트 속도가 지연된다는 문제점이 있었다.

본 발명의 목적은 전력 소모를 줄일 수 있고 클럭신호를 디스에이블시킬 필요가 없어 테스트 속도를 향상시킬 수 있는 클럭 제어회로를 제어하는데 있다.

본 발명의 다른 목적은 상기 목적을 달성하기 위한 클럭 제어회로를이용한 클럭 제어 시스템을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발며의 클럭 제어회로는 테스트 모드 신호 및 쉬프트 모드 신호에 응답하여 정상 모드시에는 정상 인에이블 신호를 출력하고, 클럭 제어모드시에는 제1상태의 신호를 출력하고, 부분 클럭킹 모드시에는 테스트 인에이블 신호를 출력하기 위한 선택수단, 상기 쉬프트 모드 신호 및 클럭신호를 논리곱한 신오에 응답하여 테스트 인에이블 제어신호를 저장하고 상기 테스트 인에이블 신호로 출력하기 위한 플립플롭, 및 상기 제2상태의 클럭신호에 응답하여 상기 선택수단의 출력신오를 전송하고, 상기 제1상태의 클럭신호에 응답하여 상기 전송된 신호를 래치하고, 상기 클럭신호에 응답하여 상기 래치된 신호를 시스템 클럭신호로 출력하기 위한 클럭신호 발생수단을 구비한 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 클럭 제어 시스템은 각각의 클럭신호에 응답하는 복수개의 블록들을 구비한 시스템에 있어서, 상기 복수개의 블록들 각각은 테스트 모드 신호 및 쉬프트 모드 신호에 응답하여 정상 모드시에는 정상 인에이블 신호를 출력하고, 클럭 재어모드시에는 제1상태의 신호를 출력하고, 부분 클럭킹 모드시에는 테스트 인에이블 신호를 출력하기 위한 선택수단, 상기 쉬프트 모드신호 및 클럭신호를 논리곱한 신호에 응답하여 클럭 제어 데이터 입력신호를 저장하고 상기 테스트 인에이블 신호로 출력하기 위한 플립플롭, 및 상기 제2상태의 클럭신호에 응답하여 상기 선택수단의 출력신호를 전송하고, 상기 제1상태의 클럭신호에 응답하여 상기 전송된 신호를 래치하고, 상기 클럭신호에 응답하여 상기 래치된 신호를 시스템 클럭신호로 출력하기 위한 클럭신호 발생수단을 구비한 클럭 제어회로를 구비하여, 정상 모드시에는 정상 인에이블 신호에 응답하여 상기 각각의 블록들로 인가되는 클럭신호를 제어하며, 테스트 모드시에는 상기 클럭 제어모드를 수행함에 의해서 상기 클럭 제어 데이터 입력신호를 입력하고 쉬프팅함에 의해서 상기 각각의 블록들을 제어하기 위한 테스트 인에이블 신호로 인가하고, 상기 부분 클럭킹 모드를 수행함에 의해서 상기 각각의 블록들에 저장된 클럭 제어 데이터 입력신호에 응답하여 상기 각각의 블록들로 인가되는 클럭신호를 제어하는 것을 특징으로 한다.

제1도는 래치를 이용한 클럭 제어회로를 나타내는 것이다.

제2도는 전송 게이트를 이용한 클럭 제어회로를 나타내는 것이다.

제3도는 본 발명의 클럭 제어회로를 나타내는 것이다.

제4도는 제3도에 나타낸 클럭 제어회로를 블록으로 나타낸 것이다.

제5도는 제4도에 나타낸 클럭 제어회로를 이용한 시스템의 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 클럭 제어회로 및 이를 이용한 시스템을 설명하면 다음과 같다.

제3도는 본 발명의 클럭 제어회로를 나타내는 것으로, AND게이트(40), 플립플롭(42), 멀티플렉서(44), 인버터들(46, 48, 52, 56), 전송 게이트들(50, 54), 및 AND게이트(58)로 구성되어 있다.

클럭 제어회로의 동작은 크게 정상 동작과 테스트 동작으로 구분될 수 있으며, 테스트 동작은 클럭 제어 모드와 부분 클럭킹 모드로 이루어진다.

클럭신호(CK')는시스템 클럭과 연결되게 된다. 두 개의 제어신호(NE, TE)중 신호(NE)는 정상 인에이블 신호이고, 신호(TE)는 테스트 인에이블 신호를 각각 나타내는 것으로, 정상 모드 및 테스트 모드시에 각각 인가되는 신호이다.

먼저, 정상 모드시의 동작을 설명하면 다음과 같다.

상기 표에 나타낸 바와 같이 정상 모드시에는 제어신호들(NE, TE)로 각각 1, X(don't care)를 인가한다. 이때, 멀티플렉서(44)는 정상 모드시 정상 인에이블 신호(NE)를 출력하게 된다. 이 신호는 로우레벨의 클럭신호(CK)에 응답하여 전송 게이트(50)를 통하여 전송된다. 이 신호는 인버터들(52, 56), 및 전송 게이트(54)로 이루어진 래치에 래치되고 반전되어 출력된다. 즉, 래치는 정상 인에이블 신호(NE)가 로우레벨인 경우에는 하이레벨의 신호를 출력하고, 정상 인에이블 신호(NE)가 하이레벨인 경우에는 로우레벨의 신호를 출력한다. AND게이트(58)는 래치된 신호가 로우레벨인 경우에는 로우레벨의 클럭신호(CK')를 발생하고, 래치된 신호가 하이레벨인 경우에는 클럭신호(CK)에 응답하여 래치된 신호를 클럭신호(CK')로 발생한다.

따라서, 정상 모드시에 플립플롭들 또는 모듈들을 동작시키기를 원한다면, 로우레벨의 정상 인에이블 신호(NE)를 인가하고, 동작시키기를 원하지 않는다면, 하이레벨의 정상 인에이블 신호(NE)를 인가한다.

상술한 바와 같이 정상 모드시에 멀티플렉서(44)를 이용하여 정상 인에이블 신호(NE)를 제어함으로써 플립플롭들 또는 모듈들로 들어가는 클럭신호들의 인에이블 또는 디스에이블을 제어하여 불필요한 전력 소모를 줄일 수 있다.

다음으로, 테스트 모드시의 동작을 설명하면 다음과 같다. 테스트 모드는 상술한 바와 같이 클럭 제어 모드와 부분 클럭킹 모드로 나누어진다.

먼저, 클럭 제어모드 동작을 설명하면 다음과 같다.

상기 표 1에 나타낸 바와 가팅 클럭 제어모드시에는 멀티플렉서(44)로 인가되는 테스트 모드 신호와 쉬프트 모드 신호로 각각 0, 1을 인가한다. 이때, 하이레벨의 클럭신호(CK)와 쉬프트 모드 신호를 AND게이트(40)에 의해서 논리곱한 신호에 응답하여 플립플롭(42)은 테스트 인에이블 신호(TE)를 래치하여 출력신호(TE')를 발생한다. 그리고, 멀티플렉서(44)는 1의 값을 선택하여 출력한다. 이 신호는 로우레벨의 클럭신호(CK)에 응답하여 전송 게이트(50)를 통하여 전송된다. 또한, 이 신호는 인버터들(52, 56) 및 전송 게이트(54)로 구성된 래치에 의해서 반전되어 래치되고, 하이레벨의 클럭신호(CK)에 응답하여 AND게이트(58)를 통하여 0인 신호가 출력된다. 따라서, 클럭 제어 모드에서는 멀티플렉서(44)를 통하여, 1의 값이 래치되고, 클럭신호(CK')는 0으로 유지되게 된다. 그러나, 플립플롭(42)은 테스트 클럭신호(TE)를 테스트 클럭신호(TE')로 계속해서 출력하게 된다. 즉, 클럭 제어모드시에 클럭신호(CK')는 0을 유지하고, 테스트 클럭신호(TE)가 테스트 클럭신호(TE')로서 출력된다. 따라서, 클럭 제어 모드는 클럭신호(CK')를 0으로 유지하여 클럭신호(CK')에 응답하는 플립플롭 또는 모듈의 상태를 그대로 유지하게 하고, 테스트 모드시에 동작을 시키기를 원하면 테스트 인에이블 신호(TE)로 0을 인가하고 동작을 시키기를 원하지 않으면 테스트 인에이블 신호(TE)로 1을 인가하여 클럭신호(CK')에 응답하는 플립플롭 또는 모듈의 인에이블 또는 디스에이블을 제어하기 위한 것이다.

마지막으로, 부분 클럭킹 모드 동작을 설명하면 다음과 같다.

상기 표에 나타낸 바와 같이 멀티플렉서(44)로 인가되는 테스트 모드 신호와 쉬프트 모드 신호로 각각 0, 0을 인가한다. 이때, 멀티플렉서(44)는 플립플롭(42)의 출력신호(TE')를 출력한다. 이 신호는 로우레벨의 클럭신호(CK)에 응답하여 전송 게이트(50)를 통하여 출력된다. 또한, 이 신호는 하이레벨의 클럭신호(CK)에 응답하여 인버터들(52, 56) 및 전송 게이트(54)로 구성된 래치에 의해서 래치된다. AND게이트(58)는 하이레벨의 클럭신호에 응답하여 래치에 래치된 신호들 반전하여 출력하게 된다. 즉, 부분 클럭킹 모드는 클럭 제어모드에서 입력된 값에 의해서 임의의 플립플롭들 또는 모듈들을 부분적으로 동작시킬 수도 있고, 그 전의 값을 그대로 유지하게 할 수도 있다. 즉, 부분 클럭킹 모드로 가기 위해서는 클럭 제어모드를 반드시 거쳐야만 하며, 신호(TE')가 0이면 클럭신호(CK)를 클럭신호(CK')로 발생하고, 신호(TE')가 1이면 클럭신호(CK')를 0으로 한다.

즉, 테스트 모드시에는 클럭 제어 모드를 수행하여 클럭신호(CK')에 응답하여 플립플롭 및 모듈을 동작하기를 원하면 테스트 인에이블 신호로 0의 신호를 인가하고, 동작하기를 원하지 않으면 테스트 인에이블 신호로 1의 신호를 인가한다. 그리고, 부분 클럭킹 모드를 수행하여 클럭 제어 모드에서 입력된 0의 신호를 반전한 신호를 클럭신호(CK)에 응답하여 클럭신호(CK')로 출력하거나, 클럭 제어 모드에서 입력된 1의 신호를 반전한 신호에 응답하여 0의 신호를 클럭신호(CK')로 출력한다.

따라서, 제3도에 나타낸 본 발명의 클럭 제어회로는 테스트 모드 수행시에 클럭신호를 디스에이블시킬 필요가 없다. 즉, 클럭 제어 모드를 수행하여 클럭신호를 디스에이블시키지 않고, 다음 테스트를 위한 플립플롭들 또는 모듈들의 상태를 제어하기 위한 테스트 인에이블 신호를 인가하고, 부분 클럭킹 모드를 수행함에 의해서 저장된 테스트 인에이블 신호에 응답하여 클럭신호(CK')를 0으로 고정시커나 클럭신호(CK)를 클럭신호(CK')로 출력하게 된다.

제4도는 제3도에 나타낸 본 발명의 클럭 제어회로를 하나의 블록으로 나타낸 것으로, 모드를 결정하기 위한 테스트 모드 및 쉬프트 모드 신호 입력단자, 정상 모드 인에이블 신호(NE) 및 테스트 모드 인에이블 신호(TE)를 입력하기 위한 정상 모드 및 테스트 모드 인에이블 신호 입력단자, 클럭신호(CK)를 입력하기 위한 클럭신호 입력단자, 및 클럭신호(CK')를 출력하기 위한 클럭신호 출력다낮, 테스트 인에이블 신호(TE')를 출력하기 위한 출력단자로 이루어져 있다.

제5도는 본 발명의 클럭 제어회로를 이용한 하나의 시스템(100)내의 N개의 블록들로 인가되는 클럭신호를 제어하기 위한 클럭 제어 시스템의 블록도로서, N개의 블록들(70-1, .... 70-(M-1), 70-M, 70-(M+1), .... 70-(N-1), 70-N), 및 N개의 블록들 각각으로 입력되는 클럭신호를 제어하기 위한 클럭 제어회로들(80-1, .... 80-(M-1), 80-M, 80-(M+1), .... 80-(N-1), 80-N)로 구성되어 있다. 제5도에서, 각각의 블록은 상술한 플립플롭 또는 모듈을 나타내는 것이다.

먼저, 정상 모드 동작을 설명하면 다음과 같다.

정상 모드시에 테스트 모드와 쉬프트 모드 신호로 각각 1, X가 인가되고, 클럭 제어회로들(80-1, .... 80-(M-1), 80-M, 80-(M+1), .... 80-(N-1), 80-N)로 인가되는 정상 인에이블 신호(NE)를 각각 제어함으로써, N개의 블록들(70-1, .... 70-(M-1), 70-M, 70-(M+1), .... 70-(N-1), 70-N)로 입력되는 클럭신호(CK')을 인에이블 또는 디스에이블할 수 있다. 정상 인에이블 신호(NE)를 인가하는 방법에 대하여 상세하게 기술하지는 않았지만 다양한 방법으로 정상 인에이블 신호(NE)를 인가할 수 있다. 예를 들어 설명하면, 만일 정상 모드시에 모든 블록들이 인에이블되어야 한다면, 외부로부터 하나의 로우레벨의 신호를 N개의 클럭 제어회로들로 인가하면 되고 만일 정상 모드시에 80-1에서 80-M까지의 블록들은 인에이블되고, 80-(M+1)에서 80-N까지의 블록들은 디스에이블하여야 한다면, 외부로부터 인가되는 로우레벨의 신호를 80-1에서 80-M까지의 블록들의 정상 인에이블 단자(NE)로 인가하고, 이 신호를 반전한 신호를 80-(M+1)에서 80-N까지의 블록들로 인가하면 된다. 따라서, 이와같은 방법으로 N개의 블록들중 동작이 필요한 블록들만 인에이블하고, 동작이 필요없는 블록들의 동작은 디스에이블시킴으로써 전력 소모를 줄일 수 있다.

테스트 모드시의 동작을 설명하면 다음과 같다.

먼저, 클럭 제어 모드시에 테스트 모드 신호와 쉬프트 모드 신호로 각각 0, 1이 인가되고, 이 클럭 제어회로(80-1)의 테스트 클럭신호(TE) 입력단자를 통하여 클럭 제어 데이터 입력신호(CDI; clock control data input)를 저정하게 된다. 이 신호는 다음 클럭 제어회로(80-2)로 쉬프트된다. 이와같은 쉬프트 동작이 클럭 제어회로들을 통하여 수행되어 클럭 제어회로(80-N)의 테스트 클럭신호 출력단자(TE')를 통하여 클럭 제어 테이터 출력신호(CDO ; clock control data output)로 출력되게 된다. 즉, 클럭 제어 모드시에 클럭 제어회로들(80-1, .... 80-(M-1), 80-M, 80-(M+1), .... 80-(N-1), 80-N)은 쉬프팅 동작을 수행하게 된다. 그래서, 만일 테스트 모드시에 동작을 시키기를 원하는 블록들에는 0의 값을 입력하고, 동작을 시키기를 원하지 않는 블록들에는 1의 값을 입력한다.

부분 클럭킹 모드시에 테스트 모드 신호와 쉬프트 모드 신호로 각각 0, 0을 인가한다. 이 모드에서, 클럭신호(CK)가 정상적으로 입력되면, 클럭 제어회로들(80-1, .... 80-(M-1), 80-M, 80-(M+1), .... 80-(N-1), 80-N)은 각각의 멀티플렉서(44)에 의해서 선택된 테스트 클럭신호(TE')를 래치하여 복수개의 블록들(70-1, .... 70-(M-1), 70-M, 70-(M+1), .... 70-(N-1), 70-N) 각각의 클럭신호 입력단자로 인가된다. 즉, 부분 클럭킹 모드에서는 클럭 제어 모드에서 저장된 테스트 인에이블 신호(TE')에 의해서 각각의 블록들을 동작시킬 수도 있고 동작시키지 않을 수도 있다. 즉, 클럭 제어 모드에서 입력된 테스트 인에이블 신호가 0이라면 클럭신호(CK)가 클럭신호(CK')로 인가되어 블록들이 동작하게 되고, 1이라면 0의 신호를 클럭신호(CK')로 인가하여 블록들은 동작하지 않게 된다. 상술한 바와 같이 부분 클럭킹 모드를 수행하기 위하여는 클럭 제어 모드를 반드시 거쳐야만 한다.

따라서, 본 발명의 클럭 제어회로를 이용한 시스템은 테스트 모드 수행시에 클럭 신호를 디스에입블시킬 필요없이 클럭 제어 모드를 수행하여 각각의 블록들의 인에이블 또는 디스에이블을 제어할 수 있고, 테스트 속도를 향상시킬 수 있다.

따라서, 본 발명의 클럭 제어회로 및 이를 이용한 시스템은 정상 모드시에는 정상 인에이블 신호를 제어하여 동작이 불필요한 블록들의 동작을 디스에이블시킴으로써 전력 소모를 줄일 수 있다.

그리고, 테스트 모드시에 클럭 제어모드에서 부분 클럭킹 모드로 또는 부분 클럭킹 모드에서 클럭 제어모드로 번갈아가면서 테스트를 수행하게 되는데 이때, 클럭신호를 디스에이블시킬 필요가 없으므로 테스트 속도를 향상시킬 수 있다.

Claims (8)

1. 테스트 모드 신호 및 쉬프트 모드 신호에 응답하여 정상 모드시에는 정상 인에이블 신호를 출력하고, 클럭 제어모드시에는 제1상태의 신호를 출력하고, 부분 클럭킹 모드시에는 테스트 인에이블 신호를 출력하기 위한 선택수단(44); 상기 쉬프트 모드신호 및 클럭신호를 논리곱한 신호에 응답하여 테스트 인에이블 제어신호를 저장하고 상기 테스트 인에이블 신호로 출력하기 위한 플립플롭(40, 42); 및 상기 제2상태의 클럭신호에 응답하여 상기 선택수단의 출력신호를 전송하고, 상기 제1상태의 클럭신호에 응답하여 상기 전송된 신호를 래치하고, 상기 클럭신호에 응답하여 상기 래치된 신호를 시스템 클럭신호로 출력하기 위한 클럭신호 발생수단(50, 52, 54, 58)을 구비한 것을 특징으로 하는 클럭 제어회로.
2. 제1항에 있어서, 상기 클럭신호 발생수단은 상기 제2상태의 클럭신호에 응답하여 상기 선택수단의 출력신호를 전송하기 위한 제1전송수단(50); 상기 제1상태의 클럭신호에 응답하여 상기 제1전송수단의 출력신호를 반전하고 래치하기 위한 래치(52, 54, 56); 및 상기 래치에 래치된 신호에 응답하여 상기 클럭신호를 시스템 클럭신호로 출력하기 위한 논리곱 게이트(58)을 구비한 것을 특징으로 하는 클럭 제어회로.
3. 제1항에 있어서, 상기 클럭 제어 모드 및 상기 부분 클럭킹 모드는 테스트 모드시에 순차적으로 수행되는 것을 특징으로 하는 클럭 제어회로.
4. 제1항에 있어서, 상기 래치는 상기 제1전송수단의 출력신호를 반전하여 상기 클럭신호 발생수단으로 인가하기 위한 제1인버터(52); 상기 제1인버터의 출력신호를 반전하기 위한 제2인버터(56); 및 상기 제1상태의 클럭신호에 응답하여 상기 제2인버터의 출력신호를 상기 제1인버터로 출력하기 위한 제2전송수단(54)을 구비한 것을 특징으로 하는 클럭 제어회로.
5. 각각의 클럭신호에 응답하는 복수개의 블록들을 구비한 시스템에 있어서, 상기 복수개의 블록들 각각은 테스트 모드 신호 및 쉬프트 모드 신호에 응답하여 정상 모드시에는 정상 인에이블 신호를 출력하고, 클럭 제어모드시에는 제1상태의 신호를 출력하고, 부분 클럭킹 모드시에는 테스트 인에이블 신호를 출력하기 위한 선택수단(44); 상기 쉬프트 모드신호 및 클럭신호를 논리곱한 신호에 응답하여 클럭 제어데이터 입력신호를 저장하고 상기 테스트 인에이블 신호로 출력하기 위한 플립플롭(40, 42); 및 상기 제2상태의 클럭신호에 응답하여 상기 선택수단의 출력신호를 전송하고, 상기 제1상태의 클럭신호에 응답하여 상기 전송된 신호를 래치하고, 상기 클럭신호에 응답하여 상기 래치된 신호를 시스템 클럭신호로 출력하기 위한 클럭신호 발생수단(50, 52, 54, 56, 58)을 구비한 클럭 제어회로를 구비하여, 정상 모드시에는 정상 인에이블 신호에 응답하여 상기 각각의 블록들로 인가되는 클럭신호를 제어하며, 테스트 모드시에는 상기 클럭 제어모드를 수행함에 의해서 상기 클럭 제어 데이터 입력신호를 입력하고 쉬프팅함에 의해서 상기 각각의 블록들을 제어하기 위한 테스트 인에이블 신호로 인가하고, 상기 부분 클럭킹 모드를 수행함에 의해서 상기 각각의 블록들에 저장된 클럭 제어 대이터 입력신호에 응답하여 상기 각각의 블록들로 인가되는 클럭신호를 제어하는 것을 특징으로 하는 시스템.
6. 제5항에 있어서, 상기 클럭신호 발생수단은 상기 제2상태의 클럭신호에 응답하여 상기 선택수단의 출력신호를 전송하기 위한 제1전송수단(50); 상기 제1상태의 클럭신호에 응답하여 상기 제1전송수단의 출력신호를 반전하고 래치하기 위한 래치(52, 54, 56); 및 상기 래치에 래치된 신호에 응답하여 상기 클럭신호를 시스템 클럭신호로 출력하기 위한 논리곱 게이트(58)를 구비한 것을 특징으로 하는 클럭 제어회로.
7. 제5항에 있어서, 상기 클럭 제어 모드 및 상기 부분 클럭킹 모드는 테스트 모드시에 순차적으로 수행되는 것을 특징으로 하는 시스템.
8. 제5항에 있어서, 상기 래치는 상기 제1전송수단의 출력신호를 반전하여 상기 클럭신호 발생수단으로 인가하기 위한 제1인버터(52); 상기 제1인버터의 출력신호를 반전하기 위한 제2인버터(56); 및 상기 제1상태의 클럭신호에 응답하여 상기 제2인버터의 출력신호를 상기 제1인버터로 출력하기 위한 제2전송수단(54)을 구비한 것을 특징으로 하는 시스템.